JPH05145081A - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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- JPH05145081A JPH05145081A JP32966691A JP32966691A JPH05145081A JP H05145081 A JPH05145081 A JP H05145081A JP 32966691 A JP32966691 A JP 32966691A JP 32966691 A JP32966691 A JP 32966691A JP H05145081 A JPH05145081 A JP H05145081A
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Abstract
(57)【要約】
【構成】 アドレスゲート電極１５上にマスク膜を形成
し、表面が平坦な塗布膜を形成し、この塗布膜をマスク
膜が露出するまでエッチングし、塗布膜をエッチングマ
スクにマスク膜をエッチングしてアドレスゲート電極側
壁に側壁開口を形成し、この側壁開口内の半導体基板１
１にこの半導体基板と逆導電型の不純物領域を形成し、
複数層からなるメモリゲート絶縁膜２５とメモリゲート
電極２９とを形成する。 【効果】 １回のイオン注入工程でアドレスゲート電極
側壁下の半導体基板に、この半導体基板と逆導電型を有
する不純物量領域を形成することが可能となる。
し、表面が平坦な塗布膜を形成し、この塗布膜をマスク
膜が露出するまでエッチングし、塗布膜をエッチングマ
スクにマスク膜をエッチングしてアドレスゲート電極側
壁に側壁開口を形成し、この側壁開口内の半導体基板１
１にこの半導体基板と逆導電型の不純物領域を形成し、
複数層からなるメモリゲート絶縁膜２５とメモリゲート
電極２９とを形成する。 【効果】 １回のイオン注入工程でアドレスゲート電極
側壁下の半導体基板に、この半導体基板と逆導電型を有
する不純物量領域を形成することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に情報の書き換え
が可能な半導体不揮発性記憶装置の製造方法に関する。
が可能な半導体不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】電気的に情報の書き換えが可能な半導体
不揮発性記憶装置として、たとえば特開平２―１１０９
６６号公報に記載のＭＮＯＳ（金属―窒化シリコン膜―
酸化シリコン膜―半導体）型の記憶素子や、このＭＮＯ
Ｓ型の記憶素子の第２層メモリゲート絶縁膜である窒化
シリコン膜上に酸化シリコン膜を形成し、メモリゲート
電極側からのキャリア注入を防ぐのに充分なバリア高さ
を有する第３層メモリゲート絶縁膜を備える、たとえば
特開平３―４１７７５号公報に記載のＭＯＮＯＳ（金属
―酸化シリコン膜―窒化シリコン膜―酸化シリコン膜―
半導体）型の記憶素子が、従来知られている。
不揮発性記憶装置として、たとえば特開平２―１１０９
６６号公報に記載のＭＮＯＳ（金属―窒化シリコン膜―
酸化シリコン膜―半導体）型の記憶素子や、このＭＮＯ
Ｓ型の記憶素子の第２層メモリゲート絶縁膜である窒化
シリコン膜上に酸化シリコン膜を形成し、メモリゲート
電極側からのキャリア注入を防ぐのに充分なバリア高さ
を有する第３層メモリゲート絶縁膜を備える、たとえば
特開平３―４１７７５号公報に記載のＭＯＮＯＳ（金属
―酸化シリコン膜―窒化シリコン膜―酸化シリコン膜―
半導体）型の記憶素子が、従来知られている。
【０００３】これらＭＮＯＳ型記憶素子やＭＯＮＯＳ型
記憶素子からなるメモリトランジスタをマトリクス状に
配列してメモリアレイとするときは、書き換え時の高電
圧印加による誤動作を防止するために、ＭＯＳ（金属―
酸化シリコン膜―半導体）トランジスタからなるアドレ
ス選択用のアドレストランジスタを設けるメモリセル構
造が必要となる。このメモリトランジスタとアドレスト
ランジスタとを備えるメモリセルの断面構造を図７に示
す。
記憶素子からなるメモリトランジスタをマトリクス状に
配列してメモリアレイとするときは、書き換え時の高電
圧印加による誤動作を防止するために、ＭＯＳ（金属―
酸化シリコン膜―半導体）トランジスタからなるアドレ
ス選択用のアドレストランジスタを設けるメモリセル構
造が必要となる。このメモリトランジスタとアドレスト
ランジスタとを備えるメモリセルの断面構造を図７に示
す。
【０００４】図７の断面図に示すように、メモリセル
は、アドレス選択用のアドレストランジスタ３３と、情
報の記憶を行うメモリトランジスタ３５との２つのトラ
ンジスタで構成する。
は、アドレス選択用のアドレストランジスタ３３と、情
報の記憶を行うメモリトランジスタ３５との２つのトラ
ンジスタで構成する。
【０００５】さらにメモリセルは、ソース領域３９と、
ドレイン領域４１と、アドレストランジスタ３３とメモ
リトランジスタ３５との間の半導体基板１１に設ける不
純物層３７とを備えている。
ドレイン領域４１と、アドレストランジスタ３３とメモ
リトランジスタ３５との間の半導体基板１１に設ける不
純物層３７とを備えている。
【０００６】この図７に示すメモリセル構造において
は、情報の書き換え時の高電圧（以下Ｖｐｐと記載す
る）がドレイン領域４１に印加されると、このドレイン
領域４１近傍のメモリトランジスタ３５のメモリゲート
絶縁膜２５に損傷を与える。この結果、半導体不揮発性
記憶装置の書き換え回数の制限やメモリゲート絶縁膜２
５に絶縁破壊を生じるという問題点が発生する。
は、情報の書き換え時の高電圧（以下Ｖｐｐと記載す
る）がドレイン領域４１に印加されると、このドレイン
領域４１近傍のメモリトランジスタ３５のメモリゲート
絶縁膜２５に損傷を与える。この結果、半導体不揮発性
記憶装置の書き換え回数の制限やメモリゲート絶縁膜２
５に絶縁破壊を生じるという問題点が発生する。
【０００７】そこでこの問題点を解決するために、図８
の断面図に示すメモリセル構造が提案されている。
の断面図に示すメモリセル構造が提案されている。
【０００８】この図８に示すメモリセルは、半導体基板
１１に、アドレスゲート絶縁膜１３を介して一対のアド
レスゲート電極１５を設け、この２つのアドレスゲート
電極１５に一部が重なるように、メモリゲート絶縁膜２
５を介してメモリゲート電極２９を設ける。
１１に、アドレスゲート絶縁膜１３を介して一対のアド
レスゲート電極１５を設け、この２つのアドレスゲート
電極１５に一部が重なるように、メモリゲート絶縁膜２
５を介してメモリゲート電極２９を設ける。
【０００９】さらにこのメモリゲート電極２９とアドレ
スゲート電極１５との整合した領域の半導体基板１１に
ソースドレイン領域３１を設ける。
スゲート電極１５との整合した領域の半導体基板１１に
ソースドレイン領域３１を設ける。
【００１０】この図８に示すメモリセル構造において
は、メモリゲート電極２９にＶｐｐが印加され、このメ
モリゲート電極２９の近傍には、ソースドレイン領域３
１が存在しないため、メモリゲート絶縁膜２５は電界集
中による損傷を受けない。
は、メモリゲート電極２９にＶｐｐが印加され、このメ
モリゲート電極２９の近傍には、ソースドレイン領域３
１が存在しないため、メモリゲート絶縁膜２５は電界集
中による損傷を受けない。
【００１１】しかしながら、アドレスゲート電極１５と
メモリゲート電極２９とは、絶縁分離を行う必要があ
る。このためアドレスゲート電極１５とメモリゲート電
極２９との間には、必ず隙間が存在する。
メモリゲート電極２９とは、絶縁分離を行う必要があ
る。このためアドレスゲート電極１５とメモリゲート電
極２９との間には、必ず隙間が存在する。
【００１２】このためにアドレスゲート電極１５下の半
導体基板１１と、メモリゲート電極２９下の半導体基板
１１との境界領域には、チャネルが形成されない領域
（図示せず）が、わずかながら存在することになる。
導体基板１１と、メモリゲート電極２９下の半導体基板
１１との境界領域には、チャネルが形成されない領域
（図示せず）が、わずかながら存在することになる。
【００１３】メモリゲート電極２９にＶｐｐが印加され
ても、記憶している情報を変化させたくないとき、すな
わち書き込み阻止を行いたい場合は、たとえばアドレス
ゲート電極１５にＶｐｐ、ソースドレイン領域３１にも
Ｖｐｐ、半導体基板１１にはゼロボルトをそれぞれ印加
する。
ても、記憶している情報を変化させたくないとき、すな
わち書き込み阻止を行いたい場合は、たとえばアドレス
ゲート電極１５にＶｐｐ、ソースドレイン領域３１にも
Ｖｐｐ、半導体基板１１にはゼロボルトをそれぞれ印加
する。
【００１４】このようにすることにより、メモリゲート
電極２９と、このメモリゲート電極２９下の半導体基板
１１表面に形成するチャネル領域との電位差が最小とな
り、書き込みは行われない。
電極２９と、このメモリゲート電極２９下の半導体基板
１１表面に形成するチャネル領域との電位差が最小とな
り、書き込みは行われない。
【００１５】しかしながらアドレスゲート電極１５下の
半導体基板１１と、メモリゲート電極２９下の半導体基
板１１との境界領域に存在する空乏層により、電圧降下
が若干生じる。このためメモリゲート電極２９とメモリ
ゲート電極２９下のチャネル領域に電位差が生じ、ごく
弱い書き込みが行われる。
半導体基板１１と、メモリゲート電極２９下の半導体基
板１１との境界領域に存在する空乏層により、電圧降下
が若干生じる。このためメモリゲート電極２９とメモリ
ゲート電極２９下のチャネル領域に電位差が生じ、ごく
弱い書き込みが行われる。
【００１６】このために半導体不揮発性記憶装置の信頼
性が損なわれるという課題がある。
性が損なわれるという課題がある。
【００１７】この課題を解決するために、たとえば特開
平３―１７７０７４号公報に記載の半導体不揮発性記憶
装置の製造方法が提案されている。この公報に記載の製
造方法を、図９から図１３の断面図を用いて説明する。
平３―１７７０７４号公報に記載の半導体不揮発性記憶
装置の製造方法が提案されている。この公報に記載の製
造方法を、図９から図１３の断面図を用いて説明する。
【００１８】まず図９に示すように、Ｐ型の半導体基板
１１に、アドレスゲート絶縁膜１３を介して、２つのア
ドレスゲート電極１５を形成する。このアドレスゲート
電極１５には、リンを導入する。
１１に、アドレスゲート絶縁膜１３を介して、２つのア
ドレスゲート電極１５を形成する。このアドレスゲート
電極１５には、リンを導入する。
【００１９】その後、イオン注入法によりリンを半導体
基板１１に導入し、半導体基板１１と逆導電型の第１の
不純物導入領域４３を形成する。
基板１１に導入し、半導体基板１１と逆導電型の第１の
不純物導入領域４３を形成する。
【００２０】次に図１０に示すように、酸化処理を行
い、半導体基板１１の表面とアドレスゲート電極１５の
表面とに酸化膜４７を形成する。
い、半導体基板１１の表面とアドレスゲート電極１５の
表面とに酸化膜４７を形成する。
【００２１】この酸化膜４７は、アドレスゲート電極１
５の表面ではリンを含む酸化シリコン膜となり、半導体
基板１１の表面では酸化シリコン膜となる。酸化膜４７
の厚さは、アドレスゲート電極１５表面のリンを含む酸
化シリコン膜が、半導体基板１１表面の酸化シリコン膜
より数倍厚く形成される。
５の表面ではリンを含む酸化シリコン膜となり、半導体
基板１１の表面では酸化シリコン膜となる。酸化膜４７
の厚さは、アドレスゲート電極１５表面のリンを含む酸
化シリコン膜が、半導体基板１１表面の酸化シリコン膜
より数倍厚く形成される。
【００２２】その後、イオン注入法により、第１の不純
物導入領域４３と逆導電型のボロンを半導体基板１１に
導入する。
物導入領域４３と逆導電型のボロンを半導体基板１１に
導入する。
【００２３】この結果、アドレスゲート電極１５側壁の
酸化膜４７下の半導体基板１１の第１の不純物導入領域
４３は、ボロンが導入されないためＮ型のままである
が、第１の不純物導入領域４３の他の領域は、Ｎ型の第
１の不純物導入領域４３にＰ型の不純物が注入される。
この結果、アドレスゲート電極１５が形成されていない
領域の半導体基板１１に、導電型がＰ型の第２の不純物
導入領域４５が形成される。
酸化膜４７下の半導体基板１１の第１の不純物導入領域
４３は、ボロンが導入されないためＮ型のままである
が、第１の不純物導入領域４３の他の領域は、Ｎ型の第
１の不純物導入領域４３にＰ型の不純物が注入される。
この結果、アドレスゲート電極１５が形成されていない
領域の半導体基板１１に、導電型がＰ型の第２の不純物
導入領域４５が形成される。
【００２４】次に図１１に示すように、半導体基板１１
表面が露出するまで酸化膜４７をエッチングする。この
酸化膜４７のエッチングはフッ酸を用いて行う。
表面が露出するまで酸化膜４７をエッチングする。この
酸化膜４７のエッチングはフッ酸を用いて行う。
【００２５】前述のように、アドレスゲート電極１５表
面の酸化膜４７は、半導体基板１１表面の酸化膜４７よ
り厚いため、半導体基板１１上の酸化膜が除去されて
も、アドレスゲート電極１５表面の酸化膜４７は残存す
る。
面の酸化膜４７は、半導体基板１１表面の酸化膜４７よ
り厚いため、半導体基板１１上の酸化膜が除去されて
も、アドレスゲート電極１５表面の酸化膜４７は残存す
る。
【００２６】次に図１２に示すように、メモリゲート絶
縁膜２５と、メモリゲート電極材料２７とを形成する。
縁膜２５と、メモリゲート電極材料２７とを形成する。
【００２７】次に図１３に示すように、フォトエッチン
グ技術によりメモリゲート電極材料２７をエッチング
し、メモリゲート電極２９を形成する。その後、イオン
注入法により、ソースドレイン領域３１を形成する。
グ技術によりメモリゲート電極材料２７をエッチング
し、メモリゲート電極２９を形成する。その後、イオン
注入法により、ソースドレイン領域３１を形成する。
【００２８】
【発明が解決しようとする課題】図９から図１３を用い
て説明した半導体不揮発性記憶装置の製造方法において
は、アドレスゲート電極１５とメモリゲート電極２９と
が重なった領域の下の半導体基板１１には、この半導体
基板１１と逆導電型の第１の不純物導入領域４３を形成
している。この結果、充分な書き込み阻止性能が得られ
るという効果を備えている。
て説明した半導体不揮発性記憶装置の製造方法において
は、アドレスゲート電極１５とメモリゲート電極２９と
が重なった領域の下の半導体基板１１には、この半導体
基板１１と逆導電型の第１の不純物導入領域４３を形成
している。この結果、充分な書き込み阻止性能が得られ
るという効果を備えている。
【００２９】しかしながら、図９から図１３を用いて説
明した半導体不揮発性記憶装置の製造方法においては、
アドレスゲート電極１５下の半導体基板１１に第１の不
純物導入領域４３を形成するために、以下に記載するイ
オン注入工程を必要とする。すなわち、アドレスゲート
電極１５の側壁下の半導体基板１１に形成する第１の不
純物導入領域４３を形成するためのイオン注入工程と、
メモリゲート電極２９下の半導体基板１１の第１の不純
物導入領域４３の不純物を補償して、第２の不純物導入
領域４５を形成するためのイオン注入工程との、２回の
イオン注入工程を行う必要がある。
明した半導体不揮発性記憶装置の製造方法においては、
アドレスゲート電極１５下の半導体基板１１に第１の不
純物導入領域４３を形成するために、以下に記載するイ
オン注入工程を必要とする。すなわち、アドレスゲート
電極１５の側壁下の半導体基板１１に形成する第１の不
純物導入領域４３を形成するためのイオン注入工程と、
メモリゲート電極２９下の半導体基板１１の第１の不純
物導入領域４３の不純物を補償して、第２の不純物導入
領域４５を形成するためのイオン注入工程との、２回の
イオン注入工程を行う必要がある。
【００３０】本発明の目的は、上記課題を解決して、１
回のイオン注入工程でアドレスゲート電極側壁下の半導
体基板に、この半導体基板と逆導電型を有する不純物導
入領域を形成することが可能な、半導体不揮発性記憶装
置の製造方法を提供することにある。
回のイオン注入工程でアドレスゲート電極側壁下の半導
体基板に、この半導体基板と逆導電型を有する不純物導
入領域を形成することが可能な、半導体不揮発性記憶装
置の製造方法を提供することにある。
【００３１】上記目的を達成するために、本発明の半導
体不揮発性記憶装置の製造方法は以下に記載の工程を採
用する。
体不揮発性記憶装置の製造方法は以下に記載の工程を採
用する。
【００３２】本発明の半導体不揮発性記憶装置の製造方
法は、第１導電型の半導体基板にアドレスゲート絶縁膜
を介して一対のアドレスゲート電極を形成し、マスク膜
を全面に形成する工程と、表面がほぼ平坦な塗布膜を形
成する工程と、マスク膜が露出するまで塗布膜をエッチ
ングする工程と、塗布膜をエッチングマスクとしてマス
ク膜をエッチングしてアドレスゲート電極の側壁に側壁
開口を形成し、この側壁開口内の半導体基板に第２導電
型の不純物を導入して不純物領域を形成し、塗布膜とマ
スク膜とを除去する工程と、複数層からなるメモリゲー
ト絶縁膜とメモリゲート電極材料とを形成する工程と、
フォトエッチングによりメモリゲート電極を形成し、第
２導電型の不純物を前記半導体基板に導入してソースド
レイン領域を形成する工程とを有する。
法は、第１導電型の半導体基板にアドレスゲート絶縁膜
を介して一対のアドレスゲート電極を形成し、マスク膜
を全面に形成する工程と、表面がほぼ平坦な塗布膜を形
成する工程と、マスク膜が露出するまで塗布膜をエッチ
ングする工程と、塗布膜をエッチングマスクとしてマス
ク膜をエッチングしてアドレスゲート電極の側壁に側壁
開口を形成し、この側壁開口内の半導体基板に第２導電
型の不純物を導入して不純物領域を形成し、塗布膜とマ
スク膜とを除去する工程と、複数層からなるメモリゲー
ト絶縁膜とメモリゲート電極材料とを形成する工程と、
フォトエッチングによりメモリゲート電極を形成し、第
２導電型の不純物を前記半導体基板に導入してソースド
レイン領域を形成する工程とを有する。
【００３３】
【実施例】以下図面を用いて本発明における半導体不揮
発性記憶装置の製造方法を説明する。図１から図６は、
本発明の半導体不揮発性記憶装置の製造方法を工程順に
示す断面図である。
発性記憶装置の製造方法を説明する。図１から図６は、
本発明の半導体不揮発性記憶装置の製造方法を工程順に
示す断面図である。
【００３４】まず図１に示すように、導電型がＰ型のシ
リコンからなる半導体基板１１を、酸素雰囲気中で熱処
理を行うことにより、酸化シリコン膜からなる膜厚３５
ｎｍのアドレスゲート絶縁膜１３を形成する。
リコンからなる半導体基板１１を、酸素雰囲気中で熱処
理を行うことにより、酸化シリコン膜からなる膜厚３５
ｎｍのアドレスゲート絶縁膜１３を形成する。
【００３５】その後、モノシランを反応ガスとする化学
気相成長法により、多結晶シリコン膜からなる膜厚４０
０ｎｍのアドレスゲート電極材料１４を形成する。
気相成長法により、多結晶シリコン膜からなる膜厚４０
０ｎｍのアドレスゲート電極材料１４を形成する。
【００３６】さらにこのアドレスゲート電極材料１４
に、たとえば不活性ガス希釈の酸素とホスフィンとの混
合雰囲気中で熱処理を行い、多結晶シリコン膜からなる
アドレスゲート電極材料１４にＮ型の不純物のリンを導
入する。
に、たとえば不活性ガス希釈の酸素とホスフィンとの混
合雰囲気中で熱処理を行い、多結晶シリコン膜からなる
アドレスゲート電極材料１４にＮ型の不純物のリンを導
入する。
【００３７】その後、このアドレスゲート電極材料１４
上の全面に感光性材料（図示せず）を回転塗布法により
形成し、所定のフォトマスクを用いて露光し、さらに現
像処理を行い感光性材料をパターニングし、さらにこの
パターニングした感光性材料をエッチングマスクとして
アドレスゲート電極材料１４をエッチングする、いわゆ
るフォトエッチングにより、アドレスゲート電極１４を
形成する。
上の全面に感光性材料（図示せず）を回転塗布法により
形成し、所定のフォトマスクを用いて露光し、さらに現
像処理を行い感光性材料をパターニングし、さらにこの
パターニングした感光性材料をエッチングマスクとして
アドレスゲート電極材料１４をエッチングする、いわゆ
るフォトエッチングにより、アドレスゲート電極１４を
形成する。
【００３８】この多結晶シリコン膜からなるアドレスゲ
ート電極材料１４のエッチングは、六フッ化イオウをエ
ッチングガスとする異方性イオンエッチングで行う。
ート電極材料１４のエッチングは、六フッ化イオウをエ
ッチングガスとする異方性イオンエッチングで行う。
【００３９】その後、アンモニアとジクロルシランとを
反応ガスとする化学気相成長法により、窒化シリコン膜
からなる膜厚２５０ｎｍのマスク膜１７を形成する。
反応ガスとする化学気相成長法により、窒化シリコン膜
からなる膜厚２５０ｎｍのマスク膜１７を形成する。
【００４０】次に図２に示すように、このマスク膜１７
上の全面にポリメチルメタアクリレートを回転塗布法に
より形成し、表面がほぼ平坦なポリメチルメタアクリレ
ートからなる塗布膜１９を形成する。
上の全面にポリメチルメタアクリレートを回転塗布法に
より形成し、表面がほぼ平坦なポリメチルメタアクリレ
ートからなる塗布膜１９を形成する。
【００４１】次に図３に示すように、酸素を反応ガスと
する異方性イオンエッチングによりマスク膜１７の一部
が露出するまで、塗布膜１９をエッチングする。
する異方性イオンエッチングによりマスク膜１７の一部
が露出するまで、塗布膜１９をエッチングする。
【００４２】この結果、アドレスゲート電極１５に起因
する段差の凹部に、塗布膜１９が埋め込まれるように形
成される。
する段差の凹部に、塗布膜１９が埋め込まれるように形
成される。
【００４３】次に図４に示すように、塗布膜１９をエッ
チングマスクとしてマスク膜１７をエッチングして、ア
ドレスゲート電極１５の側壁に側壁開口２１を形成す
る。
チングマスクとしてマスク膜１７をエッチングして、ア
ドレスゲート電極１５の側壁に側壁開口２１を形成す
る。
【００４４】窒化シリコン膜からなるマスク膜１７のエ
ッチングは、加熱したリン酸を用いて行う。
ッチングは、加熱したリン酸を用いて行う。
【００４５】その後、イオン注入法により導電型がＮ型
の不純物として、たとえば砒素を側壁開口２１を介して
半導体基板１１に導入して、不純物領域２３を形成す
る。イオン注入法による砒素のイオン注入量は、１０13
から１０14ａｔｏｍｓ／ｃｍ2 程度とする。
の不純物として、たとえば砒素を側壁開口２１を介して
半導体基板１１に導入して、不純物領域２３を形成す
る。イオン注入法による砒素のイオン注入量は、１０13
から１０14ａｔｏｍｓ／ｃｍ2 程度とする。
【００４６】その後、塗布膜１９と、この塗布膜１９下
のマスク膜１７とを除去する。
のマスク膜１７とを除去する。
【００４７】次に図５に示すように、酸化シリコン膜と
窒化シリコン膜と酸化シリコン膜とからなるメモリゲー
ト絶縁膜２５を形成する。
窒化シリコン膜と酸化シリコン膜とからなるメモリゲー
ト絶縁膜２５を形成する。
【００４８】半導体基板１１上に形成する第１層のメモ
リゲート絶縁膜である酸化シリコン膜は、酸化雰囲気中
で温度９００℃で熱処理を行い、半導体基板１１上で膜
厚が２．１ｎｍの酸化シリコン膜からなる第１層のメモ
リゲート絶縁膜を形成する。
リゲート絶縁膜である酸化シリコン膜は、酸化雰囲気中
で温度９００℃で熱処理を行い、半導体基板１１上で膜
厚が２．１ｎｍの酸化シリコン膜からなる第１層のメモ
リゲート絶縁膜を形成する。
【００４９】第２層のメモリゲート絶縁膜である窒化シ
リコン膜は、アンモニアとジクロルシランとを反応ガス
とする化学気相成長法により、膜厚１４ｎｍの窒化シリ
コン膜からなる第２層のメモリゲート絶縁膜を形成す
る。
リコン膜は、アンモニアとジクロルシランとを反応ガス
とする化学気相成長法により、膜厚１４ｎｍの窒化シリ
コン膜からなる第２層のメモリゲート絶縁膜を形成す
る。
【００５０】第３層のメモリゲート絶縁膜である酸化シ
リコン膜は、第２層のメモリゲート絶縁膜である窒化シ
リコン膜を水蒸気酸化雰囲気中で温度１０００℃の熱処
理を行い、膜厚５ｎｍの酸化シリコン膜からなる第３層
のメモリゲート絶縁膜を形成する。
リコン膜は、第２層のメモリゲート絶縁膜である窒化シ
リコン膜を水蒸気酸化雰囲気中で温度１０００℃の熱処
理を行い、膜厚５ｎｍの酸化シリコン膜からなる第３層
のメモリゲート絶縁膜を形成する。
【００５１】その後、モノシランを反応ガスとする化学
気相成長法により、膜厚４００ｎｍの多結晶シリコン膜
からなるメモリゲート電極材料２７を形成する。
気相成長法により、膜厚４００ｎｍの多結晶シリコン膜
からなるメモリゲート電極材料２７を形成する。
【００５２】次に図６に示すように、メモリゲート電極
材料２７上の全面に感光性材料（図示せず）を回転塗布
法により形成し、この感光性材料を所定の形状にパター
ニングし、このパターニングした感光性材料をエッチン
グマスクとしてメモリゲート電極材料２７をエッチング
して、メモリゲート電極２９を形成する。
材料２７上の全面に感光性材料（図示せず）を回転塗布
法により形成し、この感光性材料を所定の形状にパター
ニングし、このパターニングした感光性材料をエッチン
グマスクとしてメモリゲート電極材料２７をエッチング
して、メモリゲート電極２９を形成する。
【００５３】このメモリゲート電極２９のエッチング
は、六フッ化イオウをエッチングガスとする異方性イオ
ンエッチングにて行い、メモリゲート絶縁膜２５も同一
パターンでエッチングする。
は、六フッ化イオウをエッチングガスとする異方性イオ
ンエッチングにて行い、メモリゲート絶縁膜２５も同一
パターンでエッチングする。
【００５４】その後、アドレスゲート電極１５とメモリ
ゲート電極２９との整合した領域の半導体基板１１に、
Ｎ型の不純物として、たとえば砒素をイオン注入法によ
り導入してソースドレイン領域３１を形成する。
ゲート電極２９との整合した領域の半導体基板１１に、
Ｎ型の不純物として、たとえば砒素をイオン注入法によ
り導入してソースドレイン領域３１を形成する。
【００５５】ソースドレイン領域３１を形成するための
イオン注入量としては、２×１０15ａｔｏｍｓ／ｃｍ2
程度の注入量とする。
イオン注入量としては、２×１０15ａｔｏｍｓ／ｃｍ2
程度の注入量とする。
【００５６】その後は図示しないが、リンを添加した酸
化シリコン膜からなる層間絶縁膜を化学気相成長法によ
り形成し、フォトエッチングによりこの層間絶縁膜に接
続穴を形成し、シリコンを添加したアルミニウムをスパ
ッタリング法で形成し、フォトエッチングにより配線を
形成することにより、半導体不揮発性記憶装置を形成す
る。
化シリコン膜からなる層間絶縁膜を化学気相成長法によ
り形成し、フォトエッチングによりこの層間絶縁膜に接
続穴を形成し、シリコンを添加したアルミニウムをスパ
ッタリング法で形成し、フォトエッチングにより配線を
形成することにより、半導体不揮発性記憶装置を形成す
る。
【００５７】以上の説明においては、メモリゲート絶縁
膜として酸化シリコン膜と窒化シリコン膜と酸化シリコ
ン膜との三層からなるメモリゲート絶縁膜を形成する実
施例で説明したが、第１層のメモリゲート絶縁膜として
酸化シリコン膜を用い、第２層のメモリゲート絶縁膜と
して窒化シリコン膜を用いて、二層構造からなるメモリ
ゲート絶縁膜を形成し、この窒化シリコン膜上にメモリ
ゲート電極を形成しても良い。
膜として酸化シリコン膜と窒化シリコン膜と酸化シリコ
ン膜との三層からなるメモリゲート絶縁膜を形成する実
施例で説明したが、第１層のメモリゲート絶縁膜として
酸化シリコン膜を用い、第２層のメモリゲート絶縁膜と
して窒化シリコン膜を用いて、二層構造からなるメモリ
ゲート絶縁膜を形成し、この窒化シリコン膜上にメモリ
ゲート電極を形成しても良い。
【００５８】さらにマスク膜としては、窒化シリコン膜
を用いる例で説明したが、アドレスゲート電極と異なる
材料を用いれば、マスク膜として使用可能である。
を用いる例で説明したが、アドレスゲート電極と異なる
材料を用いれば、マスク膜として使用可能である。
【００５９】さらに塗布膜としては、ポリメチルメタア
クリレート以外にも、その他の有機高分子材料や、感光
性材料や、塗布ガラス膜など表面がほぼ平坦な形状に形
成可能な材料であれば、塗布膜として適用できる。
クリレート以外にも、その他の有機高分子材料や、感光
性材料や、塗布ガラス膜など表面がほぼ平坦な形状に形
成可能な材料であれば、塗布膜として適用できる。
【００６０】なお上記実施例では、Ｎチャネル型を形成
する例で説明したが、Ｐチャネル型とするときには、半
導体基板としてＮ型のシリコンからなる半導体基板を用
い、さらに、ジボランと酸素と窒素との混合雰囲気中で
熱処理を行うことにより、多結晶シリコン膜にボロンを
導入すれば良い。
する例で説明したが、Ｐチャネル型とするときには、半
導体基板としてＮ型のシリコンからなる半導体基板を用
い、さらに、ジボランと酸素と窒素との混合雰囲気中で
熱処理を行うことにより、多結晶シリコン膜にボロンを
導入すれば良い。
【００６１】
【発明の効果】以上の説明で明らかなように、１回のイ
オン注入工程でアドレスゲート電極の側壁下の半導体基
板に、この半導体基板と逆導電型を有する不純物領域を
形成することが可能となる。なおこの不純物領域の大き
さは、マスク膜の膜厚により制御することができる。
オン注入工程でアドレスゲート電極の側壁下の半導体基
板に、この半導体基板と逆導電型を有する不純物領域を
形成することが可能となる。なおこの不純物領域の大き
さは、マスク膜の膜厚により制御することができる。
【図１】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の半導体不揮発性記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図７】従来例における半導体不揮発性記憶装置を示す
断面図である。
断面図である。
【図８】従来例における半導体不揮発性記憶装置を示す
断面図である。
断面図である。
【図９】従来例における半導体不揮発性記憶装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１０】従来例における半導体不揮発性記憶装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１１】従来例における半導体不揮発性記憶装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１２】従来例における半導体不揮発性記憶装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１３】従来例における半導体不揮発性記憶装置の製
造方法を示す断面図である。
造方法を示す断面図である。
１１ 半導体基板 １３ アドレスゲート絶縁膜 １５ アドレスゲート電極 １７ マスク膜 １９ 塗布膜 ２１ 側壁開口 ２３ 不純物領域 ２５ メモリゲート絶縁膜 ２９ メモリゲート電極 ３１ ソースドレイン領域
Claims (1)
- 【請求項１】 第１導電型の半導体基板にアドレスゲー
ト絶縁膜を介して一対のアドレスゲート電極を形成し、
マスク膜を全面に形成する工程と、表面がほぼ平坦な塗
布膜を形成する工程と、該マスク膜が露出するまで該塗
布膜をエッチングする工程と、前記塗布膜をエッチング
マスクとして前記マスク膜をエッチングして前記アドレ
スゲート電極の側壁に側壁開口を形成し、該側壁開口内
の前記半導体基板に第２導電型の不純物を導入して不純
物領域を形成し、前記塗布膜とマスク膜とを除去する工
程と、複数層からなるメモリゲート絶縁膜とメモリゲー
ト電極材料とを形成する工程と、フォトエッチングによ
りメモリゲート電極を形成し、第２導電型の不純物を前
記半導体基板に導入してソースドレイン領域を形成する
工程とを有することを特徴とする半導体不揮発性記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32966691A JPH05145081A (ja) | 1991-11-20 | 1991-11-20 | 半導体不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32966691A JPH05145081A (ja) | 1991-11-20 | 1991-11-20 | 半導体不揮発性記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145081A true JPH05145081A (ja) | 1993-06-11 |
Family
ID=18223909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32966691A Pending JPH05145081A (ja) | 1991-11-20 | 1991-11-20 | 半導体不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145081A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422791A1 (de) * | 1993-06-29 | 1995-01-12 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit Inversion induzierendem Gate |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
-
1991
- 1991-11-20 JP JP32966691A patent/JPH05145081A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422791A1 (de) * | 1993-06-29 | 1995-01-12 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit Inversion induzierendem Gate |
| US5677556A (en) * | 1993-06-29 | 1997-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device having inversion inducing gate |
| DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
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