JPH03188677A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH03188677A JPH03188677A JP1327926A JP32792689A JPH03188677A JP H03188677 A JPH03188677 A JP H03188677A JP 1327926 A JP1327926 A JP 1327926A JP 32792689 A JP32792689 A JP 32792689A JP H03188677 A JPH03188677 A JP H03188677A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＮＯＳ （ゲート電極−窒化シリコン膜−
酸化シリコン膜−半導体基板）型の電界効果トランジス
タからなる半導体記憶装置において、その高集積化をは
かることのできる新規な構造およびその製造方法に関す
るものである。
酸化シリコン膜−半導体基板）型の電界効果トランジス
タからなる半導体記憶装置において、その高集積化をは
かることのできる新規な構造およびその製造方法に関す
るものである。
従来の技術
従来、電気的書き込み消去が可能なＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ
Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）の１つとして、ト
ンネリング注入により書き込み消去を行なうＭＮＯ３構
造の半導体記憶装置がよ（知られている。このＭＮＯＳ
型の半導体記憶装置は、ゲート−基板間に２０Ｖ程度の
高電圧を印加し、酸化シリコン膜と窒化シリコン膜の界
面、またはその近傍の窒化シリコン膜中のトラップ準位
に半導体側から電荷の注入、蓄積を行ない、トランジス
タのしきい値電圧を変化させて情報を記憶させるもので
ある。
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ
Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）の１つとして、ト
ンネリング注入により書き込み消去を行なうＭＮＯ３構
造の半導体記憶装置がよ（知られている。このＭＮＯＳ
型の半導体記憶装置は、ゲート−基板間に２０Ｖ程度の
高電圧を印加し、酸化シリコン膜と窒化シリコン膜の界
面、またはその近傍の窒化シリコン膜中のトラップ準位
に半導体側から電荷の注入、蓄積を行ない、トランジス
タのしきい値電圧を変化させて情報を記憶させるもので
ある。
第４図に従来のＭＮＯ３型半導体記憶装置の断面構造の
一例を示す。１はＰ型シリコン基板、７および８はＮ型
拡散層であり、ソース、ドレイン領域とよばれている。
一例を示す。１はＰ型シリコン基板、７および８はＮ型
拡散層であり、ソース、ドレイン領域とよばれている。
２はトンネリング媒体となりうる薄い酸化シリコン膜、
３は窒化シリコン膜、６はポリシリコン電極である。第
４図のような構造のＭＮＯ８型半導体記憶装置では、ソ
ース領域およびドレイン領域にはさまれたチャネル領域
に対向する部分全体に薄い酸化シリコン膜２が拡がって
おり、通常その厚さは電荷のトンネリングを起こりやす
くするため、２０Ａ程度と非常に薄（している。また、
薄い酸化シリコン膜２上の窒化シリコン膜３の膜厚は、
２Ｏ−２５Ｖ程度の電圧で書き込み、消去を行なうこと
ができるように、３００−５００Ａと比較的薄くなって
いる。
３は窒化シリコン膜、６はポリシリコン電極である。第
４図のような構造のＭＮＯ８型半導体記憶装置では、ソ
ース領域およびドレイン領域にはさまれたチャネル領域
に対向する部分全体に薄い酸化シリコン膜２が拡がって
おり、通常その厚さは電荷のトンネリングを起こりやす
くするため、２０Ａ程度と非常に薄（している。また、
薄い酸化シリコン膜２上の窒化シリコン膜３の膜厚は、
２Ｏ−２５Ｖ程度の電圧で書き込み、消去を行なうこと
ができるように、３００−５００Ａと比較的薄くなって
いる。
従って、第４図のようなＭＮＯ８型半導体記憶装置にお
いては、ゲートをＯＶとし、ドレインに２０２５Ｖの高
電圧を印加した際に、ゲート電極−ドレイン間の電界が
、ドレイン−基板間の電界に大きく影響を与え、ドレイ
ン近傍のチャネル領域で電界集中が起こり、ドレイン−
基板間にブレイクダウンが生じたり、その領域上の薄い
酸化シリコン膜部分が破壊しやすいといった欠点を有し
ていた。
いては、ゲートをＯＶとし、ドレインに２０２５Ｖの高
電圧を印加した際に、ゲート電極−ドレイン間の電界が
、ドレイン−基板間の電界に大きく影響を与え、ドレイ
ン近傍のチャネル領域で電界集中が起こり、ドレイン−
基板間にブレイクダウンが生じたり、その領域上の薄い
酸化シリコン膜部分が破壊しやすいといった欠点を有し
ていた。
そこで、上述のごとき欠点を除去するために、従来、第
５図に示すように、ソース及びドレイン領域をｎ−ｎ＋
型のオフセット構造とし、ｎ−拡散層９，１０の上部に
厚い酸化シリコン膜４及び窒化シリコン嘆３の積層膜を
備え、ドレイン近傍のチャネル領域で電界集中すること
を避け、耐圧向上がはかれるようにした構造がよく知ら
れている（例えば、Ｙ、Ｙａｔｓｕｄａら、ＩＥＥＥＴ
ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮＤ
ＥＶＩＣＥ、ＶＯＬ、ＥＤ−３２，Ｎｎ２．ｐ。
５図に示すように、ソース及びドレイン領域をｎ−ｎ＋
型のオフセット構造とし、ｎ−拡散層９，１０の上部に
厚い酸化シリコン膜４及び窒化シリコン嘆３の積層膜を
備え、ドレイン近傍のチャネル領域で電界集中すること
を避け、耐圧向上がはかれるようにした構造がよく知ら
れている（例えば、Ｙ、Ｙａｔｓｕｄａら、ＩＥＥＥＴ
ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮＤ
ＥＶＩＣＥ、ＶＯＬ、ＥＤ−３２，Ｎｎ２．ｐ。
２２４ （１９８５）参照）。
発明が解決しようとする課題
しかしながら、第５図に示すごとき構造のＭＮＯ３型半
導体記憶装置において、通常厚い酸化シリコン膜５の部
分とｎ−拡散層９，１０とをそれぞれ別々に形成せねば
ならず、このため製造工程が２工程増加し、さらにマス
ク合わせズレなどのために、高い寸法精度をうろことが
できず、高集積化しにくい欠点を有していた。
導体記憶装置において、通常厚い酸化シリコン膜５の部
分とｎ−拡散層９，１０とをそれぞれ別々に形成せねば
ならず、このため製造工程が２工程増加し、さらにマス
ク合わせズレなどのために、高い寸法精度をうろことが
できず、高集積化しにくい欠点を有していた。
本発明の目的は、こうした問題に鑑み、ＭＮＯ８型半導
体記憶装置において、その耐圧の向上をはかると同時に
その高集積化をはかることのできる、新規な構造及びそ
の製造方法を提供することにある。
体記憶装置において、その耐圧の向上をはかると同時に
その高集積化をはかることのできる、新規な構造及びそ
の製造方法を提供することにある。
課題を解決するための手段
上記目的を達成するために本発明は、第１に、ＭＮＯＳ
（ゲート電極−窒化シリコン膜−酸化シリコン膜−半
導体基板）構造の半導体記憶装置において、ゲート電極
下の半導体基板領域のチャネル方向の中央部に対向した
部分のみにトンネリング媒体となりうる薄い酸化シリコ
ン膜と窒化シリコン膜とからなる少なくとも２層の積層
膜を備え、前記ゲート電極下の半導体基板領域のチャネ
ル方向の両端部の対向する部分に厚い酸化シリコン膜を
備え、前記厚い酸化シリコン膜下の半導体基板中に、基
板と反対導電型の拡散領域を備え、前記積層膜及び厚い
酸化シリコン膜上にゲート電極膜を被覆した構造を有す
るものであり、第２に、上記積層膜がトンネリング媒体
となりうる薄い第１の酸化シリコン膜と窒化シリコン膜
と第２の酸化シリコン膜とからなる３層の積層膜を有す
るものであり、さらに第３に、一導電型半導体基板上の
トンネリング領域となる部分のみに、トンネリング媒体
となりうる薄い酸化シリコン膜と窒化シリコン膜の積層
膜を形成し、前記積層膜をマスクとして、基板と反対導
電型の不純物イオンを、トンネリング領域以外の半導体
基板中に自己整合的に注入した後、酸化処理を施し、前
記トンネリング領域以外のイオン注入領域上に厚い酸化
シリコン膜、前記窒化シリコン膜上に薄い酸化シリコン
膜を形成する工程と、前記半導体基板上の厚い酸化シリ
コン膜、及び前記窒化シリコン膜上の薄い酸化シリコン
膜を覆って電極層を形成する工程を含むものである。
（ゲート電極−窒化シリコン膜−酸化シリコン膜−半
導体基板）構造の半導体記憶装置において、ゲート電極
下の半導体基板領域のチャネル方向の中央部に対向した
部分のみにトンネリング媒体となりうる薄い酸化シリコ
ン膜と窒化シリコン膜とからなる少なくとも２層の積層
膜を備え、前記ゲート電極下の半導体基板領域のチャネ
ル方向の両端部の対向する部分に厚い酸化シリコン膜を
備え、前記厚い酸化シリコン膜下の半導体基板中に、基
板と反対導電型の拡散領域を備え、前記積層膜及び厚い
酸化シリコン膜上にゲート電極膜を被覆した構造を有す
るものであり、第２に、上記積層膜がトンネリング媒体
となりうる薄い第１の酸化シリコン膜と窒化シリコン膜
と第２の酸化シリコン膜とからなる３層の積層膜を有す
るものであり、さらに第３に、一導電型半導体基板上の
トンネリング領域となる部分のみに、トンネリング媒体
となりうる薄い酸化シリコン膜と窒化シリコン膜の積層
膜を形成し、前記積層膜をマスクとして、基板と反対導
電型の不純物イオンを、トンネリング領域以外の半導体
基板中に自己整合的に注入した後、酸化処理を施し、前
記トンネリング領域以外のイオン注入領域上に厚い酸化
シリコン膜、前記窒化シリコン膜上に薄い酸化シリコン
膜を形成する工程と、前記半導体基板上の厚い酸化シリ
コン膜、及び前記窒化シリコン膜上の薄い酸化シリコン
膜を覆って電極層を形成する工程を含むものである。
作用
本発明のごとき半導体記憶装置の構造及び、製造方法で
は、窒化シリコン膜をメモリのゲート絶縁膜として用し
くると同時に、ゲート絶縁膜の窒化シリコン膜の耐酸化
性を利用して、ゲート電極下の両サイドの厚いシリコン
酸化膜とｎ−拡散層とを自己整合的に形成することがで
きるため、非常に高い寸法精度を確保することが可能と
なり、ＭＮＯ８型半導体記憶装置の高耐圧化と同時に、
高集積化をはかることが可能となる。
は、窒化シリコン膜をメモリのゲート絶縁膜として用し
くると同時に、ゲート絶縁膜の窒化シリコン膜の耐酸化
性を利用して、ゲート電極下の両サイドの厚いシリコン
酸化膜とｎ−拡散層とを自己整合的に形成することがで
きるため、非常に高い寸法精度を確保することが可能と
なり、ＭＮＯ８型半導体記憶装置の高耐圧化と同時に、
高集積化をはかることが可能となる。
実施例
本発明の具体的な実施例を図面を用いて説明する。
第１図は、本発明の一実施例の半導体記憶装置の断面図
である。第２図は本発明の半導体記憶装置の別の実施例
を示す断面図である。
である。第２図は本発明の半導体記憶装置の別の実施例
を示す断面図である。
第１図及び第２図に示すように本発明の構造では、Ｐ型
シリコン基板１（不純物濃度約１×１０１５ｃｍ−３）
の中にＮ型拡散層（不純物濃度約１×１０２０ＣＩＩ＋
−３）よりなるソース領域７．ドレイン領域８が形成さ
れ、ソース領域７．ドレイン領域８にはさまれたチャネ
ル方向の中央部の半導体基板上のみにトンネリング媒体
となりうる非常に薄い酸化シリコン膜２と窒化シリコン
膜３との積層膜、または非常に薄い第１の酸化シリコン
膜２と窒化シリコン膜３と第２の酸化シリコン膜５とか
らなる３層の積層膜（本実施例では、薄い酸化シリコン
膜２の膜厚は２０Ａとし、窒化シリコン＠３の膜厚は４
００人とし、窒化シリコン膜上の酸化シリコン膜５の膜
厚は３０Ａとした）が形成され、前記チャネル方向の両
端部の半導体基板に対向する部分に厚い酸化シリコン膜
４（本実施例では、４００Ａとした）が形成され、厚い
酸化シフコン膜４下にｎ−拡散層９．１０（不純物濃度
約Ｉ Ｘ １０ ”ｃｍ−３）が形成され、窒化シリコ
ン膜３上、及び厚い酸化シリコン膜４上を覆うようにポ
リシリコン膜６よりなるゲート電極が形成された構造と
なっている。本発明のごとき構造においては、窒化シリ
コン膜をメモリのゲート絶縁膜として用いると同時に、
この窒化シリコン膜をゲート電極下の両サイドの厚いシ
リコン酸化膜とｎ拡散層とを自己整合的に形成すること
に利用できるため、非常に高い寸法精度を確保すること
が可能となり、ＭＮＯ３型半導体記憶装置の高耐圧化と
同時に、高集積化をはかることが可能となる。
シリコン基板１（不純物濃度約１×１０１５ｃｍ−３）
の中にＮ型拡散層（不純物濃度約１×１０２０ＣＩＩ＋
−３）よりなるソース領域７．ドレイン領域８が形成さ
れ、ソース領域７．ドレイン領域８にはさまれたチャネ
ル方向の中央部の半導体基板上のみにトンネリング媒体
となりうる非常に薄い酸化シリコン膜２と窒化シリコン
膜３との積層膜、または非常に薄い第１の酸化シリコン
膜２と窒化シリコン膜３と第２の酸化シリコン膜５とか
らなる３層の積層膜（本実施例では、薄い酸化シリコン
膜２の膜厚は２０Ａとし、窒化シリコン＠３の膜厚は４
００人とし、窒化シリコン膜上の酸化シリコン膜５の膜
厚は３０Ａとした）が形成され、前記チャネル方向の両
端部の半導体基板に対向する部分に厚い酸化シリコン膜
４（本実施例では、４００Ａとした）が形成され、厚い
酸化シフコン膜４下にｎ−拡散層９．１０（不純物濃度
約Ｉ Ｘ １０ ”ｃｍ−３）が形成され、窒化シリコ
ン膜３上、及び厚い酸化シリコン膜４上を覆うようにポ
リシリコン膜６よりなるゲート電極が形成された構造と
なっている。本発明のごとき構造においては、窒化シリ
コン膜をメモリのゲート絶縁膜として用いると同時に、
この窒化シリコン膜をゲート電極下の両サイドの厚いシ
リコン酸化膜とｎ拡散層とを自己整合的に形成すること
に利用できるため、非常に高い寸法精度を確保すること
が可能となり、ＭＮＯ３型半導体記憶装置の高耐圧化と
同時に、高集積化をはかることが可能となる。
次に、本発明の構造を有する半導体記憶装置の具体的な
製造方法の一実施例を図面を用いて説明する。
製造方法の一実施例を図面を用いて説明する。
まず、第３図Ａに示すようにＰ型のシリコン基板１上に
トンネリング媒体となりうる非常に薄い酸化シリコン膜
２を公知の熱酸化法により形成する。本実施例では、８
００℃、希釈酸素雰囲気で酸化し、２ＯＡ程度となるよ
うにした。次いで、薄い酸化シリコン膜２上に窒化シリ
コン膜３を公知の気相成長法により形成する。本実施例
では、ジクロルシラン（Ｓ ｉ Ｈ２Ｃ１！ ２）とア
ンモニア（Ｎ Ｈ３）との化学反応に基づく減圧気相成
長法により、ＮＨ３／Ｓ ｉ Ｈ２Ｃｅ ２＝ １０，
７５０℃の条件下で、約４００Ａ形成させた。
トンネリング媒体となりうる非常に薄い酸化シリコン膜
２を公知の熱酸化法により形成する。本実施例では、８
００℃、希釈酸素雰囲気で酸化し、２ＯＡ程度となるよ
うにした。次いで、薄い酸化シリコン膜２上に窒化シリ
コン膜３を公知の気相成長法により形成する。本実施例
では、ジクロルシラン（Ｓ ｉ Ｈ２Ｃ１！ ２）とア
ンモニア（Ｎ Ｈ３）との化学反応に基づく減圧気相成
長法により、ＮＨ３／Ｓ ｉ Ｈ２Ｃｅ ２＝ １０，
７５０℃の条件下で、約４００Ａ形成させた。
次いで、第３図Ｂに示すように、トンネリング領域とな
る所定の部分のみに窒化シリコン膜３および酸化シリコ
ン膜２が残るように、既知のフォトエツチング技術によ
りエツチングを行なう。次に薄い酸化シリコン膜２と窒
化シリコン膜３の積層膜をマスクとして、ヒ素イオン１
１を選択的に注入する。本実施例ではヒ素イオン注入領
域がｎ−拡散層となるようにするため、注入条件は２０
Ｋ ｅＶ、 ｌ Ｘ Ｉ Ｑ”ｃＩｍ−２程度とした
。
る所定の部分のみに窒化シリコン膜３および酸化シリコ
ン膜２が残るように、既知のフォトエツチング技術によ
りエツチングを行なう。次に薄い酸化シリコン膜２と窒
化シリコン膜３の積層膜をマスクとして、ヒ素イオン１
１を選択的に注入する。本実施例ではヒ素イオン注入領
域がｎ−拡散層となるようにするため、注入条件は２０
Ｋ ｅＶ、 ｌ Ｘ Ｉ Ｑ”ｃＩｍ−２程度とした
。
次いで、第３図Ｃに示すように、通常の熱酸化法により
、酸化処理を施す。この時、窒化シリコン膜３は耐酸化
性を有するため、トンネリング領域以外の部分のみに厚
い酸化シリコン膜４が形成されると同時に厚い酸化シリ
コン膜４下にｎ−拡散層９，１０が形成される。本実施
例では、９００℃、水蒸気雰囲気中で酸化処理を実施し
、厚い酸化シリコン膜４の膜厚は４００Ａとした。さら
に、この酸化処理の際、窒化シリコン膜３上もある程度
酸化され、３０人程度の薄い酸化シリコン膜５が形成さ
れる。この工程により、厚いシリコン酸化膜４とｎ−拡
散層９，１０を自己整合的に形成することができるため
、非常に高い寸法精度を確保することが可能となる。
、酸化処理を施す。この時、窒化シリコン膜３は耐酸化
性を有するため、トンネリング領域以外の部分のみに厚
い酸化シリコン膜４が形成されると同時に厚い酸化シリ
コン膜４下にｎ−拡散層９，１０が形成される。本実施
例では、９００℃、水蒸気雰囲気中で酸化処理を実施し
、厚い酸化シリコン膜４の膜厚は４００Ａとした。さら
に、この酸化処理の際、窒化シリコン膜３上もある程度
酸化され、３０人程度の薄い酸化シリコン膜５が形成さ
れる。この工程により、厚いシリコン酸化膜４とｎ−拡
散層９，１０を自己整合的に形成することができるため
、非常に高い寸法精度を確保することが可能となる。
次いで、第３図Ｃに示すように、リンをドープ（約３
Ｘ １０２０ｃｍ−３） したポリシリコン膜６を全面
に既知の気相成長法により約４０００Ａ形成する。
Ｘ １０２０ｃｍ−３） したポリシリコン膜６を全面
に既知の気相成長法により約４０００Ａ形成する。
次に、第３図りに示すように、ゲートとなりうる部分の
みを残すように、ポリシリコン膜６．酸化シリコン膜４
を公知のフォトエツチング技術によりエツチングを行な
う。その後、イオン注入法により、リンを打ち込み（１
００ＫｅＶ、２ｘｌＱ１５ｃ、−２）ソース領域７．ド
レイン領域８を形成する。次いで、既知の気相成長法に
より、酸化シリコン膜９を全面に被着した後、ソース、
ドレインの押し込みと、酸化シリコン膜９のち密化のた
めに、１０００℃、窒素雰囲気中で熱処理を行なう。
みを残すように、ポリシリコン膜６．酸化シリコン膜４
を公知のフォトエツチング技術によりエツチングを行な
う。その後、イオン注入法により、リンを打ち込み（１
００ＫｅＶ、２ｘｌＱ１５ｃ、−２）ソース領域７．ド
レイン領域８を形成する。次いで、既知の気相成長法に
より、酸化シリコン膜９を全面に被着した後、ソース、
ドレインの押し込みと、酸化シリコン膜９のち密化のた
めに、１０００℃、窒素雰囲気中で熱処理を行なう。
最後に、ソース、ドレイン領域７，８に電極を設けるた
めに、酸化シリコン膜９をエツチングして、コンタクト
孔を開孔し、アルミニウム電極１０を形成し、第３図り
に示すごとき半導体記憶装置を作製することができる。
めに、酸化シリコン膜９をエツチングして、コンタクト
孔を開孔し、アルミニウム電極１０を形成し、第３図り
に示すごとき半導体記憶装置を作製することができる。
上述の製造方法の実施例では、第２図に示したごとき構
造が実現できるが、第１図に示すごとき構造を実現する
別の実施例としては、次のような方法により実施する。
造が実現できるが、第１図に示すごとき構造を実現する
別の実施例としては、次のような方法により実施する。
すなわち、第３図に示した工程のうち、第３図Ｃに示し
た酸化処理の後、窒化シリコン膜３上の薄い酸化シリコ
ン膜５をフッ酸系の水溶液を用いた通常のエツチング方
法によりエツチング除去し、その後ポリシリコン膜６を
形成することにより実現できる。
た酸化処理の後、窒化シリコン膜３上の薄い酸化シリコ
ン膜５をフッ酸系の水溶液を用いた通常のエツチング方
法によりエツチング除去し、その後ポリシリコン膜６を
形成することにより実現できる。
発明の詳細
な説明したところから明かなように、本発明のごとき構
造及び製造方法によれば、窒化シリコン膜をメモリのゲ
ート絶縁膜として用いると同時に、その耐酸化性を利用
して、ゲート電極下の両サイドの厚いシリコン酸化膜と
ｎ−拡散層とを自己整合的に形成することができるため
、製造工程数の削減ができ、さらに非常に高い寸法精度
で高耐圧構造のＭＮＯ８型半導体記憶装置が実現できる
ため、ＭＮＯ８型半導体記憶装置の高集積化に大きく寄
与するものである。
造及び製造方法によれば、窒化シリコン膜をメモリのゲ
ート絶縁膜として用いると同時に、その耐酸化性を利用
して、ゲート電極下の両サイドの厚いシリコン酸化膜と
ｎ−拡散層とを自己整合的に形成することができるため
、製造工程数の削減ができ、さらに非常に高い寸法精度
で高耐圧構造のＭＮＯ８型半導体記憶装置が実現できる
ため、ＭＮＯ８型半導体記憶装置の高集積化に大きく寄
与するものである。
第１図及び第２図は本発明の構造の一実施例を説明する
ための断面図、第３図は本発明の製造方法の一実施例を
説明するための工程順断面図、第４図及び第５図は従来
の半導体記憶装置の構造を説明するための断面図である
。 １・・・・・・Ｐ型シリコン基板、２・・・・・・トン
ネリング媒体となりうる薄い酸化シリコン膜、３・・・
・・・窒化シリコン膜、４・・・・・・厚い酸化シリコ
ン嗅、５・・・・・・薄い酸化シリコン膜、６・・・・
・・ポリシリコン膜、７・・・・・・ソース領域、８・
・・・・・ドレイン領域、９，１０・・・・・・ｎ−拡
散層、１１・・・・・・ヒ素イオン、１２・・・・・・
酸化シリコン膜、１３・・・・・・アルミニウム電極。
ための断面図、第３図は本発明の製造方法の一実施例を
説明するための工程順断面図、第４図及び第５図は従来
の半導体記憶装置の構造を説明するための断面図である
。 １・・・・・・Ｐ型シリコン基板、２・・・・・・トン
ネリング媒体となりうる薄い酸化シリコン膜、３・・・
・・・窒化シリコン膜、４・・・・・・厚い酸化シリコ
ン嗅、５・・・・・・薄い酸化シリコン膜、６・・・・
・・ポリシリコン膜、７・・・・・・ソース領域、８・
・・・・・ドレイン領域、９，１０・・・・・・ｎ−拡
散層、１１・・・・・・ヒ素イオン、１２・・・・・・
酸化シリコン膜、１３・・・・・・アルミニウム電極。
Claims (3)
- （１）ＭＮＯＳ（ゲート電極−窒化シリコン膜−酸化シ
リコン膜−半導体基板）構造の半導体記憶装置において
、ゲート電極下の半導体基板領域のチャネル方向の中央
部に対向した部分のみにトンネリング媒体となりうる薄
い酸化シリコン膜と窒化シリコン膜とからなる少なくと
も２層の積層膜と、前記ゲート電極下の半導体基板領域
のチャネル方向の両端部の対向する部分に厚い酸化シリ
コン膜と、前記厚い酸化シリコン膜下の半導体基板中に
、基板と反対導電型の拡散領域と、前記積層膜及び厚い
酸化シリコン膜上を被覆したゲート電極膜とを有するこ
とを特徴とする半導体記憶装置。 - （２）積層膜がトンネリング媒体となりうる薄い第１の
酸化シリコン膜と窒化シリコン膜と第２の酸化シリコン
膜とからなる３層の積層膜であることを特徴とする請求
項１記載の半導体記憶装置。 - （３）一導電型半導体基板上のトンネリング領域となる
部分のみに、トンネリング媒体となりうる薄い酸化シリ
コン膜と窒化シリコン膜の積層膜を形成し、前記積層膜
をマスクとして、基板と反対導電型の不純物イオンを、
トンネリング領域以外の半導体基板中に自己整合的に注
入した後、酸化処理を施し、前記トンネリング領域以外
のイオン注入領域上に厚い酸化シリコン膜、前記窒化シ
リコン膜上に薄い酸化シリコン膜を形成する工程と、前
記半導体基板上の厚い酸化シリコン膜、及び前記窒化シ
リコン膜上の薄い酸化シリコン膜を覆って電極層を形成
する工程を少なくとも含むことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327926A JPH03188677A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327926A JPH03188677A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188677A true JPH03188677A (ja) | 1991-08-16 |
Family
ID=18204548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327926A Pending JPH03188677A (ja) | 1989-12-18 | 1989-12-18 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391559B1 (ko) * | 1999-03-08 | 2003-07-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체기억장치 및 그 제조방법, 휘발성반도체기억장치 및 그 제조방법, 및 불휘발성반도체기억장치와 휘발성 반도체기억장치를 혼재한반도체기억장치 및 그 제조방법 |
| US6632714B2 (en) | 1999-03-08 | 2003-10-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory |
-
1989
- 1989-12-18 JP JP1327926A patent/JPH03188677A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391559B1 (ko) * | 1999-03-08 | 2003-07-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체기억장치 및 그 제조방법, 휘발성반도체기억장치 및 그 제조방법, 및 불휘발성반도체기억장치와 휘발성 반도체기억장치를 혼재한반도체기억장치 및 그 제조방법 |
| US6632714B2 (en) | 1999-03-08 | 2003-10-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory |
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