KR910007377B1 - 반도체장치 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체장치
제1a도 내지 제1e도는 본 발명의 1실시예에 관한 반도체장치의 제조공정을 도시해 놓은 단면도.
제2도는 제1도에 도시된 상기 반도체장치를 제1도와 직교하는 방향에서 바라본 단면도.
제3a도 내지 제3e도는 상기 반도체장치의 다른 제조공정을 도시해 놓은 도면.
제4도 및 제5도는 각각 본 발명의 다른 실시예를 설명하기 위한 단면도.
제6a도 및 제6b도는 종래의 반도체장치를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드절연막
23 : 게이트절연막
24 : 제1다결정실리콘층(부유게이트전극)
25 : 실리콘옥시나이트라이드(SiOxNy) 26 : 실리콘산화막
27 : 제2다결정실리콘층(제어게이트전극)
본 발명은 반도체장치에 관한 것으로, 특히 부유게이트전극과 제어게이트전극의 2층게이트구조를 갖춘 반도체장치에 관한 것이다.
부유게이트전극과 제어게이트전극의 2층게이트구조를 갖춘 반도체장치인 예컨대 EPROM은 제6도에 도시되어 있는 바, 제6a도 및 제6b도는 각각 상호간에 직교하는 위치에서 바라 본단면구조를 도시해 놓은 도면으로, P형 반도체기판(101)의 표면영역에 N형의 소오스 및 드레인영역(102)(103)이 형성되고, 또 이 소오스영역(102)과 드레인영역(103)사이의 챈널영역(104)상에는 게이트절연막(106)이 형성되어 있는데, 여기서 상기 챈널영역(104)은 제6b도에 도시된 바와 같이 필드(field)절연막(105)에 의해 소자분리되어 있고, 또 상기 게이트절연막(106)위에는 예컨대 다결정실리콘으로 이루어진 부유게이트전극(107)이 형성되어 있다. 그리고, 이 부유게이트전극(107)상에는 예컨대 이 부유게이트전극(107)을 열산화시킴으로써 얻어지게 되는 실리콘산화막(SiO2)(108)이 형성되고, 이 실리콘산화막(108)위에는 실리콘질화막(Si3N4)(109)이 형성되며, 이 실리콘질화막(109)상에는 실리콘산화막(110)이 형성되어 있는 바, 상기 부유게이트전극(107)상에는 이들 3개층으로 이루어진 절연막, 즉 실리콘산화막(108)과 실리콘질화막(109) 및 실리콘 산화막(110)을 통해서 예컨대 다결정실리콘으로 이루어진 제어게이트전극(111)이 형성되어 있다.
그리고, 이 제어게이트전극(111)을 포함한 표면전체에는 실리콘산화막등의 절연막(112)에 의해 피복되어 있고, 또 도시되지 않았지만 접속구멍(contact hole)과 알루미늄배선등이 형성되어 있다.
따라서 이상과 같은 구조로 된 종래의 반도체장치에 있어서, 부유게이트전극(107)은 전기적으로 부유상태에 있기 때문에 제어게이트전극(111)에 고전압이 인가되게 되면, 이 제어게이트전극(111)과 상기 부유게이트전극(107)간의 커플링(coupling) 및, 부유게이트전극(107)과 챈널영역(104)간의 커플링에 의해 게이트절연막(106)에 전계가 발생하게 되는 바, 이때 드레인영역(103)에 고전압을 인가해주게 되면 상기 챈널영역(104)의 드레인근방에 열전자(hot electron)가 발생해서 이 열전자가 부유게이트전극(107)내로 주입되게 됨으로써 데이터가 기억된 상태로 되게 된다.
그런데, 이 상태에 있어서 상기 제어게이트전극(111)과 부유게이트전극(107)과의 사이에는 고전계가 유발되기 때문에 절연막으로서 내압이 높은 절연막이 필요하게 되는 한편, 소자의 미세화라는 목적에 있어서는 절연막의 박막화(薄膜化)가 필요하게 되는 바, 상기한 종래의 반도체장치에 있어서는 제어게이트전극(111)과 부유게이트전극(107)간의 절연막이 실리콘산화막(108)과 실리콘질화막(109) 및 실리콘산화막(110)의 3개층으로 형성되므로 이 3개층으로 이루어진 절연막 대신에 예컨대 실리콘질화막의 1개층으로 형성되어 있는 절연막의 경우에 비해서 동일한 두께의 절연막에서는 내압이 좋고, 박막화에도 유리하게 된다.
그러나, 상기와 같은 실리콘산화막(108)과 실리콘질화막(109) 및 실리콘산화막(110)의 3개층으로 이루어진 절연막에 있어서도 그 박막화에는 한계가 있는 바, 즉 실리콘산화막(108,110)에 있어서 그 두께가 30∼40Å 이하로 되게 되면 터널현상(tunneling phenomeon)에 의해 정공이 그 실리콘산화막을 통과해 버리게 되기 때문에 실리콘산화막(108,110)의 막두께는 40Å이상이 필요하게 되고, 또 실리콘질화막(109)에 있어서는 그 두께가 얇게 되면 실리콘산화막(110)을 산화형성할 경우에 이 실리콘질화막(109)의 하층인 부유게이트전극(107)도 산화되기 때문에 이 실리콘질화막(109)도 최소한 60∼80Å의 막두께가 필요하게 된다.
또한, 실리콘질화막(109)은 내압이라는 측면에서는 우수한 반면에 전자가 포착되기 쉽다는 단점을 가지고 있는 바, 이에 따라 자외선을 조사하여 데이터를 소거하고자할 때에 데이터가 소거되지 않는 경우가 생기게 됨으로써 소거특성의 열화(劣火)가 발생하게 된다.
이에, 본 발명은 상기한 사정을 감안해서 발명된 것으로, 제어게이트전극과 부유게이트전극과의 사이에 형성되게 되는 절연막의 박막화를 도모함과 더불어, 종래의 실리콘질화막을 사용하게 되면 소거특성의 저하가 발생하게 된다는 결점을 개선해서 절연막의 박막화와 소거특성의 향상을 실현할 수 있도록 된 반도체장치를 제공함에 있다.
상기한 목적을 실현하기 위한 본 발명에 따른 반도체장치에 있어서는, 소자분리된 반도체기판표면에 분리되어 형성된 소오스 및 드레인영여과, 이소오스 및 드레인영역사이의 챈널영역위에 게이트절연막을 통해서 형성되어 게이트전극으로 사용되게 되는 제1도전층, 이 제1도전층위에 형성됨과 더불어 실리콘옥시나이트라이드막과 실리콘산화막과의 2층구조로 이루어진 2층절연막 및, 이 2층절연막상에 형성되어 제어게이트전극으로 사용되게 되는 제2도전층이 구비되어 있다.
따라서, 상기한 구조로된 반도체장치에 있어서 전자의 트랩(trap)이 작고, 데이터소거시에 전자가 포착되지 않는 실리콘옥시나이트라이드를 사용함으로써 그 소거특성의 향상을 도모할 수 있게 되고, 더욱이 이 실리콘옥시나이트라이드 트랩이 작기 때문에 종래의 실리콘질화막을 이용한 절연막의 경우와는 달리 양면에 실리콘산화막을 설치할 필요가 없어지게 되어 , 즉 실리콘옥시나이트라이드막과 실리콘산화막의 2층만으로 충분한 절연성을 얻을 수 있게 됨으로써 절연막의 박막화가 가능하게 된다.
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 관한 반도체장치를 설명하기 위해 본 발명에 따른 반도체장치를 그 제조공정에 따라 도시해 놓은 단면구조도로, 우선 제1a도에 도시된 바와 같이 예컨대 P형 실리콘기판(21)의 표면에 통상의 기술로 소자를 분리시키기 위한 필드절연막(22)을 형성하고, 이 필드절연막(22)에 둘러싸인 실리콘기판(21)의 표면에 열산화로 게이트절연막(23)을 200Å정도 형성한다.
다음에, 제1b도에 도시된 바옹 같이 전면에 제1다결정실리콘층(24)을 기상성장법(CAD)으로 4000Å정도 토직형성한 후 이 다결정실리콘층(24)에 인(P)등의 불순물을 이온주입하거나, 또는 POCl3를 확산원으로 하는 열확산법등의 방법으로 도우프하고, 이어 800℃, 200Pa의 분위기내에서 NH3500㏄/min, SiH2Cl2100㏄/min, N2O 250㏄/min의 각 가스를 흘리는 LPCVD 법으로 전체표면에 100Å정도의 실리콘옥시나이트라이드(SiOXNV)막(25)을 퇴적한다. 그리고 각 EPROM 셀의 부유게이트전극으로 되게 되는 제1다결정실리콘층(24)을 도면에 도시된 단면에 직교하는 방향에서 패퍼닝한 후(제1도와 직교하는 방향을 도시해놓은 제2도의 단면도 참조), SiOXNV막(25)을 마스크로 하는 산화온도 950℃의 수소연소산화를 시행하여 다결정실리콘층(24)의 측면에 산화막을 형성하는데, 이때 SiOXNV(25)의 펴면도 산화되어 제1b도에 도시된 바와 같은 실리콘산화막(26)이 형성되게 된다.
다음 제1c도에 도시된 바와 같이 기상성장법으로 전면(全面)에 제2다결정실리콘층(27)을 퇴적형성하고, 이 다결정실리콘층(27)에 불순물로서 인을 주입하는데, 이때 EPROM이 형성되지 않는 주변회로영역에서는 이 제2다결정실리콘층(27)을 제거한다.
이어, 제1d도에 도시된 바와 같이, 레지스트패턴을 마스크로 해서 주변회로영역의 실리콘산화막(26),SiOXNV막(25), 및 다결정실리콘층(24)을 순차 선택적으로 에칭하여 도면의 우측에 도시된 바와 같이 트랜지스터의 패턴을 형성하고, 또 도면좌측의 EPROM 셀트랜지스터를 형성하는 영역에 대해서동 레지스터패턴을 마스크로 해서 다결정실리콘층(27), 실리콘산화막(26), SiOXNV막(25), 및 다결정실리콘층(24)을 순차 선택적으로 에칭해서 트랜지스터의 패턴을 형성한 다음 EPROM 셀트랜지스터와 주변트랜지스터의 소오스 및 드레인영역을 형성하기 위한 불순물의 주입 및 어닐(anneal)을 실행해서 소오스와 드레인영역(21a)(21b)을 형성한다.
그리고 제1e도에 도시된 바와 같이 주변회로영역의 실리콘산화막(26)과 SiOXNV막(25)을 제거한 후 전면을 열산화시켜 다결정실리콘층(24,27)을 실리콘산화막(28)으로 피복한다.
또한, 이 이후에는 도시되지는 않았지만 통상의 MOS 반도체장치의 제조방법에 따라 전면에 층간절연막을 형성한 후 소오스와 드레인영역(21a, 21b)에 대응하는 위치에 각각 접속구멍을 형성하고, 이 접속구멍에 알루미늄배선을 형성해서 EPROM을 형성한다.
이와 같이, 본 반도체장치에서는 부유게이트전극으로 되는 제1다결정실리콘층(25)과, 제어게이트전극으로 되는 제2다결정실리콘층(27)과의 사이에 형성되는 절연막이 SiOXNV막(25)과 실리콘산화막(26)의 2층으로 형성되게 되는 바, 여기서는 상기 SiOXNV막이 실리콘질화막에 비해 전자의트랩이 작으므로 실리콘질화막이 실리콘산화막에 의해 끼여진 종래의 3층구조로 된 절연막보다도 전자가 포착되는 것이 작아짐은 물론 데이터의 소거특성도 개선되게 되고, 또한 본 반도체장치에서는 트랩이 작은 SiOXNV막(25)에 의해 제어게이트전극으로 되는 제2다결정실리콘층(27) 및 부유게이트전극으로 되는 제1다결정실리콘층(24)으로부터의 전자주입을 방지할 수 있게 된다. 이에 따라 종래와 달리 절연막을 3층 구조로 할 필요가 없어지게 됨으로써 절연막의 막두께를 얇게 할 수 있게 된다.
또한, 종래의 반도체장치에 있어서느 게이트전극으로 되는 다결정시릴콘층(24)의 두께를 얇게 하는 박막화가 진척되면 주변회로영역에는 소오스 및 드레인영역을 형성하기 위한 불순물주입시에 그 불순물이 게이트전극으로 되는 다결정실리콘층을 통과해서 챈널영역에 도입되게 됨으로써 트랜지스터특성의 열화를 초래하는 경우가 생기게 되는데 반해, 본 반도체장치에서는 주변트랜지스터의 게이트전극으로 되는 다결정실리콘층(24)위에 SiOxNY막(25)과 실리콘산화막(25)으로 이루어진 절연막이 형성되기 때문에 이 절연막에 의해 챈널영역으로의 불순물주입이 방지되게 됨으로써 주변트랜지스터의 특성이 열화되는 것을 방지할 수 있게 된다.
댜음, 제3도를 참조해서 상술한 바와 같이 제어게이트전극과 부유게이트전극간의 절연막을 SiOxNY와 실리콘산화막의 2층구조로 형성시키는 반도체장치의 다른 제조공정을 설명한다.
상기 실시예에서는 주변트랜지스터의 게이트전극 EPROM 셀트랜지스터의 부유게이트전극 제1다결정실리콘을 형성하는 공정에서 형성하였지만, 본 제조방법에서는 제어게이트전극으로 되는 제2다결정실리콘층(27)을 형성하는 공정에서 주변트랜지스터의 게이트전극을 형성하게 되는데, 이하 그 제조방법을 설명한다.
우선 제3a도에 도시된 바와 같이 P형 실리콘기판(21)의 표면에 필드절연막(22)과 게이트절연막(23)을 열산화로 형성하고, 그위에 제1다결정실리콘층(24)을 퇴적한 다음, 이 제1다결정실리콘층(24)의 상층에 LPCVD법으로 SiOxNY막(25)을 형성한다.
이어, 제3b도에 도시된 주변트랜지스터영역에 형성되어 있는 SiOxNY막(25)과 다결정실리콘층(24) 및 게이트산화막(23)을 제거하고, 기판표면을 세정한 후 주변트랜지스터영역에 열산화로 실리콘산화막(26)을 형성한다. 그런데, 여기서 이 실리콘산화막(26)은 주변트랜지스터의 게이트절연막으로 이용되게 되고 또 상기 열산화의 경우에는 EPROM 셀의 SiOxNY(25)외에도 얇은 실리콘산화막(26)이 형성되게 되며, 그후 기상성장법으로 전면에 제2다결정실리콘층(27)을 퇴적하고, 이 다결정실리콘층(27)에 불순물로서 인을 주입한다.
다음, 제3d도에 도시된 바와 같이, 주변트랜지스터영역의 다결정실리콘층(27)을 레지스트마스크를 이용해서 선택적으로 에칭하여 트랜지스터의 패턴을 형성한다. 또한 여기에 EPROM의 셀영역에서는 다결정실리콘층(27)과 실리콘산화막(26), SiOxNY막(25) 및 다결정실리콘층(24)을 순차선택적으로 에칭해서 트랜지스터의 패턴을 형성한다. 그리고, 이후 불순물의 이온주입 및 확산을 실행해서 소오스와 드레인영역(21a,21b)을 형성한다.
이어, 제3e도에 도시된 바와 같이, 열산화로 다결정실리콘층(24,27)의 표면을 실리콘산화막(28)으로 피복하고, 상기 실시예와 마찬가지로 충간절연막을 형성한 다음 접속구멍을 뚫고, 알루미늄배선을 시행해서 반도체장치를 제조한다.
따라서, 본 제조방법에서는 EPROM셀의 게이트산화막(33)과 주변트랜지스터의 게이트산화막(43)을 다른 공정에서 제조하게 되므로, 디바이스설계의 자유도를 증가시킬 수 있게 된다. 즉, 예를들어 EPROM 셀 트랜지스터의 게이트산화막(23)과 주변트랜지스터의 게이트산화막(26)의 막두께를 변화시켜 EPROM셀트랜지스터의 제어게이트(27)과 부유게이트전극(24)을 단락시키게 되면 임계치전압이 다른 2종류의 트랜지스터를 용이하게 제조할 수 있게 된다.
제4도는 본 발명의 별도 실시예에 관한 반도체장치를 도시해 놓은 것으로, 상기 실시예에서는 부유게이트전극(24)과 제어게이트전극(27)간의 절연막을, 하층에 SiOxNY막(25)을 형성하고 상층에 실리콘산화막(26)을 형성하는 2층구조로 하였지만, 본 실시예에서는 아래로부터 실리콘산화막(26)과 SiOxNY막(25)의 순으로 절연막을 형성하고, 또 주변트랜지스터의 게이트전극에는 부유게이트전극으로 되는 제1다결정실리콘층(24)을 이용하였다.
또한, 제5도는 2층구조의 절연막을 아래로부터 실리콘산화막(26)과 SiOxNY막(25)의 순으로 형성함과 더불어 주변트랜지스터의 게이트전극으로 상기 제어게이트전극으로 되는 제2다결정실리콘층(27)을 이용한 예를 도시해 놓은 도면으로, 이 경우에는 실리콘산화막(26)과 SiOxNY막(25)이 주변트랜지스터의 게이트산화막으로 이용되게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 데이터의 소거특성열화를 초래하지 않으면서도 제어게이트전극과 부유게이트전극 사이의 절연막을 박막할 수 있는 반도체장치를 실현할 수 있게 된다.

Claims (3)

  1. 소자분리된 반도체기판표면에 각각 분리되어 형성된 소오스 및 드레인영역(21a,21b)과, 이 소오스 및 드레인영역사이의 챈널영역위에 게이트절연막(23)을 통해서 형성됨과 더불어 부유게이트전극으로 사용되게 되는 제1도전층(24), 이 제1도전층위에 형성됨과 더불어 실리콘옥시나이트라이드막(25)과 실리콘산화막(26)의 2층구조로 이루어진 2층절연막 및, 이 2층절연막위에 형성되어 제어게이트전극으로 사용되게 되는 제2도전층(27)이 구비되어 구성된 것을 특징으로 하는 2층구조로 이루어진 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2층절연막이 실리콘옥시나이트라이드막(25)을 하층으로 하고, 실리콘산화막(16)을 상층으로 하는 2층구조로 이루어진 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 2층절연막이 실리콘산화막(26)을 하층으로 하고, 실리콘옥시나이트라이드막(25)을 상층으로 하는 2층구조로 이루어진 것을 특징으로 하는 반도체장치.
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