KR890004459B1 - 불휘발성 반도체기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1(a) 도 내지 제 1(h) 도는 본 발명의 제 1 실시예를 설명하기 위한 제조공정도.
제 2 도 내지 제 4 도는 각각 대표적인 종래의 EEPROM의 구조를 나타내는 단면도.
제 5(a) 도와 제 5(b) 도는 이들 EEPROM의 기입/소거특성을 나타내는 특성도.
제 6 도는 본 발명에 따른 장치의 장벽높이(barrier height)의 일례를 나타내는 특성도.
제 7 도는 본 발명의 제 2 실시예를 설명하기 위한 단면도.
제 8(a) 도 내지 제 8(h) 도는 본 발명의 제 3 실시예를 설명하기 위한 제조공정도.
제 9 도는 종래장치에 대한 기입/소거펄스특성을 나타내는 특성도.
제 10도는 본 발명 장치에 대한 기입/소거펄스 특성를 갖는 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판 2 : 필드산화막
3 : 게이트산화막 4 : 소오스영역
5 : 드레인영열 3' : 얇은 막부분
6 : 플로팅(floating)게이트 전극 7 : 산화막
8 : 코트롤 게이트전극 11 : P형 실리콘 기판
12 : 버퍼 산화막 13 : Si3N4막 패턴
14 : 이온주입층 15 : 필드산화막
16 : 반전방지층 17 : 게이트산화막
18 : 레지스트페턴 19,19' : 불순물 확산층
20,17' : SiO2얇은막 21 : 프로팅게이트전극
22 : 소오스영역 23 : 드레인영역
24 : 게이트산화막 25 : 콘트롤 게이트전극
26 : 층간 절연막 27 : 접촉홀(contact hole)
28 : 배선 29 : 패시베이션(passivation)막
본 발명은 EEPROM에서의 기입이나 소거특성을 개선시키기 위한 불휘발성 반도체기억장치의 제조방법에 관한 것이다.
프로팅 게이트형 불휘발성 메모리란 것은 콘트롤 게이트 전극의 아랫층에다 전기적으로 절연된 프롤팅 게이트전극을 설치해서 콘트롤 게이트전극에 의해 상기 플로팅 게이트전극에 전하를 유기시켜 이를 기억정보로 유지하도록 된 것이다.이와 같은 플로팅 게이트형 불휘발성메모리에 있어서 정보를 기입하거나 소거할 때에는 20V정도의 전압을 콘트롤게이트전극에 인가하여 플로팅게이트 전극에 전하를 축적하거나 또는 전하를 추출해 낸다.
즉, 정보의 기입/소거의 용이도는 플로팅 게이트전극의 게이트산화막에 따라 달라지게 되고, 게이트 산화막 두께가 얇은 편이 쉽게 기입/소거할 수가 있게 된다.
그런데, 종래의 대표적인 EEPROM셀 구조로서는 제 2 도 내지 제 4 도에 도시한 3개의 형태가 알려져 있다.먼저 제 2 도의 경우는 인텔사의 형태로서 도면의 미설명 부호 1이 P형 실리콘 기판이고, 상기 실리콘기판(1)상에는 소자영역을 도상(島狀)으로 분리하는 필드산화막(2)이 형성되어 있는 것이며, 이때 실리콘기판(1)의 소자영역표면에는 게이트 산화막(3)이 형성되어 있고 상기 소자영역에는 n형 불순물에 의한 소오스영역(4)과 드레인영역(5)이 서로 전기적으로 분리되어서 형성되어 있다.
드레인영역(5)측을 소오스영역(4)측에 비해서 그 면적이 넓은 한편, 게이트산화막(3)에는 드레인영역(5)측의 필드산화막(2)측부근에서 두께가 얇은 얇은막부분(3')이 형성되어있다.
또한, 게이트 산화막(3)상에는 소오스영역(4)과 드레인영역(5)의 챈널영역상에서 드레인영역(5)측의 필드산화막(2)일부영역에 걸쳐 플로팅 게이트전극(6)이 설치되어 있고, 그 윗면에는 산화막(7)을 매개하여 콘트롤 게이트전극(8)이 설치되어있다.
그리고 이들 플로팅게이트전극(6)의 측면 및 콘트롤게이트전극(8)의 측면과 윗면에는 산화막(9)이 피복절연되어 있다.
이와같은 구성의 EEPROM은 드레인영역(5)과 플로팅게이트 전극(6)사이로 플로팅게이트전극(6)으로의 전자주입과 플로팅게이트전극(6)에서 전자추출물을 행하기 위한 얇은 막부분(3')을 설치함을 특징으로 하고, 드레인영역(5)을 OV로 하며 콘트롤 게이트전극(8)으로 +20V∼30V정도의 높은전압을 인가함에 따라 전자가 드레인영역(5)측으로부터 플로팅게이트 전극(6)으로 주입된다.
이와달리 콘트롤게이트전극(8)을 OV로 하고 드레인영역(5)에다 +20V∼30V정도의 고전압을 인가하면 그에 따라 전자가 플로팅게이트전극(6)측으로부터 드레인영역(5)측으로 추출되도록 되어 있다. 상기한 바와같이 챈널영역에서 임계전압(Vth)에 대한 쉬프트를 행하여 불휘발성 메모리기능을 얻게된다. 또한 드레인영역에 대한 n형 확산층의 불순물 농도는 콘트롤 게이트전극(8)과 드레인영역(5)사이에 전계가 얻어지면 좋은 것으로 특별히 지정된 값은 없다.
제 3 도의 경우는 모토롤러사 형태의 것으로 미설명부호 1이 P형 실리콘기판이고 상기 실리콘기판(1)상에는 소자영역을 도상으로 분리시키는 필드산화막(2)이 형성되어 있다.
실리콘기판(1)의 소자영역면에는 게이트산화막(3)이 형성되어 있고, 상기 소자영역에는 n형 불순물에 의한 소오스영역(4)과 드레인여역(5)이 서로 전기적으로 분리되어서 형성되어 있다. 또한, 챈널영역에서의 게이트산화막(3)에는 소오스영역(4)과 드레인여역(5)의 일부에 관계되는 영역의 막 두께가 얇게된 얇은 막부분(3')이 형성되어있고, 상기 얇은 막부분(3')상에는 플로팅 게이트 전극(6)이 설치되어 있다. 그리고 플로팅게이트전극(6)의 윗면에는 산화막(7)을 매개하여 콘트롤게이트 전극(8)이 설치되어 있고, 이들 플로팅게이트 전극(6)의 측면 및 콘트롤게이트전극(8)의 측면과 윗면에는 산화막(9)이 피복절연되어 있다.
이와 같은 EEPROM구조의 특징은 챈널영역 및 소오스영역(4)과 드레인영역(5)의 일부영역으로 SiO2에 의한 얇은 막부분을 설치하는 것으로써, 플로팅게이트 전극(6)으로의 전자 주입과 플로팅게이트전극(6)부터의 전자추출이 얇은 실리콘 산화막(3')을 매개한 플로팅게이트전극(6)과 드레인영역(5)이 오버랩된 부분에 의해 상술한 것과 동일한 전압인가 순서대로 행해지고, 드레인영역(5)의 n형 불순물 농도가 전술과 마찬가지로 값이 특별히 지정된 것은 아니다.
제 4 도의 경우는 내쇼날세미콘덕터사 형태의 것으로 기본적인 단면주조는 제 3 도의 경우와 거의 같은 것인데, 상기 EEPROM에서는 플로팅게이트전극(6)의 중간영역에까지 드레인(n-층)영역(5)이 향상되어있다. 그리고 상기 드레인영역(5)상의 일부에 얇은 산화막(3')이 형성 되어있고, 이것을 매개하여 플로팅게이트전극(6)에서의 전자주입과 추출이 실시되도록 되어 있다.
또한, 상기 형태에 있어서도 드레인영역의 n형 불순물농도는 전술한바와 같이 특별히 지정되는 것은 아니다.
그런데, 상기한 EEPROM에 있어서는, 제 2 도 형태의 경우에 게이트 산화막의 얇은 막부분(3')을 매기하여 플로팅게이트전극(6)과 대향하는 드레인영역(5)과의 대향면적이 크게되고, 이에 따라 플로팅게이트전극(6)과 드레인영역 사이에 충분한 전계를 발생시키는 것이 가능하여 전자주입과 추출이 원활하게 행해진다.따라서 플로팅게이트 전극(6)이 크게되는 것과 얇은 막부분(3')을 형성시키기 때문에 그 만큼 면적이 더 많이 팰요하게 되는 등의 결점이 있다.
한편, 제 3 도의 형태는 게이트챈널의 윗부분 전체를 얇은막으로 만들기 때문에 특별히 드레인영역(5)상에 얇은 막 부분을 설치할 필요가 없으므로 소자면적을 작게할 수 있는 메리트를 갖게 된다.
또한 제 4 도의 경우는 제 2 도의 경우와 마찬가지의 잇점과 결점을 갖는다.
그런데, 인텔사형태와 모토롤러사형태 및 내쇼날세키콘덕터사 형태에도 상기 소거(플로팅게이트전극으로의 전자 주입) 및 기입(플로팅게이트전극에서의 전자추출)전압은 플로팅게이트전극(6)과 드레인영역(5)사이의 전계에 비례하는 얇은 막부분(3')내의 턴널전류에 관련된다.
상기 턴널전류는 전계가 일정한 경우 얇은 막인 실리콘산 화막질에 의한 고유 장벽높이로서 결정되고, 통상용이라는 실리코산화막에 의한 얇은 막의 경우 상기 장벽높이는 약 3.2eV이고 실리콘 산화막의 막두께를 200 Å과 기입/소거펄스 폭을 leec로하면, 인텔사 형태에서는 제 5(b)도에 나타나듯이 EEPROM셀의 기입전압(전자를 플로팅게이트 전극에서 출출해서 충분한 Vth의 쉬프트를 일으키는데 필요한 콘트롤게이트전극(8)으로의 인가전압)은 약 20V)가 필요하게 되며, 또한 소거전압(전자를 플로팅게이트전극(6)으로 주입하여 충분한 Vth의 쉬프트를 일으키는데 필요한 드레인 인가전압)도 제 5 도(a)에 나타냈듯이 약 20V의 비교적 높은 전압을 필요로 한다.
모토롤러사 형태와 내소날세미콘덕터사형태도 마찬가지 경향으로 나타난다.
이와 같이 EEPROM셀에 고전압인가가 필요하게 되니까 EEPROM셀 자체뿐만 아니라 그에 수단되는 주변소자의 전압에 대한 고내압화가 요구되는 것으로 되고 제조공정과 회로 구조가 복잡화되며 또한 고밀도와 고신뢰성 및 고성능화가 기대하게 된다.
따라서, 기입 및 소거전압을 낮게하는 것이 필요하게 된다.
본 발명은 상기한 사정에 비추어 만들어진 것으로 EEPROM 에서의 기입/소거전압을 낮게할수 있도록 된 불휘발성반도체 기억장치의 제조방법을 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서 필드 산화막으로 분리되는 제 1 도 전형실리콘기판의 소자영역에 게이트산 산화막을 형성시키는 공정, 상기 게이트 산화막의 일부를 제거하고 그 기판노출부에다 표면불순물농도가 1×1019㎝-3~5×1020㎝-3이내의 불순물 확산층을 형성시키는 공정, 상기 불순물 확산층 상에 열산화방식에 따라 얇은 실리콘산화막을 형성시키는 공정, 적어도 상기 실리콘산화막상에 플로팅게이트 전극을 형성시키는 공정을 구비한 것을 특징으로 한다.
즉, 실리콘반도체기판내에 표면농도가 1×1019㎝-3이상으로서 5×1020㎝-3이하의 불순물(비소 또는 인 또는 비소와인 혹은 이것과 붕소의 조합)확산층을 형성하고 상기 불순물 확산층 상으로 열산화에 따라 실리콘산화막을 형성한다.위와 같이 해서 형성된 실리콘 산화막은 종래와 같이 실리콘반도체 기판의 표면불순물농도가 1×1010㎝-3또는 5×1020㎝-3이상의 불순물확산영역상으로 형성한 실리콘산화막을 사용하는 경우로 비교하면 장벽높이를 제 6 도와 같이 대폭적으로 떨어뜨릴 수 있게 된다.상기 실리콘산화막을 사용하면 종래보다 낮은 기입/소건접압으로 플로팅 게이트 전극으로의 전자주입 및 플로팅게이트 전극에서의 전자추출을 행할 수 있도록 된다.
이하 본 발명의 실시예에 대해서 도면을 참조하여 설명하면 다음과 같다.
[제 1 실시예]
제 1(a) 도 내지 제 1(h) 도는 제 1 실시예의 제조공정도를 나타낸 것으로 먼저 제 1(a)도 도시되어 있듯이 P형 실리콘기판(11)상에 버퍼산화막(12)을 1000 Å으로 성장시키고, 이어서 상기 버퍼 산화막(12)상에 실리콘질화막(Si3N4막 ; NITRIDE)을 3000Å 으로 퇴적시킨다.
계속해서 상기 Si3N4막상에 소자영역을 도상으로 분리하기위하여 필드산화막 형성 예정위치가 열려지게 되는 레지스트 패턴을 형성하고, 이것을 마스크로 해당 Si3N4막을 선택적으로 에칭하며, 필드산화막 형성부분이 열려지게되는 Si3N4막 패턴(13)을 형성한다.
이로부터 레지스트패턴을 제거한 후 상기 Si3N4막 패턴(13)을 마스크(챈널스톱퍼형성 때문에)붕소를 가속전압 40KeV와 도오스량 5×1013㎝-2의 조건으로 이온주입하고 이온주입층(14)을 형성시킨다.
다음으로 H2O를 사용한 1000℃ 의 웨트(wet)산화를 행하고, 제 1(b)도에 도시되어 있듯이 기판(11)노출면으로 산화막을 성장시켜 필드산화막(15)을 형성시킨다.그쯤 상기 이온주입층(14)의 붕소원자는 활성화시킨 필드산화막(15)의아랫 층으로 반전방지층(16)이 형성된다.
이로부터 드라이 에칭을 행하고 Si3N4막 패턴(13)을 제거하며 다음으로 불화 암모니움용액에 따라 버퍼 산화막(12)을 에칭제거한다(제 1(c) 도 도시).
이어서 O2열산화를 행하고 기판(11)노출면에 게이트산화막(17)을 500Å 으로 성장시킨 후 전면적으로 레지스트를 도포하며 사진식각법에 따라 소자영역의 기입/소거용 SiO2얇은 막형성예정부가 열려지게 되는 레지스트 패턴(18)을 형성하고, 다음으로 이것을 마스크로 불화암모니움용액에 따라 게이트산화막(17)을 에칭제거해서 게이트산화막 패턴을 형성시킨다.
계속해서 이들 레지스트 패턴(18)과 게이트 산화막패턴 및 필드산화막(15)을 마스크로 비소를 가속전압 40KeV와 도오스량 2.5×1015㎝-2의 조건으로 드레인영역의 일부와 그것에 연속되는 챈널영역의 일부에 이온주입하고, 이것을 활성화 하여 드레인영역의 일부와 그것에 연속되는 챈널영역의 일부에 불순물확산층(19)을 형성시킨다(제 1(d) 도 도시).
다음으로 레지스트패턴(18)을 제거한 후 아르곤가스등으로 희석시킨 O2중에서 열산화를 행하고, 기판(11) 노출면에 두께 200Å 의 SiO2얇은 막(20)을 형성한다.상기 SiO2얇은 막(20)이 플로팅게이트 전극에 대한 전자주입/추출을 행하는 부분으로 된다.이로부터 전면적으로 다결정실리콘 막을 4000Å 으로 성장시키고, 다음으로 1000℃ 의 POCl3분위기중에서 30분간에 걸쳐 열처리를 행하고, 다결정실리콘막중에 p확산을 행한 후 레지스트 패턴을 사용한상기 다결정실리콘막의 에칭을 행하여 플로팅게이트전극(21)을 형성한다.
그때 다르게 필요한 주변회로용 MOS트랜지스터의 게이트전극 및 배선을 동시에 피터닝 시킨다(제 1(e) 도 도시).
계속해서 플로팅게이트전극(21)과 필드산화막(15)을 마스크로 비소를 가속전압 40KeV와 도오스량 5×1015㎝-2의 조건으로 이온주입하고 활성화한 소오스영역(22)과 드레인영역(23)을 형성시킨다(제 1(f) 도 도시).다음으로 900℃ 의 O2분위기중에서 30분, 열산화를 행하고 플로팅 게이트전극(21)의 중위에 800Å 의 콘트롤 게이트전극용 게이트산화막(24)을 형성시킨 후, 전면적으로 다결정실리콘막을 4000 으로 성장시킨다.
이에 따라 900℃ 의 POCl3분위기중에서 30분에 걸쳐 열처리를행하고, 상기 다결정실리콘막중에 P확산을 행한후 전면적으로 콘트롤게이트전극 형성예정부를 열려지게 되는 레지스트 패턴을 형성시키며 이것을 마스크로 다결정실리콘막의 에칭을 행하며 콘트롤게이트전극 형성예정부를 열려지게 되는 레지스트 패턴을 형성시키며 이것을 마스크로 다결정실리콘막의 에칭을 행하며 콘트롤 게이트전극(25)을 형성시킨다(제 1(g) 도 도시).
이후 통상의 공정에 따라 층간 절연막(26)을 형성시키고 접촉홀(27)의 구멍을 열리게 행한 후 금속배선재료를 퇴적하고 이것을 패터닝해서 접촉홀(27)을 매개하여 소오스영역(22)과 드레인영역(23)으로 접촉시킨 배선(28)을 형성하며, 다음으로 패시베이션(passivation) 막(29)을 형성하여 EEPROM을 완성시킨다(제 1 (h)도 도시).
또한 불순물확산층(19)의 불순물 이온주입후의 제조공정중에 대한 열처리의 조합에 따라 EEPROM완성시점에 있어서 불순물확산층(19)의 표면 불순물농도는 약 5.2×1019㎝-3으로 된다. 그위에 EEPROM완성시의 초기임계전압(Vth)은 SiO2얇은막 (17')밑의 챈널영역의 Vth로 정해진다.
또한, 챈널영역의 불순물확산층(19)은 비소를 이온주입하는 것에 따라 형성시키 지만 이것은 인을 이온주입하도록 해도 좋고, 또한 비소와 인 혹은 이것과 붕소를 이온주입하여 형성시키도록 해도 좋다.
상기와 같이 본 발명은 Si기판내(11)에 표면농도가 1×1015㎝5j상으로 5×1020㎝-3이후의 불순물(AS)확산층(19)을 형성하고, 상기 불순물확산층(19)상으로 열산화에 따라 얇은 SiO2산화막을 형성하며 그위에 플로팅게이트전극(21)을 형성시킨 것을 특징으로 한다.이와 같이 해서 형성되는 SiO2에 의한 얇은막(20)을 사용하면 종래와 같은 Si기판의 표면불순물농도가1×1019㎝-3이하 또는 5×1020㎝-3이상이 불순물확산영역상으로 실리콘산화막을 사용하는 경우에 비교해서 장벽높이(
B)를 제 6 도와 같이 대폭적으로 떨어트릴 수 있게 된다.
따라서, 이와같은 SiO2에 의한 얇은막(20)을 게이트산화막으로서 사용한 본 발명의 EEPROM셀은 종래보다 낮은 기입/소거전압으로서 플로팅게이트전극으로의 전자주입 및 플로팅게이트전극에서의 전자추출을 행할 수 있도록 된다.그에 관련해서 실험에 의하면 기입/소건전압은 12V로서 끝나는 것을 알았다.
B의 저하는 기판농도 뿐만 아니라 확산층(19)형성후에 산화막을 형성시킨 경우로만, 또는 산화조건에 의해서도 정도가 다르고 웨트산화로서 현저하게된다.
[제 2 실시예]
실시예 1의 SiO2얇은막(20)은 드레인영역의 일부와 그것에 연속되는 챈널영역의 일부에 형성시킨 불순물확산층(19)의 전면적으로 형성한 것으로 있지만 제 7 도에서 부호 19'로 나타내도록 불순물확산층을 드레인영역(23)내의 일부만으로 형성하도록 되고, 상기 불순물확산층(19')상으로 SiO2에 의한 얇은 막(20)을 형성하도록 된다.
상기 구조에도 제 1 실시예와 동일한 효과가 얻어진다.
[제 3 실시예]
제 8(a) 도 내지 제 8(h) 도는 제 3 실시예의 제조공정도를 나타낸 것으로 먼저 P형 실리콘기판(11)상으로 버퍼산화막(12)을 1000 으로 성장시키고, 이에 따라 상기 버퍼 산화막(12)상으로 Si2N4막을 3000Å 으로 퇴적시킨다. 다음으로 상기 Si3N4막상에 소자영역을 도상으로 분리되는 필드산화막의 형성예정위치가 열려지게되는 레지스트패턴을 형성하고, 이것을 마스크로 해당 Si3N4막을 선택적으로 에칭하며 Si3N4막 패턴(13)을 형성시킨다. 계속해서 레지스트패턴을 제거한후 상기 Si3N4막 패턴(13)을 마스크로(챈널스톱퍼형성 때문에)붕소를 가속전압 40KeV와 도오스량 5×1013㎝-2의 조건으로 이온주입하고 이온주입층(14)을 형성시킨다.(제 8(a)도 도시).
다음으로 H2O를 사용하는 1000℃ 의 웨트 산화를 행하고, 기판(11)노출면으로 산화막을 성장시켜 필드 산화막(15)을 형성시킨다.그쯤, 상기 이온주입되는 붕소원자는 활성화시킨 필드 산화막(15)의 아래층으로 반전방지층(16)이 형성된다. (제 8(b) 도 도시).
이로부터 드라이에칭을 행하고 Si3N4막 패턴(13)을 제거하며, 다음으로 불화암모니움용액에 따라 버퍼 산화막(12)을 에칭제거한다(제 8 (c)도 도시).
계속해서 O2열산화를 행하고 기판(11)노출면에 게이트산화막(17)을 500 Å으로 성장시키며, 이로부터 전면적으로 레지스트를 도포하여 사진식각법에 따라 소자영역의 플로팅게이트전극 예정부에 대한 일부가 열려지게 되는 레지스트패턴(18)을 형성시킨다.
이때 레지스트패턴(18)은 상기 개구부 위치가 드레인영역상으로 오도록 설정된다. 이로부터 상기 레지스트패턴(18)을 마스크로 불화암모니윰용액에 의해 게이트산화막(17)을 에칭제거하고, 계속해서 이들 레지스트패턴(18)과 게이트산화막패턴 및 필드산화막(15)을 마스크로 인을 가속전압 20KeV와 도오스량 1.2×1015㎝-2의 조건으로 챈널영역에 이온주입하고, 또한 붕소를 가속전압 15KeV와 도오스량 1.2×1015㎝-2의 조건으로 챈널영역에 이온주입한후 이것을 활성화해서 챈널영역으로 불순물확산층(19)을 형성시킨다(제 8(d)도 도시).
다음으로 레지스트패넌(18)을 제거한 후 아르곤 가스등으로 희석시킨 O2중에서 열산화를 행하고 기판(11)노출면에 두께가 200 Å의 SiO2얇은 막(20)을 형성한다.상기 SiO2얇은 막(20)이 플로팅게이트전극에 대한 전자의 주입/추출을 행하는 부분으로 된다.
이로부터 전면적으로 플로팅게이트 전극용 제 1 다결정실리콘막을 4000Å 으로 설장시킨다.
다음으로 1000℃의 PoCl3분위기중으로서 30분에 걸쳐 열처리를 행하고, 제 1 다결정실리콘막중에 P확산을 행한 후 레지스트패턴을 사용한 에칭을 행하며, 플로팅게이트전극(21)을 형성시킨다.
그쯤 달리 필요한 주변회로용 MOS트랜지스터의 게이트전극 및 배선을 동시에 피터닝한다(제 9(e) 도 도시).
계속해서 플로팅게이트전극(21)과 필드산화막(15)을 마스크로 비소를 가속전압 40KeV와 도오스량 5×1015㎝-3의 조건으로 이온주입하고, 활성화한 소오스영역(22)과 드레인영역(23)을 형성시킨다.(제 8(f)도 도시.)다음으로 900℃의 O2분위기중으로서 30분, 열산화을 행하고 플로팅게이트전극(21)의 주위로 800Å 의 콘트롤게이트전극용 게이트산화막(24)을 형성시킨후 전면적으로 다결정 실리콘막을 4000Å 으로 성장시킨다.
이에 따라 900℃의 POCl3분위기중으로서 30분에 걸쳐 열처리를 행하고, 상기 다결정실리콘막 중에 확산을 행한후 전면적으로 콘트롤게이트전극 형성예정부를 열려지게되는 레지스트패턴을 형성하며, 이것을 마스크로 다결정 실리콘막의 에칭을 행하고 콘트롤 게이트전극(25)을 형성시킨다(제 8(g) 도 도시).
이후는 통상의 공정에 따라 층간절연막(26)을 형성하고, 접촉홀(27)의 구멍을 열리게 행하며 다음으로 금속배선재료를 퇴적하고 이것을 패터닌하여 접촉홀(27)을 매개한 소오스영역(22)과 드레인영역(23)에 접촉되는 배선(28)을 형성하며 이로부터 패시베이션막(29)을 형성하여 EEPROM을 환성 시킨다(제 8(h)도 도시).
또한, 불순물확산층(19)의 불순물이온주입후의 제조공정중에 대한 열처리 조합에 따라 EEPROM완성시점에 있어서 불순물확산층(19)의 인과 붕소(n형과 p형 불순물)합계의 표면불순물농도는 약 1×1019㎝-35×1020㎝-2, 불순물확산층(19)내의 인과 붕소의 불순물 캐리어 농도차이는 ±1×1014㎝-3이내로 되어 있다.
따라서, 상기 EEPROM셀의 임계전암(Vth)은 완성시에는 거의 ±2V내외로 설정할 수 있다, Vth의 제어가 곤란하지만 상기제조공정에 대한 재현성은 충분하고 또한 EEPROM셀의 초기임계전압(Vth)은 다른 MOS메모리셀 (DRAM, CRAM)에 비교하여 그정도 엄밀한 값이 요구되지 않는 것으로 문제되지 않는다. 이것에 의해 EEPROM셀의 미세화가 가능하게 된다.
이와같은 제 3 실시예는 실리콘반도체기판내에 표면농도(인과 붕소합계의 표면불순물농도)는 약 1×1019㎝-3이상으로서 5×1020㎝-3이하의 불순물확산층(19)을 형성하고 상기 불순물 확산층(19)상에 열산화에 따라 SiO2얇은 막(20)을 형성하며, 그위에 플로팅게이트전극(21)을 형성한 것으로 종래와 같은 실리콘반도체기판의 표면불순물농도가 1×1019㎝-3이하 또는 5×1020㎝-3이상의 불순물확산영역에 형성시킨 SiO2얇은막을 사용하는 경우와 비교해서 장벽높이를 제 1 실시예와 마찬가지로 대폭적으로 떠러뜨릴수가 있다.
따라서, 상기 SiO2얇은막(20)을 플로팅게이트전극용 게이트 산화막으로서 사용한 본 발명의 EEPROM셀은 종래보다 낮은 기입/소거전압으로 플로팅게이트전극으로의 전자주입 및 플로팅게이트전극에서의 전자추출을 행할수 있도록 된다.
제 1 실시에의 기입/소거전압은 플로팅게이트 전극용의 SiO2얇은 막의 막두께가 200 Å인 경우 종래구조(기입/소거용 얇은막 산화막의 장벽높이 3.2eV사용하는 경우)와 비교하면 제 9 도와 제10도의 경우로 나타나게 된다.
여기에서 제 9 도는 종래장치의 기입/소거특성을 나타내고, 또한 제10도는 본 발명에 의한 장치의 기입/소거특성을 나타낸다.
도면에서 알수 있듯이 예를들어 인가접압의 펄스폭이 lsec인 경우 기입/소거전압은 종래구조에서 약 20V/약 20V인 것에 대해 제 1 실시예의 경우에는 약 12V/약12V로서 충분하다는 것을 알수 있다.
제 2 실시예와 제 3 실시예에 있어서도 거의 마찬가지이다.
이와같은 저전압화에 따라 고전압에 대한 복잡한 고내압구조를 필요로 하지 않게되고, 이에 따라 그만큼 셀의 고집적화를 도모하도록 되는 것외에 저전압동작을 가능한 것에 의한 EEPROM셀 파괴의 억제와 확실하게 빠른 기입/소거특성등 소자의 고신뢰성과 고성능화가 배려된다.
상기한 바와 같이 본 발명은 종래보다 낮은 기입/소거전압으로서 플로팅게이트전극으로 의 전자주입 및 플로팅게이트전극에서의 전자추출을 행할수 있도록 되고, 상기 저전압동작에 의해 고전압에 대한 복잡한 고내압구조가 불필요하게 되어 그만큼 셀의 고집적화를 도모하도록 된는 것외에 저전압동작을 가능한 것에 의한 EEPROM셀파괴의 억제와 확실하게 빠른 기입/소거성능등 소자의 그 신뢰성과 고성능화가 배려되는 등의 특징을 갖는 불휘발성 반도체기억장치의 제조 방법을 제공할 수가 있다.
Claims (1)
- 콘트롤게이트전극과 플로팅게이트전극을 구비하고 있는 불휘발성 반도체기억장치의 제조 방법에 있어서, 제 1 도 전형실리콘기판의 표면에다 소자분리용 절연막을 형성시키는 동시에 해당절연막으로 분리된도상의 소장영역을 형성시키는 고정, 상기 소자영역에 게이트산화막을 형성시키는 공정, 상기 게이트산화막의 일부를 제거하고 그 기판 노출부에다 표면불순물농도가 1×1019㎝-2~ 5×1020㎝-2이내인 불순물확산층을 형성시키는 공정, 상기 불순물확산층에서 열산화방식으로 얇은 실리콘산화막을 형성시키는 공정, 적어도 상기실리콘산화막상에 프로팅게이트전극을 형성시키는 고정을 구비하고 있는 것을 특징으로 하는 불휘발성 반도체기억 장치의 제조방법.
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