JPH098154A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
- Publication number
- JPH098154A JPH098154A JP7149208A JP14920895A JPH098154A JP H098154 A JPH098154 A JP H098154A JP 7149208 A JP7149208 A JP 7149208A JP 14920895 A JP14920895 A JP 14920895A JP H098154 A JPH098154 A JP H098154A
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- floating gate
- film
- memory device
- semiconductor memory
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Abstract
(57)【要約】
【構成】セルエッチ後に熱処理を行なって浮遊ゲート電
極４ａの側面のリン濃度を外向拡散させて低濃度ポリシ
リコン層１３−１を形成する。 【効果】高濃度ポリシリコン層４ｂにより空乏層の発生
を抑えて書込特性を良好にしても消去を行なうソース領
域１３−１ａ部上に低濃度ポリシリコン層１３−１ａが
あるので過消去が発生し難い。
極４ａの側面のリン濃度を外向拡散させて低濃度ポリシ
リコン層１３−１を形成する。 【効果】高濃度ポリシリコン層４ｂにより空乏層の発生
を抑えて書込特性を良好にしても消去を行なうソース領
域１３−１ａ部上に低濃度ポリシリコン層１３−１ａが
あるので過消去が発生し難い。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に浮遊ゲート電極を有するトランジスタ
をメモリセルに含む電気的に書き込み及び消去が可能な
半導体メモリ装置及びその製造方法に関する。
方法に関し、特に浮遊ゲート電極を有するトランジスタ
をメモリセルに含む電気的に書き込み及び消去が可能な
半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】周囲を絶縁体で囲まれた浮遊ゲート電極
中に正または負の電荷を注入することでトランジスタの
導電状態を変化させ、その状態により“０”又は“１”
の情報を記憶させる不揮発性半導体メモリ装置は既に公
知のものとなっている。
中に正または負の電荷を注入することでトランジスタの
導電状態を変化させ、その状態により“０”又は“１”
の情報を記憶させる不揮発性半導体メモリ装置は既に公
知のものとなっている。
【０００３】従来の不揮発性半導体メモリ装置は例えば
次のようにして製造されていた。図３（ａ）に示すよう
にＰ型シリコン基板１の表面にＬＯＣＯＳ法によってフ
ィールド酸化膜２を形成することによって区画された活
性領域にトンネルゲート酸化膜３を形成する。その後全
面に第１のポリシリコン膜４を成長してから熱拡散法又
はイオン注入法によりリンを第１のポリシリコン膜中へ
導入し更に第１のポリシリコン膜を例えば、活性領域と
その周辺を覆うように残してパターニングする。
次のようにして製造されていた。図３（ａ）に示すよう
にＰ型シリコン基板１の表面にＬＯＣＯＳ法によってフ
ィールド酸化膜２を形成することによって区画された活
性領域にトンネルゲート酸化膜３を形成する。その後全
面に第１のポリシリコン膜４を成長してから熱拡散法又
はイオン注入法によりリンを第１のポリシリコン膜中へ
導入し更に第１のポリシリコン膜を例えば、活性領域と
その周辺を覆うように残してパターニングする。
【０００４】次に全面にゲート間絶縁膜５としてＣＶＤ
法による酸化シリコン膜または酸化シリコン膜と窒化シ
リコン膜等から成る複合膜ないし、熱酸化法によりパタ
ーニングされた第１のポリシリコン膜表面に熱酸化膜を
形成する。その後全面に再度第２のポリシリコン膜を全
面に成長してから熱拡散法又はイオン注入法によりリン
を第２のポリシリコン膜中へ導入しする。続いて図３
（ｂ）に示すように、この第２のポリシリコン膜を所定
の形状に（例えば活性領域上を横断するストライプ状
に）パターニングして制御ゲート電極６を形成すると同
時に引き続いてゲート間絶縁膜、第１のポリシリコン膜
をパターニングする。この工程をセルエッチ工程とい
う。次に全面にＡｓイオン７の注入を行うと、セルエッ
チで露出したトンネルゲート酸化膜３下のＰ型シリコン
基板１中の一部にイオン注入層８−１，８−２がセルの
ソース・ドレイン用として形成される。
法による酸化シリコン膜または酸化シリコン膜と窒化シ
リコン膜等から成る複合膜ないし、熱酸化法によりパタ
ーニングされた第１のポリシリコン膜表面に熱酸化膜を
形成する。その後全面に再度第２のポリシリコン膜を全
面に成長してから熱拡散法又はイオン注入法によりリン
を第２のポリシリコン膜中へ導入しする。続いて図３
（ｂ）に示すように、この第２のポリシリコン膜を所定
の形状に（例えば活性領域上を横断するストライプ状
に）パターニングして制御ゲート電極６を形成すると同
時に引き続いてゲート間絶縁膜、第１のポリシリコン膜
をパターニングする。この工程をセルエッチ工程とい
う。次に全面にＡｓイオン７の注入を行うと、セルエッ
チで露出したトンネルゲート酸化膜３下のＰ型シリコン
基板１中の一部にイオン注入層８−１，８−２がセルの
ソース・ドレイン用として形成される。
【０００５】その後熱酸化法により浮遊ゲート電極（４
ａ）と制御ゲート電極６表面に図３（ｃ）に示すよう
に、熱酸化膜９を形成し、両者を囲む。この時イオン注
入層８−１，８−２はＰ型シリコン基板１中で拡がり、
浮遊ゲート電極４ａ下までオーバーラップしたソース領
域８−１ａ，ドレイン領域８−２ａとなる。つづいて全
面にＢＰＳＧ等の層間絶縁膜１０を形成した後、ｎ+ 拡
散層（８−１ａ，８−２ａ）上にコンタクト孔１１を、
又制御ゲート電極の延在部に図示しない開口を設けてか
らアルミニウム系の電極配線１２等を設ける。
ａ）と制御ゲート電極６表面に図３（ｃ）に示すよう
に、熱酸化膜９を形成し、両者を囲む。この時イオン注
入層８−１，８−２はＰ型シリコン基板１中で拡がり、
浮遊ゲート電極４ａ下までオーバーラップしたソース領
域８−１ａ，ドレイン領域８−２ａとなる。つづいて全
面にＢＰＳＧ等の層間絶縁膜１０を形成した後、ｎ+ 拡
散層（８−１ａ，８−２ａ）上にコンタクト孔１１を、
又制御ゲート電極の延在部に図示しない開口を設けてか
らアルミニウム系の電極配線１２等を設ける。
【０００６】以上で不揮発性半導体メモリ装置のメモリ
セルのトランジスタが製造されるが、この製造方法の中
で熱酸化膜９を設ける理由は外部から進入してくるイオ
ンや、層間膜中からのイオンにより浮遊ゲート電極中の
正又は負の電荷が中和され、情報が失なわれるのを防ぐ
ためであり信頼性上重要な膜である。
セルのトランジスタが製造されるが、この製造方法の中
で熱酸化膜９を設ける理由は外部から進入してくるイオ
ンや、層間膜中からのイオンにより浮遊ゲート電極中の
正又は負の電荷が中和され、情報が失なわれるのを防ぐ
ためであり信頼性上重要な膜である。
【０００７】この半導体メモリ装置の書込動作は、例え
ばソース領域８−１ａを接地し、ドレイン領域８−２ａ
に５Ｖ、制御ゲート電極に１２Ｖを印加することによっ
てソース領域８−１ａとドレイン領域８−２ａとの間の
チャネル中を流れる電子のうちホットエレクトロンを浮
遊ゲート電極４ａに注入することによりメモリセルトラ
ンジスタのしきい電圧ＶT を高くすることにより行な
う。また消去動作は、例えば制御ゲート電極６を接地
し、ドレイン領域８−２ａを開放状態にし、ソース領域
８−１ａに１２Ｖを印加することにより浮遊ゲート電極
４ａから電子をソース領域８−１ａにＦ−Ｎトンネリン
グを利用して引き抜くことによってメモリセルトランジ
スタのしきい電圧ＶT を低くすることにより行なう。
ばソース領域８−１ａを接地し、ドレイン領域８−２ａ
に５Ｖ、制御ゲート電極に１２Ｖを印加することによっ
てソース領域８−１ａとドレイン領域８−２ａとの間の
チャネル中を流れる電子のうちホットエレクトロンを浮
遊ゲート電極４ａに注入することによりメモリセルトラ
ンジスタのしきい電圧ＶT を高くすることにより行な
う。また消去動作は、例えば制御ゲート電極６を接地
し、ドレイン領域８−２ａを開放状態にし、ソース領域
８−１ａに１２Ｖを印加することにより浮遊ゲート電極
４ａから電子をソース領域８−１ａにＦ−Ｎトンネリン
グを利用して引き抜くことによってメモリセルトランジ
スタのしきい電圧ＶT を低くすることにより行なう。
【０００８】
【発明が解決しようとする課題】上述した半導体メモリ
装置は、所定時間書込動作や消去動作を行なった後のし
きい電圧が浮遊ゲート電極のリン濃度に依存する。書込
良品率（所定時間の書込みを行なった後のしきい電圧が
例えば７Ｖ以上になる割合）はリン濃度が低くなると低
下し、消去良品率（所定時間の消去を行なった後のしき
い電圧が、例えば１．０〜３．５Ｖの範囲に収まる割
合。特に１．０未満のとき過消去という。）はリン濃度
が高くなると過消去が起り易くなって低下する。例え
ば、第１のポリシリコン膜４にリンをイオン注入法で導
入する場合、書込良品率及び消去良品率は、注入量が１
×１０15ｃｍ-2（不純物濃度５×１０19ｃｍ-3に相当）
のときそれぞれ８０％及び３０％，５×１０14ｃｍ
-2（不純物濃度 ２．５×１０19ｃｍ-3に相当）のとき
それぞれ５０％及び７０％であった。ここで良品率とい
うのはウェーハ当りの良品チップの割合であり、不良チ
ップとはメモリアレー（例えば１Ｍビットのメモリセル
を有いている）に書込不良又は消去不良のメモリセルが
発見されたものである。
装置は、所定時間書込動作や消去動作を行なった後のし
きい電圧が浮遊ゲート電極のリン濃度に依存する。書込
良品率（所定時間の書込みを行なった後のしきい電圧が
例えば７Ｖ以上になる割合）はリン濃度が低くなると低
下し、消去良品率（所定時間の消去を行なった後のしき
い電圧が、例えば１．０〜３．５Ｖの範囲に収まる割
合。特に１．０未満のとき過消去という。）はリン濃度
が高くなると過消去が起り易くなって低下する。例え
ば、第１のポリシリコン膜４にリンをイオン注入法で導
入する場合、書込良品率及び消去良品率は、注入量が１
×１０15ｃｍ-2（不純物濃度５×１０19ｃｍ-3に相当）
のときそれぞれ８０％及び３０％，５×１０14ｃｍ
-2（不純物濃度 ２．５×１０19ｃｍ-3に相当）のとき
それぞれ５０％及び７０％であった。ここで良品率とい
うのはウェーハ当りの良品チップの割合であり、不良チ
ップとはメモリアレー（例えば１Ｍビットのメモリセル
を有いている）に書込不良又は消去不良のメモリセルが
発見されたものである。
【０００９】書込良品率と消去良品率とが浮遊ゲート電
極のリン濃度に相反する依存性を有しているので、結果
として収率が２０〜３０％程度になってしまい、資源の
浪費や価格の上昇を招くという問題点があった。
極のリン濃度に相反する依存性を有しているので、結果
として収率が２０〜３０％程度になってしまい、資源の
浪費や価格の上昇を招くという問題点があった。
【００１０】本発明の目的は書込特性が良好で収率を一
層改善できる半導体メモリ装置及びその製造方法を提供
することにある。
層改善できる半導体メモリ装置及びその製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の半導体メモリ装
置は第１導電型半導体基板の表面部に第２導電型のソー
ス領域及びドレイン領域が互いに空間的に分離して設け
られかつ少なくともこれら領域間に挟まれたチャネル領
域を含む部分上にトンネルゲート絶縁膜を介して前記ソ
ース領域及びドレイン領域とオーバラップしてポリシリ
コン膜でなる浮遊ゲート電極が設けられ、かつ前記浮遊
ゲート電極上にゲート間絶縁膜を介して制御ゲート電極
を持つ多層ゲート型トランジスタをメモリセルとする半
導体メモリ装置において、前記浮遊ゲート電極の不純物
濃度がその側面部で内部より低いというものである。
置は第１導電型半導体基板の表面部に第２導電型のソー
ス領域及びドレイン領域が互いに空間的に分離して設け
られかつ少なくともこれら領域間に挟まれたチャネル領
域を含む部分上にトンネルゲート絶縁膜を介して前記ソ
ース領域及びドレイン領域とオーバラップしてポリシリ
コン膜でなる浮遊ゲート電極が設けられ、かつ前記浮遊
ゲート電極上にゲート間絶縁膜を介して制御ゲート電極
を持つ多層ゲート型トランジスタをメモリセルとする半
導体メモリ装置において、前記浮遊ゲート電極の不純物
濃度がその側面部で内部より低いというものである。
【００１２】本発明の半導体メモリ装置の製造方法は表
面部に第１導電型領域を有する半導体基板の表面にトン
ネルゲート酸化膜を形成し、全面に第１のポリシリコン
膜を成長し不純物を導入する工程と、前記第１のポリシ
リコン膜を所望形状にパターニングする工程と、前記パ
ターニングされた第１のポリシリコン膜表面にゲート絶
縁膜を形成する工程と、全面に第２のポリシリコン膜を
成長し不純物を導入する工程と、前記第２のポリシリコ
ン膜をエッチングして制御ゲート電極を形成すると同時
に前記ゲート絶縁膜および前記パターニングされた第１
のポリシリコン膜をエッチングして浮遊ゲート電極を形
成する工程と、前記浮遊ゲート電極側面部の不純物濃度
を減少させる工程と、熱酸化を行ってその側面が熱酸化
膜で覆われ不純物濃度が側面部で内部より低い浮遊ゲー
ト電極を形成する工程と、イオン注入及び熱処理を利用
することによって前記浮遊ゲート電極と自己整合すると
ともに前記不純物濃度の低い側面部下に及ぶ第２導電型
のソース領域及びドレイン領域を形成する工程とを含む
というものである。
面部に第１導電型領域を有する半導体基板の表面にトン
ネルゲート酸化膜を形成し、全面に第１のポリシリコン
膜を成長し不純物を導入する工程と、前記第１のポリシ
リコン膜を所望形状にパターニングする工程と、前記パ
ターニングされた第１のポリシリコン膜表面にゲート絶
縁膜を形成する工程と、全面に第２のポリシリコン膜を
成長し不純物を導入する工程と、前記第２のポリシリコ
ン膜をエッチングして制御ゲート電極を形成すると同時
に前記ゲート絶縁膜および前記パターニングされた第１
のポリシリコン膜をエッチングして浮遊ゲート電極を形
成する工程と、前記浮遊ゲート電極側面部の不純物濃度
を減少させる工程と、熱酸化を行ってその側面が熱酸化
膜で覆われ不純物濃度が側面部で内部より低い浮遊ゲー
ト電極を形成する工程と、イオン注入及び熱処理を利用
することによって前記浮遊ゲート電極と自己整合すると
ともに前記不純物濃度の低い側面部下に及ぶ第２導電型
のソース領域及びドレイン領域を形成する工程とを含む
というものである。
【００１３】この場合、真空中又は非酸化性雰囲気中の
熱処理によって浮遊ゲート電極の側面部の不純物濃度を
減少させることができる。
熱処理によって浮遊ゲート電極の側面部の不純物濃度を
減少させることができる。
【００１４】又、浮遊ゲート電極の少なくとも側面をリ
ン酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減
少させることもできる。
ン酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減
少させることもできる。
【００１５】更に又、浮遊ゲート電極側面にＣＶＤ法に
より酸化シリコン膜を成長後熱処理を行こない、前記ゲ
ート電極側面不純物を前記酸化シリコン膜中へ拡散させ
た後前記酸化シリコン膜を除去して前記浮遊ゲート電極
側面部の不純物を減少させることもできる。
より酸化シリコン膜を成長後熱処理を行こない、前記ゲ
ート電極側面不純物を前記酸化シリコン膜中へ拡散させ
た後前記酸化シリコン膜を除去して前記浮遊ゲート電極
側面部の不純物を減少させることもできる。
【００１６】
【作用】本発明の半導体メモリ装置は、浮遊ゲート電極
の不純物濃度が側面部で低くなっているのでソース領域
とドレイン領域とで挟まれたチャネル部上で浮遊ゲート
電極のトンネルゲート絶縁膜との界面に生じる空乏層を
少なくするため不純物濃度を高くできる。
の不純物濃度が側面部で低くなっているのでソース領域
とドレイン領域とで挟まれたチャネル部上で浮遊ゲート
電極のトンネルゲート絶縁膜との界面に生じる空乏層を
少なくするため不純物濃度を高くできる。
【００１７】不純物がボーピングされた第１のポリシリ
コン膜をパターニングしたのち、側面部の不純物濃度を
減少させる処理を行ない、イオン注入を利用してソース
・ドレイン領域を形成することによって、浮遊ゲート電
極の不純物濃度の低い側面部下にソース領域を形成する
ことができる。
コン膜をパターニングしたのち、側面部の不純物濃度を
減少させる処理を行ない、イオン注入を利用してソース
・ドレイン領域を形成することによって、浮遊ゲート電
極の不純物濃度の低い側面部下にソース領域を形成する
ことができる。
【００１８】側面部の不純物濃度減少処理は、熱処理に
よる不純物の外向拡散、結晶粒界のエッチング又は酸化
シリコン膜へ不純物を拡散させた後のエッチングにより
可能となる。
よる不純物の外向拡散、結晶粒界のエッチング又は酸化
シリコン膜へ不純物を拡散させた後のエッチングにより
可能となる。
【００１９】
【実施例】図１（ａ）〜（ｄ）は本発明の一実施例につ
いてその製造工程に沿って説明するための工程順断面図
である。
いてその製造工程に沿って説明するための工程順断面図
である。
【００２０】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１表面に厚さ７００ｎｍのフィールド酸化膜２
を形成することによって区画された活性領域の表面に膜
厚１０ｎｍのトンネルゲート酸化膜３を熱酸化法により
形成する。つづいて全面に厚さ１５０ｎｍの第１のポリ
シリコン膜４をＣＶＤ法により成長させた後、熱拡散法
又はイオン注入法によりリンの不純物拡散を行こないポ
リシリコン膜４に導電性を付与する。次に、活性領域の
表面とその近傍を覆う程度に第１のポリシリコン膜が残
るようにエッチングして、第１のポリシリコン加工膜と
する。
コン基板１表面に厚さ７００ｎｍのフィールド酸化膜２
を形成することによって区画された活性領域の表面に膜
厚１０ｎｍのトンネルゲート酸化膜３を熱酸化法により
形成する。つづいて全面に厚さ１５０ｎｍの第１のポリ
シリコン膜４をＣＶＤ法により成長させた後、熱拡散法
又はイオン注入法によりリンの不純物拡散を行こないポ
リシリコン膜４に導電性を付与する。次に、活性領域の
表面とその近傍を覆う程度に第１のポリシリコン膜が残
るようにエッチングして、第１のポリシリコン加工膜と
する。
【００２１】次に熱酸化を行こない、前述の第１のポリ
シリコン加工膜表面にゲート間絶縁膜５を厚さ２０ｎｍ
形成する。再度全面に厚さ２００ｎｍの第２のポリシリ
コン膜をＣＶＤ法により成長し熱拡散法によるリンの不
純物拡散を行こない、第２のポリシリコン膜に導電性を
与える。その後、第２のポリシリコン膜を所定の形状例
えば活性領域を横断するストライプ上にパターニングし
て図１（ｂ）に示すように制御ゲート電極６を形成する
と同時に制御ゲート電極６下のゲート間絶縁膜５と第１
のポリシリコン加工膜もパターニングして浮遊ゲート電
極４ａを形成する。
シリコン加工膜表面にゲート間絶縁膜５を厚さ２０ｎｍ
形成する。再度全面に厚さ２００ｎｍの第２のポリシリ
コン膜をＣＶＤ法により成長し熱拡散法によるリンの不
純物拡散を行こない、第２のポリシリコン膜に導電性を
与える。その後、第２のポリシリコン膜を所定の形状例
えば活性領域を横断するストライプ上にパターニングし
て図１（ｂ）に示すように制御ゲート電極６を形成する
と同時に制御ゲート電極６下のゲート間絶縁膜５と第１
のポリシリコン加工膜もパターニングして浮遊ゲート電
極４ａを形成する。
【００２２】次に９５０〜１０００℃の真空中、又は窒
素などの非酸化性雰囲気中に１時間〜３時間放置する
と、浮遊ゲート電極４ａ及び制御ゲート電極６中の不純
物リンが外向拡散（アウトディフューション）し、図１
（ｃ）に示すように、各々の表面が内部よりも低濃度の
低不純物ポリシリコン層１３−１及び１３−２に変質す
る。続いて８００〜８５０℃で熱酸化を行こなって図１
（ｄ）に示すように、低不純物ポリシリコン層１３−
１，１３−２表面に厚さ２０ｎｍの熱酸化膜９ａを形成
した後、全面に７０ｋｅｖで１×１０15ｃｍ-2程度Ａｓ
イオンを注入し、活性化処理を行なってＰ型シリコン基
板１表面にｎ+ 拡散層８−１ａ，８−２ａを形成する。
この場合活性化処理の温度、時間を調整して、ｎ+ 拡散
層８−１ａ，８−２ａが浮遊ゲート電極（高濃度ポリシ
リコン層４ｂと低濃度ポリシリコン層１３−１ａとでな
る）と自己整合するとともに低不純物ポリシリコン層１
３−１ａとオーバラップさせる。次に、全面に厚さ７０
０ｎｍのＢＰＳＧ膜を層間絶縁膜１０としてＣＶＤ法で
形成した後、ｎ+ 拡散層８−１ａ及び図示していないが
制御ゲート電極（６ａ，１３−２ａ）上にコンタクト孔
１１などを開口した後、アルミニウム膜などの電極配線
１２を形成する。
素などの非酸化性雰囲気中に１時間〜３時間放置する
と、浮遊ゲート電極４ａ及び制御ゲート電極６中の不純
物リンが外向拡散（アウトディフューション）し、図１
（ｃ）に示すように、各々の表面が内部よりも低濃度の
低不純物ポリシリコン層１３−１及び１３−２に変質す
る。続いて８００〜８５０℃で熱酸化を行こなって図１
（ｄ）に示すように、低不純物ポリシリコン層１３−
１，１３−２表面に厚さ２０ｎｍの熱酸化膜９ａを形成
した後、全面に７０ｋｅｖで１×１０15ｃｍ-2程度Ａｓ
イオンを注入し、活性化処理を行なってＰ型シリコン基
板１表面にｎ+ 拡散層８−１ａ，８−２ａを形成する。
この場合活性化処理の温度、時間を調整して、ｎ+ 拡散
層８−１ａ，８−２ａが浮遊ゲート電極（高濃度ポリシ
リコン層４ｂと低濃度ポリシリコン層１３−１ａとでな
る）と自己整合するとともに低不純物ポリシリコン層１
３−１ａとオーバラップさせる。次に、全面に厚さ７０
０ｎｍのＢＰＳＧ膜を層間絶縁膜１０としてＣＶＤ法で
形成した後、ｎ+ 拡散層８−１ａ及び図示していないが
制御ゲート電極（６ａ，１３−２ａ）上にコンタクト孔
１１などを開口した後、アルミニウム膜などの電極配線
１２を形成する。
【００２３】以上の説明から明らかなように、第１の実
施例の半導体メモリ装置は、Ｐ型シリコン基板１の表面
部にｎ+ 型のソース領域（ｎ+ 型拡散層８−１ａ）及び
ドレイン領域（ｎ+ 型拡散層８−２ａ）が互いに空間的
に分離して設けられ、かつ少なくともこれら領域間に挟
まれたチャネル領域を含む部分上にトンネルゲート酸化
膜３を介して前記ソース領域（８−１ａ）及びドレイン
領域（８−２ａ）とオーバラップしてポリシリコン膜で
なる浮遊ゲート電極が設けられ、かつ前述の浮遊ゲート
電極上にゲート間絶縁膜５を介して制御ゲート電極（高
濃度ポリシリコン層６ａと低濃度ポリシリコン層１３−
２ａとでなる）を持つ多層ゲート型トランジスタをメモ
リセルとする半導体メモリ装置において、浮遊ゲート電
極のリン濃度がその側面部で内部より低いというもので
ある。
施例の半導体メモリ装置は、Ｐ型シリコン基板１の表面
部にｎ+ 型のソース領域（ｎ+ 型拡散層８−１ａ）及び
ドレイン領域（ｎ+ 型拡散層８−２ａ）が互いに空間的
に分離して設けられ、かつ少なくともこれら領域間に挟
まれたチャネル領域を含む部分上にトンネルゲート酸化
膜３を介して前記ソース領域（８−１ａ）及びドレイン
領域（８−２ａ）とオーバラップしてポリシリコン膜で
なる浮遊ゲート電極が設けられ、かつ前述の浮遊ゲート
電極上にゲート間絶縁膜５を介して制御ゲート電極（高
濃度ポリシリコン層６ａと低濃度ポリシリコン層１３−
２ａとでなる）を持つ多層ゲート型トランジスタをメモ
リセルとする半導体メモリ装置において、浮遊ゲート電
極のリン濃度がその側面部で内部より低いというもので
ある。
【００２４】高濃度ポリシリコン層４ｂのトンネルゲー
ト酸化膜３との界面に生じる空乏層はリン濃度を１×１
０20ｃｍ-3以上にすると殆んど無視できるようになり、
書込動作時にチャネル中を流れる電子の量がリン濃度に
殆んど依存しなくなる。
ト酸化膜３との界面に生じる空乏層はリン濃度を１×１
０20ｃｍ-3以上にすると殆んど無視できるようになり、
書込動作時にチャネル中を流れる電子の量がリン濃度に
殆んど依存しなくなる。
【００２５】また、消去動作には低濃度ポリシリコン層
１３−１ａが主に寄与するので消去不良は生じ難くな
る。リン濃度が低くなると過消去などが起り難くなる理
由についてはいくつかの説があるとはいえなお不明であ
る。
１３−１ａが主に寄与するので消去不良は生じ難くな
る。リン濃度が低くなると過消去などが起り難くなる理
由についてはいくつかの説があるとはいえなお不明であ
る。
【００２６】従ってリン濃度が均一な浮遊ゲート電極を
有するものに比べると、書込良品率と消去良品率の双方
を良好にすることができる。
有するものに比べると、書込良品率と消去良品率の双方
を良好にすることができる。
【００２７】以上、浮遊ゲート電極側面部の不純物濃度
減少処理として、セルエッチ後に真空中又は非酸化性雰
囲気中での熱処理を例としてあげた。その他の第１の例
として、セルエッチ後のリン酸処理をあけることができ
る。一般にポリシリコン膜中の不純物のリンはポリシリ
コンのグレイン中よりもグレインバウンダリ（結晶粒
界）に偏析しやすい。従って、セルエッチ終了後（図１
（ｂ）の状態で）グレインバウンダリを特にエッチング
する手法として１００〜１５０℃のリン酸中に浸漬する
と、グレインバウンダリのシリコンエッチングが進行す
ると同時に不純物のリンが除去され、全体として浮遊ゲ
ート電極や制御ゲート電極の表面が低濃度となり、低不
純物ポリシリコン層１３−１ａ，１３−２ａが形成され
る。
減少処理として、セルエッチ後に真空中又は非酸化性雰
囲気中での熱処理を例としてあげた。その他の第１の例
として、セルエッチ後のリン酸処理をあけることができ
る。一般にポリシリコン膜中の不純物のリンはポリシリ
コンのグレイン中よりもグレインバウンダリ（結晶粒
界）に偏析しやすい。従って、セルエッチ終了後（図１
（ｂ）の状態で）グレインバウンダリを特にエッチング
する手法として１００〜１５０℃のリン酸中に浸漬する
と、グレインバウンダリのシリコンエッチングが進行す
ると同時に不純物のリンが除去され、全体として浮遊ゲ
ート電極や制御ゲート電極の表面が低濃度となり、低不
純物ポリシリコン層１３−１ａ，１３−２ａが形成され
る。
【００２８】次に、その他の第２の例について説明す
る。セルエッチが終了した後に全面にＳｉＨ4 −Ｎ2 Ｏ
系を８００℃で反応させて厚さ５０ｎｍの酸化シリコン
膜（ＨＴＯ膜１４，図２）を成長後に窒素雰囲気中で９
００〜１０００℃の熱処理を行こなうとＨＴＯ膜１４中
に浮遊ゲート電極４ａ，制御ゲート電極６中の不純物で
あるリンが外向拡散し、ＰＳＧ膜に変質する。ＨＴＯ膜
１４を成長することで外向拡散するリンはＨＴＯ膜１４
中に吸収され、不要な領域にリンが拡散することが無い
利点がある。その後酸化膜ウエットエッチを行こないＨ
ＴＯ膜１４が変質したＰＳＧ膜を除去する。すると浮遊
ゲート電極及び制御ゲート電極の表面には低不純物ポリ
シリコン１３−１ａ，１３−２ａが形成される。
る。セルエッチが終了した後に全面にＳｉＨ4 −Ｎ2 Ｏ
系を８００℃で反応させて厚さ５０ｎｍの酸化シリコン
膜（ＨＴＯ膜１４，図２）を成長後に窒素雰囲気中で９
００〜１０００℃の熱処理を行こなうとＨＴＯ膜１４中
に浮遊ゲート電極４ａ，制御ゲート電極６中の不純物で
あるリンが外向拡散し、ＰＳＧ膜に変質する。ＨＴＯ膜
１４を成長することで外向拡散するリンはＨＴＯ膜１４
中に吸収され、不要な領域にリンが拡散することが無い
利点がある。その後酸化膜ウエットエッチを行こないＨ
ＴＯ膜１４が変質したＰＳＧ膜を除去する。すると浮遊
ゲート電極及び制御ゲート電極の表面には低不純物ポリ
シリコン１３−１ａ，１３−２ａが形成される。
【００２９】なお、不純物としてリンを用いる場合につ
いて説明したがＡｓなどの他のＮ型不純物を使用しても
よい。
いて説明したがＡｓなどの他のＮ型不純物を使用しても
よい。
【００３０】
【発明の効果】以上説明したように本発明によれば、浮
遊ゲート電極のポリシリコン膜の側面部の不純物濃度を
その他の部分より低くすることにより、均一な不純物濃
度のポリシリコン膜で浮遊ゲート電極を構成したときに
不純物濃度を高くして書込特性を良好にしたときに問題
となる過消去などによる消去不良の発生を抑制すること
ができる。従って収率よく書込特性の良好な半導体メモ
リ装置を製造でき、資源の浪費の抑制及び低格価化が可
能となる効果がある。
遊ゲート電極のポリシリコン膜の側面部の不純物濃度を
その他の部分より低くすることにより、均一な不純物濃
度のポリシリコン膜で浮遊ゲート電極を構成したときに
不純物濃度を高くして書込特性を良好にしたときに問題
となる過消去などによる消去不良の発生を抑制すること
ができる。従って収率よく書込特性の良好な半導体メモ
リ装置を製造でき、資源の浪費の抑制及び低格価化が可
能となる効果がある。
【図１】本発明の一実施例について製造工程に沿って説
明するための（ａ）〜（ｄ）に分図して示す工程順断面
図である。
明するための（ａ）〜（ｄ）に分図して示す工程順断面
図である。
【図２】一実施例の製造方法の変形について説明するた
めの断面図である。
めの断面図である。
【図３】従来例について製造工程に沿って説明するため
の（ａ）〜（ｃ）に分図して示す工程順断面図である。
の（ａ）〜（ｃ）に分図して示す工程順断面図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ トンネルゲート酸化膜 ４ ポリシリコン膜 ４ａ 浮遊ゲート電極 ４ｂ 浮遊ゲート電極の高濃度ポリシリコン層 ５ ゲート間絶縁膜 ６ 制御ゲート電極 ６ａ 制御ゲート電極の高濃度ポリシリコン層 ７ Ａｓイオン ８−１，８−２ イオン注入層 ８−１ａ，８−２ａ ｎ+ 拡散層 ９ 熱酸化膜 １０ 層間絶縁膜 １１ コンタクト孔 １２ 電極配線 １３−１，１３−１ａ，１３−２，１３−２ａ 低濃
度ポリシリコン層 １４ ＨＴＯ膜
度ポリシリコン層 １４ ＨＴＯ膜
Claims (5)
- 【請求項１】 第１導電型半導体基板の表面部に第２導
電型のソース領域及びドレイン領域が互いに空間的に分
離して設けられかつ少なくともこれら領域間に挟まれた
チャネル領域を含む部分上にトンネルゲート絶縁膜を介
して前記ソース領域及びドレイン領域とオーバラップし
てポリシリコン膜でなる浮遊ゲート電極が設けられ、か
つ前記浮遊ゲート電極上にゲート間絶縁膜を介して制御
ゲート電極を持つ多層ゲート型トランジスタをメモリセ
ルとする半導体メモリ装置において、前記浮遊ゲート電
極の不純物濃度がその側面部で内部より低い事を特徴と
する半導体メモリ装置。 - 【請求項２】 表面部に第１導電型領域を有する半導体
基板の表面にトンネルゲート酸化膜を形成し、全面に第
１のポリシリコン膜を成長し不純物を導入する工程と、
前記第１のポリシリコン膜を所望形状にパターニングす
る工程と、前記パターニングされた第１のポリシリコン
膜表面にゲート絶縁膜を形成する工程と、全面に第２の
ポリシリコン膜を成長し不純物を導入する工程と、前記
第２のポリシリコン膜をエッチングして制御ゲート電極
を形成すると同時に前記ゲート絶縁膜および前記パター
ニングされた第１のポリシリコン膜をエッチングして浮
遊ゲート電極を形成する工程と、前記浮遊ゲート電極側
面部の不純物濃度を減少させる工程と、熱酸化を行って
その側面が熱酸化膜で覆われ不純物濃度が側面部で内部
より低い浮遊ゲート電極を形成する工程と、イオン注入
及び熱処理を利用することによって前記浮遊ゲート電極
と自己整合するとともに前記不純物濃度の低い側面部下
に及ぶ第２導電型のソース領域及びドレイン領域を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。 - 【請求項３】 真空中又は非酸化性雰囲気中の熱処理に
よって浮遊ゲート電極の側面部の不純物濃度を減少させ
る請求項２記載の半導体メモリ装置の製造方法。 - 【請求項４】 浮遊ゲート電極の少なくとも側面をリン
酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減少
させる請求項２記載の半導体メモリ装置の製造方法。 - 【請求項５】 浮遊ゲート電極側面にＣＶＤ法により酸
化シリコン膜を成長後熱処理を行こない、前記ゲート電
極側面不純物を前記酸化シリコン膜中へ拡散させた後前
記酸化シリコン膜を除去して前記浮遊ゲート電極側面部
の不純物を減少させる請求項２記載の半導体メモリ装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149208A JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149208A JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098154A true JPH098154A (ja) | 1997-01-10 |
| JP2885134B2 JP2885134B2 (ja) | 1999-04-19 |
Family
ID=15470203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149208A Expired - Fee Related JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885134B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999018616A1 (fr) * | 1997-10-06 | 1999-04-15 | Seiko Epson Corporation | Dispositif de memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci |
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121679A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPH01280361A (ja) * | 1988-04-05 | 1989-11-10 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1995
- 1995-06-15 JP JP7149208A patent/JP2885134B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121679A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1999018616A1 (fr) * | 1997-10-06 | 1999-04-15 | Seiko Epson Corporation | Dispositif de memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci |
| US6249021B1 (en) | 1997-10-06 | 2001-06-19 | Seiko Epson Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR100407084B1 (ko) * | 1997-10-06 | 2003-11-28 | 세이코 엡슨 가부시키가이샤 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| JP2003506901A (ja) * | 1999-08-06 | 2003-02-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2885134B2 (ja) | 1999-04-19 |
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Legal Events
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