JP2003506901A - フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法 - Google Patents

フラッシュメモリデバイス用のポリシリコンのドーパントレベルを提供するための方法

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JP2003506901A JP2001516243A JP2001516243A JP2003506901A JP 2003506901 A JP2003506901 A JP 2003506901A JP 2001516243 A JP2001516243 A JP 2001516243A JP 2001516243 A JP2001516243 A JP 2001516243A JP 2003506901 A JP2003506901 A JP 2003506901A
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Abstract

(57)【要約】 この発明は、方法およびＮＡＮＤ型フラッシュメモリデバイスを提供する。この方法は、基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板のメモリセル区域の中にトンネル酸化物層を形成するステップと、選択ゲート酸化物層およびトンネル酸化物層の上にドープされたアモルファスシリコン層を形成するステップとを含み、ドープされたアモルファスシリコン層は、選択トランジスタのワード線の高抵抗の問題および電荷利得／電荷損失の問題を同時に回避するドーパントレベルを有し、さらにこの方法は、ドープされたアモルファスシリコン層の上に絶縁層を形成するステップと、絶縁層の上にコントロールゲート層を形成するステップと、少なくともドープされたアモルファスシリコン層、絶縁層およびコントロールゲート層をエッチングして、少なくとも１つのメモリセルスタック構造および少なくとも１つの選択トランジスタスタック構造を形成するステップとを含む。好ましい実施例では、デバイスの選択トランジスタの選択ゲートおよびフラッシュメモリセルのフローティングゲートの両者を形成するポリシリコン層は、約５×１０18から８×１０19の間のリンイオン／ｃｍ3でドープされる。このドーパントレベルの場合、選択トランジスタのコントロールゲートの接触抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれる。同時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定され、フローティングゲートとトンネル酸化物との間の界面が滑らかになり、このことが電荷利得／損失の問題を防止する。こうして、デバイスの信頼性が増す。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】
この発明はフラッシュメモリデバイスに関し、より特定的にはＮＡＮＤ型フラ
ッシュメモリデバイスに関する。
【０００２】
【発明の背景】
半導体フラッシュメモリデバイスはＮＡＮＤ型フラッシュメモリデバイスを含
む。そのようなメモリデバイスは典型的に、単一の基板上に高密度コア領域と低
密度周辺領域とを含む。コア領域内のメモリセルは、図１Ａおよび図１Ｂに図示
されるように、ＮＡＮＤ型回路構成の中でともに結合される。図１Ａはコア領域
１１の回路概略図を示し、図１Ｂはコア領域１１の平面図を示す。コア領域１１
はメモリセル領域２２を含み、これは一方側をドレイン選択トランジスタ部２４
で境界付けられかつ別の側をソース選択トランジスタ部２６で境界付けられる。
選択トランジスタ部２４および２６の各々は、それぞれ選択ゲートトランジスタ
２４ａ−２４ｃおよび２６ａ−２６ｃを含み、これらは所望のビット線を選択的
に活性化するように動作する。
【０００３】 図１Ｃはコア領域１１中のメモリセル１５０および選択トランジスタ１００の
従来のスタック構造の断面を図示する。メモリセルのスタック構造１５０は、基
板１０２上のトンネル酸化物１０４と、トンネル酸化物１０４上の、ポリシリコ
ンからなるフローティングゲート１０６とを含む。コントロールゲートは、ポリ
シリコン層１１０と、ポリシリコン層１１０上のタングステンシリサイド層１１
２とを含む。誘電層１０８はコントロールゲート１１０および１１２からフロー
ティングゲート１０６を絶縁する。コントロールゲート１１０および１１２はワ
ード線に結合される。シリコンオキシナイトライドからなるキャップ層１１４が
コントロールゲート１１０および１１２の上に存在し、マスキングの際に反射防
止膜を与える。
【０００４】 選択トランジスタのスタック構造１００は基板１０２上の選択ゲート酸化物１
１６を含む。選択ゲート１１８は選択ゲート酸化物１１６の上にある。メモリセ
ルスタック構造１５０と同様に、選択トランジスタのコントロールゲートはポリ
シリコン層１２２およびタングステンシリサイド層１２４を含む。誘電層１２０
はコントロールゲート１２２および１２４から選択ゲート１１８を絶縁する。ス
タック構造１００のいちばん上にシリコンオキシナイトライド層１２６がある。
【０００５】 典型的に、メモリセルスタック構造１５０のフローティングゲート１０６およ
び選択トランジスタスタック構造１００の選択ゲート１１８はインサイチューで
ドープされた単一のポリシリコン層から形成される。その後のマスキングおよび
エッチングにより、フローティングゲート１０６および選択ゲート１１８が結果
的にできる。メモリセルのプログラミングおよび消去を適切に行なうため、この
単一ポリシリコン層は導電性でなければならない。これは、単一のポリシリコン
層として、ドープされたアモルファスシリコンを用いることによって導電性にさ
れ得る。単一ポリシリコン層のドーパントレベルは、メモリセルおよびしたがっ
て半導体デバイス全体の性能において極めて重要である。
【０００６】 しかしながら、単一ポリシリコン層のドーパントレベルを決定する際に２つの
相反する要因が存在する。ドーパントレベルが低すぎると、このために選択トラ
ンジスタのコントロールゲート接触抵抗が高くなりすぎてしまう。なぜなら、選
択ゲート１１８が配線（図示せず）を介してコントロールゲート１２２および１
２４に接続されるからである。このために選択トランジスタのワード線抵抗も高
くなりすぎるため、結果として、より遅い回路性能を生じてしまう。ドーパント
レベルが高すぎると、ドーパントのあるものがメモリセルのトンネル酸化物１０
４を汚染し、このためにフローティングゲート１０６とトンネル酸化物１０４と
の界面の表面がでこぼこになってしまう。でこぼこな界面は、高い局所的電界と
より低い酸化物誘電体強さとを生じる。これにより、メモリセルのプログラミン
グおよび消去における信頼性の問題および電荷利得／損失の問題が生じる。
【０００７】 したがって、選択トランジスタのワード線の高抵抗および電荷利得／損失の問
題の両者を回避するポリシリコンドーパントレベルを提供するための方法および
ＮＡＮＤ型フラッシュメモリデバイスに対する必要性が存在する。この発明はそ
のような必要性を扱う。
【０００８】
【発明の開示】
この発明は、方法およびＮＡＮＤ型フラッシュメモリデバイスを提供する。こ
の方法は、基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板
のメモリセル区域の中にトンネル酸化物層を形成するステップと、選択ゲート酸
化物層およびトンネル酸化物層の上にドープされたアモルファスシリコン層を形
成するステップとを含み、ドープされたアモルファスシリコン層は、選択トラン
ジスタのワード線の高抵抗の問題および電荷利得／電荷損失の問題を同時に回避
するドーパントレベルを有し、さらにこの方法は、ドープされたアモルファスシ
リコン層の上に絶縁層を形成するステップと、絶縁層の上にコントロールゲート
層を形成するステップと、少なくともドープされたアモルファスシリコン層、絶
縁層およびコントロールゲート層をエッチングして、少なくとも１つのメモリセ
ルスタック構造および少なくとも１つの選択トランジスタスタック構造を形成す
るステップとを含む。好ましい実施例では、デバイスの選択トランジスタの選択
ゲートとフラッシュメモリセルのフローティングゲートとの両者を形成するポリ
シリコン層は、約５×１０18から８×１０19の間のリンイオン／ｃｍ3でドープ
される。このドーパントレベルの場合、選択トランジスタのコントロールゲート
の接触抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれる。同
時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定さ
れて、フローティングゲートとトンネル酸化物との間の界面が滑らかになり、こ
のことが電荷利得／損失の問題を防止する。こうしてデバイスの信頼性が増す。
【０００９】
【発明を実行するためのモード】
この発明は、選択トランジスタのワード線の高抵抗と電荷利得／損失の問題と
の両者を回避するポリシリコンドーパントレベルを提供するための方法およびＮ
ＡＮＤ型フラッシュメモリデバイスを提供する。以下の説明は、当業者がこの発
明を利用できるように与えられるものでありかつ、特許出願およびその要件の文
脈において与えられるものである。当業者には、好ましい実施例に対するさまざ
まな修正が容易に明らかになり、本明細書中の包括的原則を他の実施例に適用し
てもよい。したがって、この発明は、示された実施例に限定されることを意図す
るものではなく、本明細書中に記載の原則および特徴と矛盾しない最も広い範囲
を与えられるものである。
【００１０】 この発明に従う方法は、約５×１０18から８×１０19の間のリンイオン／ｃｍ 3 のポリシリコン層ドーパントレベルを提供することにより、選択トランジスタ
のワード線の高抵抗および電荷利得／損失の問題を回避する。好ましくは、選択
トランジスタのワード線抵抗は約１５００Ω／平方よりも小さい。この発明の特
徴をより特定的に説明するには、以下の説明と関連して図２から図３Ｉを参照さ
れたい。
【００１１】 図２は、この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する方法
を図示するフローチャートである。まず、ステップ２０２により、基板の選択ト
ランジスタ区域中に選択ゲート酸化物層が、および、基板のメモリセル区域中に
トンネル酸化物層が形成される。次に、ステップ２０４により、選択ゲート酸化
物層とトンネル酸化物層との上に、ドープされたアモルファスシリコン層が形成
される。ドープされたアモルファスシリコン層は、選択トランジスタのワード線
の高抵抗および電荷利得／損失の問題を同時に回避するドーパントレベルを有す
る。好ましい実施例では、ドーパントレベルは約５×１０18から８×１０19の間
のリンイオン／ｃｍ3である。次に、ステップ２０６により、ドープされたアモ
ルファスシリコン層の上に絶縁層が形成され、ステップ２０８により、絶縁層の
上にコントロールゲート層が形成される。メモリセルおよび選択トランジスタの
スタック構造を形成するには、ステップ２１０により、少なくともドープされた
アモルファスシリコン層、絶縁層およびコントロールゲート層をエッチングする
。
【００１２】 この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する方法を用いて
、メモリセルのフローティングゲートと選択トランジスタの選択ゲートとの両者
を、同じドープされたアモルファスシリコン層によって形成する。ドーパントレ
ベルが約５×１０18から８×１０19の間のリンイオン／ｃｍ3である場合、選択
トランジスタのコントロールゲートの接触抵抗は低く、したがってデバイスの選
択トランジスタのワード線の抵抗率が低く保たれる。同時に、ドーパントによる
フラッシュメモリセルのトンネル酸化物の汚染が限定され、フローティングゲー
トとトンネル酸化物との間の界面が滑らかになり、このことが電荷利得／損失の
問題を防止する。
【００１３】 この発明はリンイオンの使用について説明されているが、当業者は、この発明
の精神および範囲から逸脱することなく、ヒ素イオンなどの他のイオンを用いて
もよいことを理解するであろう。
【００１４】 図３Ａ−図３Ｉは、この発明に従うＮＡＮＤ型メモリデバイスを提供するため
の方法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領
域の一部の断面を図示する。コア領域の一部の断面のみが図示されるが、当業者
には、同様の態様で複数の選択トランジスタおよびメモリセルを作製してもよい
ことが理解されるであろう。
【００１５】 図３Ａ−図３Ｄは、ステップ２０２による、選択ゲート層およびトンネル酸化
物層の形成を図示する。まず、図３Ａに図示されるように、基板３０２の少なく
とも一部の上に第１の酸化物層３０４が成長する。基板３０２は選択トランジス
タ区域およびメモリセル区域を有する。選択トランジスタ区域の中に成長した酸
化物が最終的に選択トランジスタの選択ゲート酸化物になり、一方、メモリセル
区域の中に形成される酸化物が最終的にメモリセルのトンネル酸化物になる。好
ましい実施例では、約１．３３リットルのＯ2、７０ｃｃのＨＣｌおよび１２．
６リットルのＡｒの雰囲気で約９００℃でドライ酸化を用いて、約１４８Åの第
１の酸化物層３０４が基板３０２上に成長する。
【００１６】 次に、図３Ｂに図示されるように、第１の酸化物層３０４の一部の上にマスク
３０６が設けられる。好ましい実施例では、選択トランジスタ区域の第１の酸化
物層の上にマスク３０６が設けられ、メモリセル区域の第１の酸化物層を露出さ
せる。次にエッチングが行なわれ、第１の酸化物層３０４のマスクされていない
部分を除去する。次にマスク３０６が除去される。図３Ｃに図示されるように、
結果的に選択トランジスタ区域に第１の酸化物層３０８ができ、メモリセル区域
は剥き出しのシリコン基板を有する。
【００１７】 次に、図３Ｄに図示されるように、第１の酸化物層３０８および基板３０２上
に第２の酸化物層が成長する。好ましい実施例では、約１．３３リットルのＯ2
、７０ｃｃのＨＣｌおよび１２．６リットルのＡｒの雰囲気で、約１０５０℃で
ドライ酸化法を用いる。この結果、メモリセル区域中に約８７Åの薄い酸化物層
すなわちトンネル酸化物層と、選択トランジスタ区域中に約１６８Åのより厚い
酸化物層すなわち選択ゲート層とを含む、酸化物層組合せ３１０が生じる。
【００１８】 図３Ｅは、ステップ２０４による、ドープされたアモルファスシリコン層の形
成を図示する。このステップでは、選択酸化物層３１０の上にドープされたアモ
ルファスシリコン層３１２が堆積される。好ましい実施例では、約４５０−５８
０℃、好ましくは５３０℃でおよび、３００−５５０ｍＴ、好ましくは４００ｍ
Ｔでおよび、約１２００−３０００ｓｃｃｍ、好ましくは２０００ｓｃｃｍのＳ
ｉＨ4と、１５−３０ｓｃｃｍ、好ましくは２２ｓｃｃｍの、Ｈｅ中１重量％の
ＰＨ3の混合物とを用いて、減圧化学気相成長（ＬＰＣＶＤ）法を用いて、約７
００Åのドープされたアモルファスシリコン層３１２が堆積される。アモルファ
スシリコン層３１２は、５×１０18から８×１０19の間のリンイオン／ｃｍ3の
ドーパントレベルを用いてインサイチューで、すなわちその形成の間に、ドープ
される。アモルファスシリコン層３１２のドーパントレベルは、デバイスの機能
において極めて重要な要因である。
【００１９】 この時点で、ドープされたアモルファスシリコン層３１２の部分がエッチング
で除去され、メモリセルのフローティングゲートを規定する。エッチングは、約
３０ｓｃｃｍのＣｌ2および７０ｓｃｃｍのＨＢｒを用い、約１２５ｍＴおよび
１２０Ｗで行なわれる。この結果、ビット線に沿ったメモリセルに対してフロー
ティングゲートを規定する、ビット線に沿ったドープされたアモルファスシリコ
ン層３１２の部分の分離がなされる。図３Ｆは、フローティングゲート３２４を
図示する、ワード線に沿った断面を示す。
【００２０】 図３Ｇは、ステップ２０６による、第１のドープされたアモルファスシリコン
層３１２の上の絶縁層の形成を図示する。好ましい実施例では、絶縁層３１４は
、ＯＮＯ層と呼ばれる、窒化物層を間に挟んだ２つの酸化物層を含む誘電層であ
る。約２０ｃｃのＳｉＨ4および１．２リットルのＮ2Ｏを用いて約７５０℃およ
び６００ｍＴで、ドープされたアモルファスシリコン層３１２の上に、約５０Å
の、２つの酸化物層の第１のものがまず堆積される。次に、約６００ｃｃのＮＨ 3 および１００ｃｃのＳｉＨ2Ｃｌ2を用いて、約７６０℃および３３０ｍＴで、
約８０Åの窒化物層が堆積される。誘電層３１４の２つの酸化物層の第２のもの
は、約５リットルのＯ2および９リットルのＨ2を用いて約９５０℃で約４０分間
の窒化物酸化法を用いて形成され、約５０Åの酸化物を成長する。この結果、約
１３５Åの誘電層３１４ができる。
【００２１】 図３Ｈは、ステップ２０８による、コントロールゲート層の形成を図示する。
まず、誘電層３１４の上にポリシリコン層３１６が堆積される。ポリシリコン層
３１６はドープされたアモルファスシリコンを含んでもよい。次に、ポリシリコ
ン層３１６の上にタングステンシリサイド層３１８が堆積され、タングステンシ
リサイド層３１８の上にシリコンオキシナイトライド層３２０が堆積される。好
ましい実施例では、約１２００Åのポリシリコン層３１６が堆積される。ポリシ
リコン層がドープされたアモルファスシリコンを含む場合、層３１６は、約２０
００ｓｃｃｍのＳｉＨ4と、７５ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物と
を用いて、約５３０℃および４００ｍＴでＬＰＣＶＤ法を用いて堆積される。約
５００ｓｃｃｍのＳｉＨ4と５０ｓｃｃｍのＡｒとを用いて、約３６０℃および
２００ｍＴで、約１５００Åのタングステンシリサイド層３１８が堆積される。
約９０−１１０ｓｃｃｍのＳｉＨ4、４５０−５５０ｓｃｃｍのＮ2および３５−
４５ｓｃｃｍのＮ2Ｏを用いて、約４００℃、３００−３４０Ｗおよび３．５ｍ
Ｔで、約１０００Åのシリコンオキシナイトライド層３２０が堆積される。２．
０から２．３４の間の反射率を有するシリコンオキシナイトライド層３２０が望
ましい。また、シリコンオキシナイトライド層３２０をＮ2Ｏでボンバードメン
トして、フォトリソグラフィの間にその後の一切のフォトレジストの除去の容易
さを向上させるであろう。
【００２２】 次に、図３Ｉに図示されるように、ステップ２１０により、一連のマスキング
およびエッチングのステップを行い、それぞれ選択トランジスタおよびメモリセ
ルのスタック構造３００および３５０を形成する。この発明に従う、結果的にで
きたメモリセルスタック構造３５０は、酸化物層３１０から形成されたトンネル
酸化物３２２と、ドープされたアモルファスシリコン層３１２から形成された、
約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有
するフローティングゲート３２４と、絶縁層３２６と、ポリシリコン層３２８と
、タングステンシリサイド層３３０と、シリコンオキシナイトライド層３３２と
を含む。
【００２３】 この発明に従う、結果としてできた選択トランジスタスタック構造３５０は、
酸化物層３１０から形成された選択ゲート酸化物層３３４と、ドープされたアモ
ルファスシリコン層３１２から形成された、約５×１０18から８×１０19の間の
リンイオン／ｃｍ3のドーパントレベルを有する選択ゲート３３６と、絶縁層３
３８と、ポリシリコン層３４０と、タングステンシリサイド層３４２と、シリコ
ンオキシナイトライド層３４４とを含む。
【００２４】 約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを
有する、同じドープされたアモルファスシリコン層３１２から、フローティング
ゲート３２４と選択ゲート３３６との両者を形成する。このドーパントレベルを
用いると、ワード線の高抵抗および電荷利得／損失の問題の両者が回避される。
【００２５】 ＮＡＮＤ型フラッシュメモリデバイスおよびそのようなデバイスを提供するた
めの方法が開示された。デバイスの選択トランジスタの選択ゲートおよびフラッ
シュメモリセルのフローティングゲートの両者を形成するポリシリコン層の好ま
しい実施例は、約５×１０18から８×１０19のリンイオン／ｃｍ3を用いてドー
プされる。このドーパントレベルを用いると、選択トランジスタのコントロール
ゲートの接触抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれ
る。同時に、ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が
限定され、フローティングゲートとトンネル酸化物との間の界面が滑らかになり
、このことが電荷利得／損失の問題を防止する。こうして、デバイスの信頼性が
増す。
【００２６】 この発明は示された実施例に従って説明されたが、当業者は、実施例に対する
変形が存在し得ることおよびそれらの変形がこの発明の精神および発明の範囲内
にあることを容易に認めるであろう。したがって、添付の請求項の精神および範
囲から逸脱することなく、当業者によって多くの変更がなされ得る。
【図面の簡単な説明】
【図１Ａ】 ＮＡＮＤ型回路構成中のコア領域内の従来のメモリセルを示す
図である。
【図１Ｂ】 ＮＡＮＤ型回路構成中のコア領域内の従来のメモリセルを示す
図である。
【図１Ｃ】 コア領域中のメモリセルおよび選択トランジスタの従来のスタ
ック構造の断面図である。
【図２】 この発明に従うＮＡＮＤ型フラッシュメモリデバイスを提供する
方法を示すフローチャートの図である。
【図３Ａ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｂ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｃ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｄ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｅ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｆ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｇ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｈ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【図３Ｉ】 この発明に従うＮＡＮＤ型メモリデバイスを提供するための方
法の好ましい実施例を実証する、ビット線に沿った、メモリデバイスコア領域の
一部の断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年９月１０日（２００１．９．１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】 ＥＰ−Ａ−０，６６３，６９５が開示するＮＡＮＤ型ＥＥＰＲＯＭを形成する
方法においては、ゲート酸化物層の上にドープされたポリシリコン層が形成され
、ドープされたポリシリコン層の上にＯＮＯ絶縁層が形成され、絶縁層の上にポ
リシリコン膜が堆積されてコントロールゲート層を形成し、ドープされたポリシ
リコン、ＯＮＯ層およびコントロールゲート層がエッチングされてメモリセルお
よび選択トランジスタのゲート部分を形成する。ポリシリコン層は５×１０19−
２×１０20のＰまたはＡｓでドープされる。 ＵＳ−Ａ−５，５１１，０２０が開示する擬似不揮発性（ＰＮＵＭ）トランジ
スタを形成する方法では、トンネリング酸化物層の上にフローティングゲート層
が堆積され、フローティングゲート層は、ＣＶＤで堆積されるアモルファスシリ
コンまたはドープされたポリシリコンからなる。 この発明の１つの局面に従うと、ＮＡＮＤ型フラッシュメモリデバイスを提供
するための方法が提供され、この方法は、 （ａ） 基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板
のメモリセル区域の中にトンネル酸化物層を形成するステップと、 （ｂ） 選択ゲート酸化物層およびトンネル酸化物層上にポリシリコン層を形
成するステップと、 （ｃ） ポリシリコン層上に絶縁層を形成するステップと、 （ｄ） 絶縁層上にコントロールゲート層を形成するステップと、 （ｅ） 少なくともドープされたポリシリコン、絶縁層およびコントロールゲ
ート層をエッチングして、少なくとも１つのメモリセルスタック構造および少な
くとも１つの選択トランジスタスタック構造を形成するステップとを含み、 選択トランジスタのゲート酸化物層は、メモリセルのトンネル酸化物層よりも
厚く、ポリシリコン層は、５×１０18から８×１０19の間のリンイオン／ｃｍ3
のドーパントレベルを有する、ドープされたアモルファスシリコン層からなるこ
とを特徴とする。 このドーパントレベルの場合、選択トランジスタのコントロールゲートの接触
抵抗は低く、したがってデバイスのワード線の抵抗率が低く保たれる。同時に、
ドーパントによるフラッシュメモリセルのトンネル酸化物の汚染が限定されて、
フローティングゲートとトンネル酸化物との間の滑らかな界面を可能にし、この
ことが電荷利得／損失の問題を防止する。こうしてデバイスの信頼性が増す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【詳細な説明】 この発明は、選択トランジスタのワード線の高抵抗と電荷利得／損失の問題と
の両者を回避するポリシリコンドーパントレベルを提供するための方法およびＮ
ＡＮＤ型フラッシュメモリデバイスを提供する。この発明は、示された実施例に
限定されることを意図するものではなく、本明細書中に記載の原則および特徴と
矛盾しない最も広い範囲を与えられるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オゥ，ケネス・ウォ−ワイ アメリカ合衆国、94539 カリフォルニア 州、フレモント、オカソ・カミーノ、2123 (72)発明者 ファン，ハオ アメリカ合衆国、95014 カリフォルニア 州、クペルティーノ、キャリアッジ・サー クル、7719 Ｆターム(参考） 5F083 EP02 EP23 EP33 EP34 EP55 EP56 EP76 ER22 JA04 JA33 JA35 JA39 JA53 KA01 PR03 PR12 PR21 PR36 5F101 BA29 BB05 BD22 BD34 BE07 BH02 BH03 BH09 BH14 【要約の続き】 は、約５×１０18から８×１０19の間のリンイオン／ｃ ｍ3でドープされる。このドーパントレベルの場合、選 択トランジスタのコントロールゲートの接触抵抗は低 く、したがってデバイスのワード線の抵抗率が低く保た れる。同時に、ドーパントによるフラッシュメモリセル のトンネル酸化物の汚染が限定され、フローティングゲ ートとトンネル酸化物との間の界面が滑らかになり、こ のことが電荷利得／損失の問題を防止する。こうして、 デバイスの信頼性が増す。

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 ＮＡＮＤ型フラッシュメモリデバイスを提供するための方法
    であって、 （ａ） 基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板
    のメモリセル区域の中にトンネル酸化物層を形成するステップと、 （ｂ） 選択ゲート酸化物層およびトンネル酸化物層の上にドープされたアモ
    ルファスシリコン層を形成するステップとを含み、ドープされたアモルファスシ
    リコン層は、選択トランジスタのワード線の抵抗の問題および電荷利得／電荷損
    失の問題を同時に回避するドーパントレベルを有し、さらに （ｃ） ドープされたアモルファスシリコン層の上に絶縁層を形成するステッ
    プと、 （ｄ） 絶縁層の上にコントロールゲート層を形成するステップと、 （ｅ） 少なくともドープされたアモルファスシリコン層、絶縁層およびコン
    トロールゲート層をエッチングして、少なくとも１つのメモリセルスタック構造
    および少なくとも１つの選択トランジスタスタック構造を形成するステップとを
    含む、方法。
  2. 【請求項２】 形成のステップ（ａ）は、 （ａ１） 選択トランジスタ区域およびメモリセル区域に第１の酸化物層を成
    長するステップと、 （ａ２） メモリセル区域の第１の酸化物層を除去するステップと、 （ａ３） 選択トランジスタ区域の第１の酸化物層とメモリセル区域の基板と
    の上に、第２の酸化物層を成長するステップとを含む、請求項１に記載の方法。
  3. 【請求項３】 除去のステップ（ａ２）は、 （ａ２ｉ） 選択トランジスタ区域の第１の酸化物層の上にマスクを設けるス
    テップと、 （ａ２ii） メモリセル区域の第１の酸化物層をエッチングするステップと、 （ａ２iii） マスクを除去するステップとを含む、請求項２に記載の方法。
  4. 【請求項４】 ドープされたアモルファスシリコン層は、約５×１０18から
    ８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有する、請求項１に
    記載の方法。
  5. 【請求項５】 ドープされたアモルファスシリコン層は、約１２００−３０
    ００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混
    合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気相
    成長法を用いて形成される、請求項４に記載の方法。
  6. 【請求項６】 形成のステップ（ｃ）は、 （ｃ１） ドープされたアモルファスシリコン層の上に第１の誘電体酸化物層
    を堆積するステップと、 （ｃ２） 第１の誘電体酸化物層の上に窒化物層を堆積するステップと、 （ｃ３） 窒化物層の上に第２の誘電体酸化物層を成長するステップとを含む
    、請求項１に記載の方法。
  7. 【請求項７】 形成のステップ（ｄ）は、 （ｄ１） 絶縁層の上に第２のドープされたアモルファスシリコン層を成長す
    るステップと、 （ｄ２） 第２のドープされたアモルファスシリコン層の上にタングステンシ
    リサイド層を成長するステップとを含む、請求項１に記載の方法。
  8. 【請求項８】 ＮＡＮＤ型フラッシュメモリデバイスであって、 基板と、 基板上の少なくとも１つのメモリセルスタック構造とを含み、メモリセルスタ
    ック構造は、 トンネル酸化物層と、 ドープされたアモルファスシリコンを含む、トンネル酸化物層の上のフローテ
    ィングゲートとを含み、ドープされたアモルファスシリコンは、選択トランジス
    タのワード線の抵抗の問題および電荷利得／電荷損失の問題を同時に回避するド
    ーパントレベルを有し、さらにメモリセルスタック構造は、 フローティングゲート上の第１の絶縁層と、 第１の絶縁層の上の第１のコントロールゲート層とを含み、さらにデバイスは
    、 基板上の少なくとも１つの選択トランジスタスタック構造を含み、選択トラン
    ジスタスタック構造は、 基板上の選択ゲート酸化物層と、 ドープされたアモルファスシリコンを含む、選択ゲート酸化物層上の選択ゲー
    トと、 選択ゲート上の第２の絶縁層と、 第２の絶縁層上の第２のコントロールゲート層とを含む、デバイス。
  9. 【請求項９】 ドープされたアモルファスシリコン層は、約５×１０18から
    ８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有する、請求項８に
    記載のデバイス。
  10. 【請求項１０】 ドープされたアモルファスシリコンは、約１２００−３０
    ００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混
    合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気相
    成長法を用いて形成される、請求項９に記載のデバイス。
  11. 【請求項１１】 第１の絶縁層は、 フローティングゲート上の第１の誘電体酸化物層と、 第１の誘電体酸化物層上の窒化物層と、 窒化物層上の第２の誘電体酸化物層とを含む、請求項８に記載のデバイス。
  12. 【請求項１２】 第２の絶縁層は、 選択ゲート上の第１の誘電体酸化物層と、 第１の誘電体酸化物層上の窒化物層と、 窒化物層上の第２の誘電体酸化物層とを含む、請求項８に記載のデバイス。
  13. 【請求項１３】 第１のコントロールゲート層は、 第１の絶縁層上のポリシリコン層と、 ポリシリコン層上のタングステンシリサイド層とを含む、請求項８に記載のデ
    バイス。
  14. 【請求項１４】 第２のコントロールゲート層は、 第２の絶縁層上のポリシリコン層と、 ポリシリコン層上のタングステンシリサイド層とを含む、請求項８に記載のデ
    バイス。
  15. 【請求項１５】 少なくとも１つのメモリセルスタック構造は、第１のコン
    トロールゲート層上のシリコンオキシナイトライド層をさらに含む、請求項８に
    記載のデバイス。
  16. 【請求項１６】 少なくとも１つの選択トランジスタスタック構造は、第２
    のコントロールゲート層上のシリコンオキシナイトライド層をさらに含む、請求
    項８に記載のデバイス。
  17. 【請求項１７】 ＮＡＮＤ型フラッシュメモリデバイスを提供するための方
    法であって、 （ａ） 基板の選択トランジスタ区域の中に選択ゲート酸化物層をおよび基板
    のメモリセル区域の中にトンネル酸化物層を形成するステップと、 （ｂ） 選択ゲート酸化物層およびトンネル酸化物層上に、ドープされたアモ
    ルファスシリコン層を形成するステップとを含み、ドープされたアモルファスシ
    リコン層は、約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパン
    トレベルを有し、さらに （ｃ） ドープされたアモルファスシリコン層上に絶縁層を形成するステップ
    と、 （ｄ） 絶縁層上にコントロールゲート層を形成するステップと、 （ｅ） 少なくともドープされたアモルファスシリコン層、絶縁層およびコン
    トロールゲート層をエッチングして、少なくとも１つのメモリセルスタック構造
    および少なくとも１つの選択トランジスタスタック構造を形成するステップとを
    含む、方法。
  18. 【請求項１８】 形成のステップ（ａ）は、 （ａ１） 選択トランジスタ区域およびメモリセル区域に第１の酸化物層を成
    長するステップと、 （ａ２） メモリセル区域の第１の酸化物層を除去するステップと、 （ａ３） 選択トランジスタ区域の第１の酸化物層およびメモリセル区域の基
    板の上に第２の酸化物層を成長するステップとを含む、請求項１７に記載の方法
    。
  19. 【請求項１９】 除去のステップ（ａ２）は、 （ａ２ｉ） 選択トランジスタ区域の第１の酸化物層の上にマスクを設けるス
    テップと、 （ａ２ii） メモリセル区域の第１の酸化物層をエッチングするステップと、 （ａ２iii） マスクを除去するステップとを含む、請求項１８に記載の方法
    。
  20. 【請求項２０】 ドープされたアモルファスシリコン層は、約１２００−３
    ０００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の
    混合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気
    相成長法を用いて形成される、請求項１７に記載の方法。
  21. 【請求項２１】 形成のステップ（ｃ）は、 （ｃ１） ドープされたアモルファスシリコン層上に第１の誘電体酸化物層を
    堆積するステップと、 （ｃ２） 第１の誘電体酸化物層上に窒化物層を堆積するステップと、 （ｃ３） 窒化物層の上に第２の誘電体酸化物層を成長するステップとを含む
    、請求項１７に記載の方法。
  22. 【請求項２２】 形成のステップ（ｄ）は、 （ｄ１） 絶縁層上にポリシリコン層を成長するステップと、 （ｄ２） ポリシリコン層上にタングステンシリサイド層を成長するステップ
    とを含む、請求項１７に記載の方法。
  23. 【請求項２３】 ＮＡＮＤ型フラッシュメモリデバイスであって、 基板と、 基板上の少なくとも１つのメモリセルスタック構造とを含み、メモリセルスタ
    ック構造は、 トンネル酸化物層と、 ドープされたアモルファスシリコンを含む、トンネル酸化物層上のフローティ
    ングゲートとを含み、ドープされたアモルファスシリコンは、約５×１０18から
    ８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有し、メモリセルス
    タック構造はさらに フローティングゲート上の第１の絶縁層と、 第１の絶縁層上の第１のコントロールゲート層とを含み、デバイスはさらに 基板上の少なくとも１つの選択トランジスタスタック構造を含み、選択トラン
    ジスタスタック構造は、 基板上の選択ゲート酸化物層と、 ドープされたアモルファスシリコンを含む、選択ゲート酸化物層上の選択ゲー
    トと、 選択ゲート上の第２の絶縁層と、 第２の絶縁層上の第２のコントロールゲート層とを含む、デバイス。
  24. 【請求項２４】 ドープされたアモルファスシリコン層は、約１２００−３
    ０００ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の
    混合物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気
    相成長法を用いて形成される、請求項２３に記載のデバイス。
  25. 【請求項２５】 第１の絶縁層は、 フローティングゲート上の第１の誘電体酸化物層と、 第１の誘電体酸化物層上の窒化物層と、 窒化物層上の第２の誘電体酸化物層とを含む、請求項２３に記載のデバイス。
  26. 【請求項２６】 第２の絶縁層は、 選択ゲート上の第１の誘電体酸化物層と、 第１の誘電体酸化物層上の窒化物層と、 窒化物層上の第２の誘電体酸化物層とを含む、請求項２３に記載のデバイス。
  27. 【請求項２７】 第１のコントロールゲート層は、 第１の絶縁層上のポリシリコン層と、 ポリシリコン層上のタングステンシリサイド層とを含む、請求項２３に記載の
    デバイス。
  28. 【請求項２８】 第２のコントロールゲート層は、 第２の絶縁層上のポリシリコン層と、 ポリシリコン層上のタングステンシリサイド層とを含む、請求項２３に記載の
    デバイス。
  29. 【請求項２９】 少なくとも１つのメモリセルスタック構造は、第１のコン
    トロールゲート層上のシリコンオキシナイトライド層をさらに含む、請求項２３
    に記載のデバイス。
  30. 【請求項３０】 少なくとも１つの選択トランジスタスタック構造は、第２
    のコントロールゲート層上のシリコンオキシナイトライド層をさらに含む、請求
    項２３に記載のデバイス。
  31. 【請求項３１】 ＮＡＮＤ型フラッシュメモリデバイスを提供するための方
    法であって、 （ａ） 基板の選択トランジスタ区域および基板のメモリセル区域に第１の酸
    化物層を成長するステップと、 （ｂ） メモリセル区域の第１の酸化物層を除去するステップと、 （ｃ） 選択トランジスタ区域の第１の酸化物層およびメモリセル区域の基板
    の上に第２の酸化物層を成長するステップと、 （ｄ） 選択ゲート酸化物層およびトンネル酸化物層の上にドープされたアモ
    ルファスシリコン層を形成するステップとを含み、ドープされたアモルファスシ
    リコン層は、約５×１０18から８×１０19の間のリンイオン／ｃｍ3のドーパン
    トレベルを有し、ドープされたアモルファスシリコン層は、約１２００−３００
    ０ｓｃｃｍのＳｉＨ4と、１５−３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合
    物とを用いて、約４５０−５８０℃および３００−５５０ｍＴで減圧化学気相成
    長法を用いて形成され、さらに、 （ｅ） ドープされたアモルファスシリコン層上に絶縁層を形成するステップ
    と、 （ｆ） 絶縁層上にポリシリコン層を成長するステップと、 （ｇ） ポリシリコン層上にタングステンシリサイド層を成長するステップと
    、 （ｈ） タングステンシリサイド層上にシリコンオキシナイトライド層を成長
    するステップと、 （ｉ） 少なくともドープされたアモルファスシリコン層、絶縁層、ポリシリ
    コン層、タングステンシリサイド層およびシリコンオキシナイトライド層をエッ
    チングして、少なくとも１つのメモリセルスタック構造および少なくとも１つの
    選択トランジスタスタック構造を形成するステップとを含む、方法。
  32. 【請求項３２】 ＮＡＮＤ型フラッシュメモリデバイスであって、 基板と、 基板上の少なくとも１つのメモリセルスタック構造とを含み、メモリセルスタ
    ック構造は、 トンネル酸化物層と、 ドープされたアモルファスシリコンを含む、トンネル酸化物層の上のフローテ
    ィングゲートとを含み、ドープされたアモルファスシリコンは、約５×１０18か
    ら８×１０19の間のリンイオン／ｃｍ3のドーパントレベルを有し、ドープされ
    たアモルファスシリコンは、約１２００−３０００ｓｃｃｍのＳｉＨ4と、１５
    −３０ｓｃｃｍの、Ｈｅ中１重量％のＰＨ3の混合物とを用いて、４５０−５８
    ０℃および３００−５５０ｍＴで減圧化学気相成長法を用いて形成され、メモリ
    セルスタック構造はさらに、 フローティングゲート上の第１の絶縁層と、 第１の絶縁層上の第１のポリシリコン層と、 第１のポリシリコン層上の第１のタングステンシリサイド層と、 第１のタングステンシリサイド層上の第１のシリコンオキシナイトライド層と
    を含み、デバイスはさらに、 基板上の少なくとも１つの選択トランジスタスタック構造を含み、選択トラン
    ジスタスタック構造は、 基板上の選択ゲート酸化物層と、 ドープされたアモルファスシリコンを含む、選択ゲート酸化物層上の選択ゲー
    トと、 第２の絶縁層上の第２のポリシリコン層と、 第２のポリシリコン層上の第２のタングステンシリサイド層と、 第２のタングステンシリサイド層上の第２のシリコンオキシナイトライド層と
    を含む、デバイス。
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