JP2005197686A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】 本発明は、究極的に電荷漏洩特性及び保持特性を向上させることができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】 フローティングゲート用ポリシリコン層の形成された半導体基板を提供する段階と、ポリシリコン層上に酸化膜及び窒化膜を順次形成する段階と、窒化膜の上部を酸化させて酸化窒化膜を形成し、これにより酸化膜、窒化膜及び酸化窒化膜の積層構造からなる誘電体膜を形成する段階と、誘電体膜の上部にコントロールゲート用ポリシリコン層及びシリサイド層を順次形成する段階とを含む構成としたことを特徴とする。
【選択図】 図２
【解決手段】 フローティングゲート用ポリシリコン層の形成された半導体基板を提供する段階と、ポリシリコン層上に酸化膜及び窒化膜を順次形成する段階と、窒化膜の上部を酸化させて酸化窒化膜を形成し、これにより酸化膜、窒化膜及び酸化窒化膜の積層構造からなる誘電体膜を形成する段階と、誘電体膜の上部にコントロールゲート用ポリシリコン層及びシリサイド層を順次形成する段階とを含む構成としたことを特徴とする。
【選択図】 図２
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、プログラム、消去及び読み出し動作特性を向上させることが可能なフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子において、誘電体膜は、積層型のゲート構造を持っているメモリセルトランジスタでプログラム、消去及び読み出し特性に絶対的な影響を及ぼす。
一般に、誘電体膜は、ＯＮＯ１／２／３（ＨＴＯ／Ｎｉｔｒｉｄｅ／ＨＴＯ）構造で形成されるが、ＯＮＯ１、３に該当する酸化膜はＤＣＳまたはＭＳベースのＣＶＤ（化学気相成長）法で蒸着される。このようなＣＶＤによって形成されたＣＶＤ酸化膜は、通常のドライ及びウェット酸化によって形成され、酸化膜に比べて膜質が低下する。また、ＯＮＯ３酸化膜は、厚さ及び膜質がメモリセルの電荷漏洩(Charge leakage)と保持(Retention)特性に絶対的な影響を及ぼす。
また、ＯＮＯ２に該当する窒化膜は、気孔が多くて割れやすいために後続の工程として高温アニーリング工程を行い、窒化膜内に存在するピンホール(Pin hole)などを制御しなければならない。
したがって、積層型構造のフラッシュメモリ素子において素子の動作に要求される電荷漏洩及び保持特性を得るためには、一定厚さのＯＮＯ１／２／３（ＨＴＯ／Ｎｉｔｒｉｄｅ／ＨＴＯ）薄膜を形成した後、高温のウェットアニーリング（ＨＴＯ／Ｎｉｔｒｉｄｅ／ＨＴＯ）薄膜を形成した後、高温のウェットアニーリング（たとえば、スチームアニーリング）工程を経てＯＮＯ２（Ｎｉｔｒｉｄｅ）薄膜だけでなくＯＮＯ３（ＨＴＯ）の膜質を改善しなければならない。ところが、このような高温のウェットアニーリング工程は、大気圧で長時間にわたって高温のウェット雰囲気に露出されるため、サーマルバジェット(Thermal Budget)を誘発するおそれがある。また、ＯＮＯ２（Ｎｉｔｒｉｄｅ）薄膜のパンチ(Punch)発生による異常酸化を誘発して誘電体膜の誘電定数に変化を与えることにより、フラッシュメモリセルのプログラム、消去及び読み出し動作の特性を低下させるおそれがある。
したがって、本発明の目的は、フローティングゲート用ポリシリコン層上にＯＮＯ１ＨＴＯ膜とＯＮＯ２窒化膜を順次形成し、ＯＮＯ２窒化膜の表面を酸化させてＯＮＯ３用酸化膜をＳｉＯＮ膜で形成することにより、既存のＨＴＯ酸化膜より膜質が優れ且つ誘電定数が高いＯＮＯ３用酸化膜を形成して充電容量の増加と絶縁破壊電圧の上昇を実現し、究極的に電荷漏洩(Charge leakage)特性及び保持(Retention)特性を向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
また、本発明の他の目的は、ＯＮＯ３アニーリング工程と後続の高温スチームアニーリング工程を一つの工程で代替することにより、工程の短縮によるコストを節減することができるフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明は、フローティングゲート用ポリシリコン層の形成された半導体基板を提供する段階と、ポリシリコン層上に酸化膜及び窒化膜を順次形成する段階と、窒化膜の上部を酸化させて酸化窒化膜を形成し、これにより酸化膜、窒化膜及び酸化窒化膜の積層構造からなる誘電体膜を形成する段階と、誘電体膜の上部にコントロールゲート用ポリシリコン層及びシリサイド層を順次形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
前記において、酸化膜を形成する前に、フローティングゲート用ポリシリコン層の表面を窒化処理する段階をさらに含むことができる。この際、窒化処理は６００℃以上、且つ８００℃以下の温度と２０Ｔｏｒｒ以上、且つ７６０Ｔｏｒｒ以下の圧力で窒素含有気体を用いて行うことができる。この際、窒素含有気体としてＮＨ３気体を単独で使用し、或いはＮＨ３／ＡｒまたはＮＨ３／Ｎ２の混合気体を使用することができる。
酸化膜は、ＳｉＨ４／Ｎ２ＯまたはＳｉＨ２Ｃｌ２／Ｎ２Ｏの混合気体で形成され、７００℃以上、且つ９００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ２Ｔｏｒｒ以下の圧力でＣＶＤ法によって形成できる。一方、酸化膜を形成するために、半導体基板を蒸着チャンバーにロードする過程でローディング温度を３００℃以下に設定することができる。
窒化膜は、ＳｉＨ４／ＮＨ３またはＳｉＨ２Ｃｌ２／ＮＨ３の混合気体で形成され、６００℃以上、且つ８００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ２Ｔｏｒｒ以下の圧力でＣＶＤ法によって形成できる。この際、窒化膜の上部が所定の厚さだけ酸化窒化膜に変わることを考慮して窒化膜の厚さを決定することが好ましい。
酸化窒化膜は、Ｏ２ガス及びＨ２ガスを蒸着チャンバーに供給して半導体基板の表面にスチームを形成する方式で窒化膜を酸化させて形成する。この際、Ｈ２の割合を最高３３％とし、圧力は２０Ｔｏｒｒ以下に保ち、温度は８００℃以上、且つ１０５０℃以下に保つ。
最終的に、窒化膜を３０Å以上、且つ１００Å以下の厚さにし、窒化膜の酸化損失によって形成される酸化窒化膜を３０Å以上、且つ１００Å以下の厚さにすることができる。
本発明は、フローティングゲート用ポリシリコン層上にＯＮＯ１ＨＴＯ膜とＯＮＯ２窒化膜を順次形成し、ＯＮＯ２窒化膜の表面を酸化させてＯＮＯ３用酸化膜をＳｉＯＮ膜で形成することにより、既存のＨＴＯ酸化膜より膜質が優れ且つ誘電定数が高いＯＮＯ３用酸化膜を形成して充電容量の増加と絶縁破壊電圧の上昇を実現し、究極的に電荷漏洩特性及び保持特性を向上させることができる。また、ＯＮＯ３のアニーリング工程と後続の高温スチームアニーリング工程を一つの工程で代替することにより、工程の短縮によるコストを節減することができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
図１及び図２は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
図１（ａ）を参照すると、半導体基板１０１上にトンネル酸化膜１０２を形成する。その後、トンネル酸化膜１０２の上部にフローティングゲート用ポリシリコン層１０３を形成する。
ポリシリコン層１０３には不純物としてＰまたはＡｓが注入できる。この際、不純物のドーピング濃度を１Ｅ２０ａｔｏｍｓ／ｃｍ２〜５Ｅ２１ａｔｏｍｓ／ｃｍ２に調節することができる。
一方、ポリシリコン層１０３は、ドープトシリコン層とアンドープトシリコン層を積層構造で形成した後、ＰＨ３雰囲気でプラズマ工程によってさらにドープする方法で形成することもできる。この際、ポリシリコン層１０３の表面積を増加させるために、アンドープトシリコン層は表面を凸凹に加工することもできる。
ポリシリコン層１０３を形成した後には、ポリシリコン層１０３の表面を洗浄する。この際、洗浄工程は、常温〜８０℃で、ＮＨ４ＯＨとＨ２Ｏ２が所定の割合で混合されている水溶液に１分間〜３０分間浸漬し、或いは希釈されたＨＦ水溶液に１分間以内に浸漬する方式で行うことができる。
図２（ｂ）を参照すると、後続の工程でＯＮＯ誘電体膜のＯＮＯ１酸化膜を形成する過程で高温のアニーリング工程によってＯＮＯ１酸化膜とポリシリコン層１０３との界面に異常酸化(ONO Smiling)が発生することを防止するために、窒化処理工程でポリシリコン層１０３の表面を窒化処理する。これにより、ポリシリコン層１０３の表面が所定の厚さだけ窒化処理膜１０４で形成される。
この際、窒化処理工程は、６００℃以上、且つ８００℃以下の温度と２０Ｔｏｒｒ以上、且つ７６０Ｔｏｒｒ以下の圧力で窒素含有気体としてＮＨ３気体を単独で用い、或いはＮＨ３／ＡｒまたはＮＨ３／Ｎ２の混合気体を用いて行うことができる。
図１（ｃ）を参照すると、窒化処理膜１０４を含んだ全体構造上にＯＮＯ１酸化膜１０５とＯＮＯ２窒化膜１０６を順次形成する。この際、ＯＮＯ１酸化膜１０５とＯＮＯ２窒化膜１０６は窒化処理膜１０４を形成した後、時間遅延なく２時間以内に形成することが好ましい。ここで、ＯＮＯ２窒化膜１０６の厚さは、後続の工程で形成されるＯＮＯ３ ＳｉＯＮ膜を形成するための厚さを考慮してＯＮＯ３ ＳｉＯＮ膜の厚さだけ厚くすることが好ましい。
このようなＯＮＯ１酸化膜１０５は、ＳｉＨ４／Ｎ２ＯまたはＳｉＨ２Ｃｌ２／Ｎ２Ｏの混合気体を用いて７００℃以上、且つ９００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ２Ｔｏｒｒ以下の圧力でＣＶＤ（化学気相蒸着；Chemical Vapor Deposition)法によって形成することができる。
より具体的に例を挙げて説明すると、４００℃〜７００℃の温度で半導体基板１０１を蒸着チャンバーにロードした後、７５０℃〜８５０℃の温度と０．１Ｔｏｒｒ〜３Ｔｏｒｒの低圧力でＬＰ−ＣＶＤ(低圧化学気相蒸着；Low Pressure Chemical Vapor Deposition)法によって形成することができる。この際、ポリシリコン層１０３の表面酸化を抑えるために、半導体基板１０１のローディング温度を３００℃以下に設定することもできる。前記の方法によって、ＯＮＯ１酸化膜１０５は３０Å以上、且つ１００Å以下の厚さに形成できる。
一方、ＯＮＯ２窒化膜１０６は、ＳｉＨ４／ＮＨ３またはＳｉＨ２Ｃｌ２／ＮＨ３の混合気体を用いて６００℃以上、且つ８００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ３Ｔｏｒｒ以下の圧力でＣＶＤ法によって形成することができる。より具体的に例を挙げて説明すると、反応気体としてＮＨ３＋ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを用いて６５０℃〜８００℃の温度と１Ｔｏｒｒ〜３Ｔｏｒｒ以下の低圧力でＬＰ−ＣＶＤ法によって形成することができる。前記の方法によって、ＯＮＯ２窒化膜１０６は３０Å以上、且つ１００Å以下の厚さに形成できる。
図２（ａ）を参照すると、ＯＮＯ２窒化膜１０６の上部に酸化窒化膜となるＯＮＯ３ ＳｉＯＮ膜１０７を形成する。ＯＮＯ３ ＳｉＯＮ膜１０７はＯＮＯ２窒化膜１０６の上部を所定の厚さだけ酸化させて形成することができる。
ところが、窒化膜は、酸化抵抗性の非常に優れた物質であって、高温のウェット酸化雰囲気で酸化を行う場合にも、所定の厚さだけ酸化させることが非常に難しい。これにより、高温のウェット酸化工程で窒化膜を酸化させる場合、既存のＯＮＯ３ ＨＴＯ酸化膜のない状態で長時間にわたって高温のウェット雰囲気に露出されるため、パンチによる異常酸化の発生可能性はさらに大きくなる。
しかし、低圧（たとえば、１０Ｔｏｒｒ以下）にて半導体基板１０１の表面でＨ２及びＯ２を反応させると、既存のファーネス工程より短い時間内に窒化膜を酸化させることができる。このような方法を用いると、ＯＮＯ３酸化膜及び後続の高温ウェットアニーリング工程を代替することができ、このような方式で形成されたＯＮＯ３ ＳｉＯＮ膜１０７は、誘電定数が高く、既存のＣＶＤより膜質に優れた酸化膜で形成される。
次に、このようなＯＮＯ３ ＳｉＯＮ膜１０７の形成方法をより具体的に説明する。
蒸着チャンバーでＯＮＯ１酸化膜１０５上にＯＮＯ２窒化膜１０６を形成した後、Ｏ２ガス及びＨ２ガスを蒸着チャンバーに供給して半導体基板１０１の表面にスチームを形成する。この際、Ｈ２の割合は最高３３％とし、圧力は２０Ｔｏｒｒ以下に保ち、温度は８００℃以上、且つ１０５０℃以下に保つ。
ＯＮＯ３ ＳｉＯＮ膜１０７はＯＮＯ２窒化膜１０６の上部が酸化しながら形成されるため、ＯＮＯ３ ＳｉＯＮ膜１０７の厚さだけＯＮＯ２窒化膜１０６が損失する。これを考慮し、ＯＮＯ３ ＳｉＯＮ膜１０７の厚さはＯＮＯ２窒化膜１０６の損失分の１倍〜１.５倍に設定することができる。より具体的には、たとえばＯＮＯ２窒化膜１０６の最終厚さが３０Å以上、且つ１００Å以下となり、ＯＮＯ２窒化膜１０６の酸化損失によって形成される酸化窒化膜となるＯＮＯ３ ＳｉＯＮ膜１０７の厚さが３０Å以上、且つ１００Å以下となるようにＯＮＯ２窒化膜１０６を酸化させてＯＮＯ３ ＳｉＯＮ膜１０７を形成する。
これにより、ＯＮＯ１酸化膜１０５、ＯＮＯ２窒化膜１０６及び酸化窒化膜となるＯＮＯ３ ＳｉＯＮ膜１０７の積層構造からなる誘電体膜１０８が形成される。
図２（ｂ）を参照すると、誘電体膜１０８の上部にコントロールゲート用ポリシリコン層１０９とシリサイド層１１０を順次形成する。その後、図面には示されていないが、通常の工程によってゲートマスクを用いたエッチング工程と自己整列エッチング工程を行ってフラッシュメモリセルを製造する。
上述した各工程段階は、時間遅延なく２時間以内に連続して行う。
本発明の活用例として、フラッシュメモリ素子の製造方法に適用可能であり、特に、プログラム、消去及び読み出し動作特性を向上させることが可能なフラッシュメモリ素子の製造方法に適用可能である。
１０１…半導体基板
１０２…トンネル酸化膜
１０３…フローティングゲート用ポリシリコン層
１０４…窒化処理膜
１０５…ＯＮＯ１酸化膜
１０６…ＯＮＯ２窒化膜
１０７…ＯＮＯ３ＳｉＯＮ膜
１０８…誘電体膜
１０９…コントロールゲート用ポリシリコン層
１１０…シリサイド層
１０２…トンネル酸化膜
１０３…フローティングゲート用ポリシリコン層
１０４…窒化処理膜
１０５…ＯＮＯ１酸化膜
１０６…ＯＮＯ２窒化膜
１０７…ＯＮＯ３ＳｉＯＮ膜
１０８…誘電体膜
１０９…コントロールゲート用ポリシリコン層
１１０…シリサイド層
Claims (11)
- フローティングゲート用ポリシリコン層の形成された半導体基板を提供する段階と、
前記ポリシリコン層上に酸化膜及び窒化膜を順次形成する段階と、
前記窒化膜の上部を酸化させて酸化窒化膜を形成し、これにより前記酸化膜、前記窒化膜及び前記酸化窒化膜の積層構造からなる誘電体膜を形成する段階と、
前記誘電体膜の上部にコントロールゲート用ポリシリコン層及びシリサイド層を順次形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記酸化膜を形成する前に、前記フローティングゲート用ポリシリコン層の表面を窒化処理する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化処理は、６００℃以上、且つ８００℃以下の温度と２０Ｔｏｒｒ以上、且つ７６０Ｔｏｒｒ以下の圧力で窒素含有気体を用いて行うことを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
- 前記窒素含有気体として、ＮＨ３気体を単独で使用し或いはＮＨ３／ＡｒまたはＮＨ３／Ｎ２の混合気体を使用することを特徴とする請求項３記載のフラッシュメモリ素子の製造方法。
- 前記酸化膜は、ＳｉＨ４／Ｎ２ＯまたはＳｉＨ２Ｃｌ２／Ｎ２Ｏの混合気体で形成され、７００℃以上、且つ９００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ２Ｔｏｒｒ以下の圧力でＣＶＤ法によって形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記酸化膜を形成するために前記半導体基板を蒸着チャンバーにロードする過程でローディング温度を３００℃以下に設定することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化膜は、ＳｉＨ４／ＮＨ３またはＳｉＨ２Ｃｌ２／ＮＨ３の混合気体で形成され、６００℃以上、且つ８００℃以下の温度と０.０５Ｔｏｒｒ以上、且つ３Ｔｏｒｒ以下の圧力でＣＶＤ法によって形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化膜の上部が所定の厚さだけ前記酸化窒化膜に変わることを考慮して窒化膜の厚さを決定することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記酸化窒化膜は、Ｏ２ガス及びＨ２ガスを蒸着チャンバーに供給して前記半導体基板の表面にスチームを形成する方式で前記窒化膜を酸化させて形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記Ｈ２の割合は最高３３％とし、圧力は２０Ｔｏｒｒ以下に維持し、温度は８００℃以上、且つ１０５０℃以下に維持することを特徴とする請求項９記載のフラッシュメモリ素子の製造方法。
- 前記窒化膜の最終厚さが３０Å以上、且つ１００Å以下となり、前記窒化膜の酸化損失によって形成される前記酸化窒化膜の厚さが３０Å以上、且つ１００Å以下となることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
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