JP5052787B2 - フラッシュメモリ素子の製造方法 - Google Patents

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Description

本発明は、半導体メモリ素子の製造方法に係り、特にフラッシュメモリ素子の製造方法に関する。
一般に、フラッシュメモリ素子のメモリセルパターンは、図１に示したように、半導体基板１１、トンネル酸化膜１３、フローティングゲート１４、ＯＮＯ誘電体膜１５、コントロールゲート１６が順次積層された構造を持つ。最近、前記トンネル酸化膜１３は、純粋なシリコン酸化膜（ＳｉＯ２）のみで形成されず、前記シリコン酸化膜と窒化物との結合(incorporation)形態である酸化窒化膜(oxynitride)で形成されている。酸化窒化膜で形成されたトンネル酸化膜を形成するために、前記半導体基板１１上に、シリコン酸化膜（ＳｉＯ２）の蒸着工程と、前記シリコン酸化膜（ＳｉＯ２）に窒素(nitrogen)を結合させる工程が順次行われる。酸化窒化膜で形成されたトンネル酸化膜のチャージブレークダウン（charge break down、Ｑｂｄ）特性、ＦＮ(Fowler-Nordheim)ストレス特性、ホットキャリア注入特性および耐性特性は、純粋なシリコン酸化膜（ＳｉＯ２）のみで形成されたトンネル酸化膜に比べて優れる。一方、トンネル酸化膜において窒素の濃度が低いほど、フローティングゲートのチャージトラップ(charge trap)値、すなわちメモリセルのしきい値電圧が高くなるという問題点がある。よって、トンネル酸化膜の窒素濃度は、設定された条件範囲内に存在しなければならない。しかし、最近、半導体メモリ装置の高集積化要求に応えて、トンネル酸化膜の厚さが減少している。このように、トンネル酸化膜の厚さが減少する場合、前記シリコン酸化膜（ＳｉＯ２）に窒素を結合させる工程において、トンネル酸化膜に含まれる窒素の濃度が減少する。このような問題は、７０ｎｍ以下の超微細パターンを有するフラッシュメモリ素子の場合にさらに激しくなる。また、メモリセルに対してプログラム動作と消去動作が繰り返し行われる過程で、前記トンネル酸化膜を介して移動する電子によって、前記トンネル酸化膜のチャージブレークダウン（Ｑｂｄ）特性が劣化してゲートディスターバンス(gate disturbance)特性が劣化するという問題点がある。
一方、前記ＯＮＯ誘電体膜１５は、ＯＮＯ１酸化膜１５ａ、ＯＮＯ２窒化膜１５ｂ、ＯＮＯ３酸化膜１５ｃが順次積層された構造を持つ。前記ＯＮＯ誘電体膜１５は、メモリセルのプログラム動作、消去動作および読み出し動作に大きい影響を及ぼす。ここで、前記ＯＮＯ誘電体膜１５は、その厚さだけでなく、前記ＯＮＯ１酸化膜１５ａ、前記ＯＮＯ２窒化膜１５ｂおよび前記ＯＮＯ３酸化膜１５ｃそれぞれの膜質がメモリセルの動作特性に重要な影響を及ぼす。この中でも、特に前記ＯＮＯ１酸化膜１５ａの膜厚と膜質は、セルトランジスタの電荷漏洩(charge leakage)および電荷保存(charge retention)特性に大きい影響を及ぼす。その理由は、前記ＯＮＯ１酸化膜１５ａが、前記フローティングゲート１４に注入された電子による漏洩電流を抑制する役割を担当するためである。したがって、前記ＯＮＯ１酸化膜１５ａは、膜厚が薄く且つ優れた膜質を持つように形成されることが好ましい。
ここで、前記ＯＮＯ１酸化膜１５ａと前記ＯＮＯ３酸化膜１５ｃの蒸着は、一般に、ＤＳＣ(DichloroSilan；ＳｉＨ２Ｃｌ２)またはＭＳ（ＳｉＨ４）に基づいたＣＶＤ方式によって行われる。ところが、ＣＶＤ方式による蒸着工程によって形成された酸化膜の膜質は、乾式または湿式酸化工程によって形成された酸化膜の膜質より劣っている。したがって、薄くて優れた膜質の酸化膜を形成するために、熱酸化工程が使用される。しかしながら、熱酸化工程によれば、ドープされたポリシリコン膜で形成されたフローティングゲート１４の表面特性により、前記フローティングゲート１４の上部に前記ＯＮＯ１酸化膜１５ａが薄く形成されることが難しい。これを詳しく説明すると、前記フローティングゲート１４を成しているポリシリコン膜は、グレーン構造を持つため、図１に示すように、その上部の表面に粒界(grain boundary)による溝を有する。よって、前記フローティングゲート１４の上部に前記ＯＮＯ１酸化膜１５ａが蒸着されるとき、熱力学的に不安定な前記ポリシリコン膜の表面の溝に前記ＯＮＯ１酸化膜１５ａが厚く形成されるので、全体的な前記ＯＮＯ１酸化膜１５ａの膜厚が増加するうえ、不均一な界面を有する。
一方、前記ＯＮＯ２窒化膜１５ｂは、多孔性(porous)構造であり、壊れ易いため、前記ＯＮＯ２窒化膜１５ｂの膜質改善のために、前記ＯＮＯ２窒化膜１５ｂの形成の後、高温のアニール工程が行われるべきである。したがって、メモリセルの動作特性（電荷漏洩および電荷保存）条件を満足させるために、前記ＯＮＯ誘電体膜１５が蒸着された後、前記ＯＮＯ誘電体膜１５の膜質を改善するための高温の湿式アニール工程が大気圧で長時間実行される。しかし、前記ＯＮＯ誘電体膜１５が高温の湿式雰囲気中で長期間露出される場合、前記ＯＮＯ誘電体膜１５にサーマルバジェット(thermal budget)が誘発されるおそれがあり、前記ＯＮＯ２窒化膜１５ｂにパンチ(punch)現象が発生するおそれがある。その結果、前記ＯＮＯ誘電体膜１５の誘電定数が変化してセルトランジスタのプログラム動作、消去動作、および読み出し動作時間が低下するという問題点がある。
そこで、本発明の目的は、半導体基板またはポリシリコン膜の上に窒化膜をまず形成した後、アニール工程を用いた酸化工程によって窒化膜の下方に酸化膜を形成することにより、さらに薄くて優れた膜質を有するトンネル酸化膜またはＯＮＯ１酸化膜を形成してメモリセルの動作性能を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明は、フィールド領域とアクティブ領域に画定される半導体基板の表面に洗浄工程を行った後、前記半導体基板の上に窒化膜を形成する段階と、Ｎ２ＯまたはＮＯガス雰囲気中でアニール工程を用いた酸化工程を行い、前記窒化膜と前記半導体基板との界面にシリコン酸化膜を形成することにより、前記半導体基板の上に、前記シリコン酸化膜と前記窒化膜が積層された構造のトンネル酸化膜を形成する段階と、前記アクティブ領域の前記トンネル酸化膜の上にゲートパターンを形成する段階とを含み、前記ゲートパターンを形成する段階は、前記トンネル酸化膜の上にフローティングゲート用第１ポリシリコン膜を蒸着する段階と、前記第１ポリシリコン膜の表面に洗浄工程を行った後、前記第１ポリシリコン膜の上にＯＮＯ２窒化膜を形成する段階と、前記Ｎ ２ ＯまたはＮＯガス雰囲気のアニール工程を用いた酸化工程を行い、前記ＯＮＯ２窒化膜と前記第１ポリシリコン膜との界面にＯＮＯ１酸化膜を形成する段階と、前記ＯＮＯ２窒化膜の上にＯＮＯ３酸化膜を蒸着して、前記第１ポリシリコン膜の上に、前記ＯＮＯ１酸化膜、前記ＯＮＯ２窒化膜、および前記ＯＮＯ３酸化膜が積層された構造のＯＮＯ誘電体膜を形成する段階と、を含むことを特徴とする、フラッシュメモリ素子の製造方法が提供される。
以上述べたように、本発明によれば、半導体基板またはポリシリコン膜の上に窒化膜がまず形成された後、アニール工程を用いた酸化工程によって窒化膜の下方に酸化膜が形成されるので、さらに薄くて優れた膜質を有するトンネル酸化膜またはＯＮＯ１酸化膜が形成でき、メモリセルの動作性能が向上できる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
図２〜図３は、本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。図２〜図３には、図面の簡略化のために、ゲートパターン（すなわち、セルパターン）の形成されるアクティブ領域のみが示される。図２〜図３に示した同一の参照符号は、同一の機能をする同一の構成要素を示す。
図２（ａ）を参照すると、まず、フィールド領域（図示せず）とアクティブ領域（図示せず）に画定される半導体基板３１の表面に洗浄工程が行われた後、前記半導体基板３１の上に窒化膜３２ａが形成される。ここで、前記洗浄工程は、常温から８０℃までの温度を有するＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の割合で混合された溶液）とＤＨＦ(Diluted HF；５０：１の割合でＨ２Ｏによって希釈されたＨＦ溶液)を用いて行われるか、またはＢＯＥ(Buffer Oxide Etchant；１００：１または３００：１の割合でＨ２Ｏによって希釈されたＨＦとＮＨ４Ｆの混合溶液)と前記ＳＣ−１を用いて行われる。
また、前記窒化膜３２ａは、後述する様々な方法によって形成できる。前記窒化膜３２ａは、ＳｉＨ４およびＮＨ３の混合気体、またはＳｉＨ２Ｃｌ２およびＮＨ３の混合気体を用いて、６００℃〜８００℃の温度と０．０５Ｔｏｒｒ〜２Ｔｏｒｒの圧力で行われるＣＶＤ工程によって形成される。また、前記窒化膜３２ａは、Ｎ２のみを使用し、あるいはＮ２とＡｒの混合気体を使用したプラズマを用いて形成できる。また、前記窒化膜３２ａは、ＮＨ３のみを用いるか、あるいはＮＨ３とＡｒとの混合気体、もしくはＮＨ３とＮ２との混合気体を用いて６００℃〜８００℃の温度と２０Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で行われる急速熱処理工程によって形成できる。
ここで、前記窒化膜３２ａの形成は、前記半導体基板３１の表面酸化を抑制するために、３００℃以下の低温雰囲気中で行われることが好ましく、前記窒化膜３２ａの膜厚は、２０Å〜７０Åにすることが好ましい。また、前記半導体基板３１の洗浄工程以後、時間遅れなしに前記半導体基板３１上に前記窒化膜３２ａが形成されることが好ましい。このように時間遅れなしに前記窒化膜３２ａが形成される理由は、大気中のＣまたはＣＯ２によって前記半導体基板３１が汚染することを防止して、形成される前記窒化膜３２ａの表面が不均一になることを防止するためである。
図２（ｂ）を参照すると、前記窒化膜３２ａの形成された前記半導体基板３１にＮ２ＯまたはＮＯガス雰囲気のアニール工程を用いた酸化工程が行われる。その結果、前記窒化膜３２ａと前記半導体基板３１との界面にシリコン酸化膜３２ｂが形成される。したがって、前記半導体基板上３１に、前記シリコン酸化膜３２ｂと前記窒化膜３２ａが積層された構造のトンネル酸化膜３２が形成される。
このように既存のＯ２ガス雰囲気中における酸化方法の代わりに、Ｎ２ＯまたはＮＯガス雰囲気中で酸化工程が行われる理由は、前記Ｏ２ガス雰囲気中で酸化工程が行われる場合、前記窒化膜３２ａの上部表面のみが酸化し、前記窒化膜３２ａの上部表面に形成された酸化膜によって酸素粒子が前記半導体基板３１まで浸透しないため、前記窒化膜３２ａと前記半導体基板３１との界面に酸化膜が形成されないためである。したがって、既存の湿式および乾式方式を用いた酸化工程に比べて、前記アニール工程を用いた酸化工程によって形成された前記トンネル酸化膜３２がより優れた膜質を持つ。
一方、前記アニール工程は、前記半導体基板３１上に前記窒化膜３２ａが形成された後、時間遅れなしに前記Ｎ２ＯまたはＮＯガス雰囲気中で行われることが好ましく、６００℃〜１０００℃の温度、５００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で行われることが好ましい。前記アニール工程は、前記アニール工程の温度を低めるために、前記Ｎ２ＯまたはＮＯガスを酸化装備の花火反応タイプのトーチ(torch)またはランプタイプのトーチに予め通過させることにより、前記アニール工程の行われるファーネス(furnace)に流入する前に、予め前記Ｎ２ＯまたはＮＯガスを分解させる工程を含むことができる。
ここで、前記酸化工程で使用される工程ガス別に分解されるが、要求エネルギーを比較すると、表１に示すとおりである。
Figure 0005052787
表１に示すように、前記Ｎ２ＯガスがＮ２とＯに分解されるのに要求されるエネルギーが最も低いので、前記Ｎ２Ｏガスの化学反応割合(chemical reaction rate)が最も大きい。したがって、前記アニール工程を用いた前記酸化工程で前記Ｎ２Ｏガスが使用される場合、低温でも前記酸化工程が実施できる。
前記窒化膜３２ａと前記半導体基板３１との界面に形成される前記シリコン酸化膜３２ｂの膜厚は、１０Å〜５０Åであることが好ましい。
図示してはいないが、前記トンネル酸化膜３２が形成された後、前記トンネル酸化膜３２の膜質を改善させ、前記シリコン酸化膜３２ｂと前記窒化膜３２ａとの結合力を強化させるために、７５０℃〜８００℃の温度で湿式および乾式酸化方式によって行われる追加のアニール工程が実施できる。
その後、ゲートパターンの形成のために、図３（ａ）に示すように、前記トンネル酸化膜３２の上にフローティングゲート用第１ポリゲート用第１ポリシリコン膜３３が蒸着される。ここで、前記第１ポリシリコン膜３３として、ＰまたはＡｓのドーパントを用いてドープされたポリシリコン膜が使用できる。この際、前記ドーパントのドーピング濃度は、１Ｅ２０ｃｍ ３ 〜５Ｅ２１ｃｍ ３ であることが好ましい。択一的に、前記第１ポリシリコン膜３３の蒸着は、後述する方法で形成できる。すなわち、前記トンネル酸化膜３２の上に、ドープされていないポリシリコン膜（図示せず）がまず蒸着された後、前記ドープされていないポリシリコン膜の上に、ドープされたポリシリコン膜が蒸着される。その後、ＰＨ３雰囲気中でプラズマ熱工程が行われることにより、前記ドープされていないポリシリコン膜が、上部に蒸着された前記ドープされたポリシリコン膜のドーパントによってドープされる。その結果、前記トンネル酸化膜３２の上に、ドープされたポリシリコン膜からなる前記第１ポリシリコン膜３３が形成できる。このようにドープされていないポリシリコン膜をまず蒸着する理由は、ドープされたポリシリコン膜が前記トンネル酸化膜３２の上に直接蒸着される場合、前記ドーパント（例えばＰ）が前記トンネル酸化膜３２に浸透して前記トンネル酸化膜３２の膜質を低下させることを防止するためである。択一的に、前記ドープされていないポリシリコン膜が蒸着された後、前記ドープされていないポリシリコン膜の表面にリップル(ripple)が形成されるように処理できる。
一方、図３（ａ）には示されていないが、前記トンネル酸化膜３２の上に前記第１ポリシリコン膜３３が蒸着された後、前記フィード領域にトレンチ絶縁膜（図示せず）が形成される。これを詳しく説明すると、前記第１ポリシリコン膜３３の上にハードマスク窒化膜（図示せず）、ハードマスク酸化膜（図示せず）、反射防止膜（図示せず）、およびフォトレジスト（図示せず）が順次形成される。前記フォトレジストがパターニングされた後、前記フォトレジストパターンをエッチングマスクとして用いるエッチング工程が行われることにより、前記フィールド領域の前記反射防止膜と前記ハードマスク酸化膜が除去される。前記フォトレジストパターンと前記反射防止膜が除去された後、前記ハードマスク酸化膜をエッチングマスクとして用いるエッチング工程が行われることにより、前記フィールド領域の前記ハードマスク窒化膜、前記第１ポリシリコン膜３３、前記トンネル酸化膜３２および前記半導体基板３１がエッチングされる。その結果、前記フィールド領域にトレンチ（図示せず）が形成される。その後、前記ハードマスク酸化膜が除去され、全体構造の上部にＨＤＰ(High Density Plasma)酸化膜が蒸着される。前記ハードマスク窒化膜を停止層として用いる化学的機械的研磨(Chemical Mechanical Polishing)のような平坦化工程によって前記ハードマスク窒化膜が除去されることにより、前記フィールド領域に前記トレンチ絶縁膜が形成される。
図３（ａ）を参照すると、前記トンネル酸化膜３２の上に前記第１ポリシリコン膜３３が蒸着された後、前記第１ポリシリコン膜３３の表面に洗浄工程が行われた後、時間遅れなしに前記第１ポリシリコン膜３３の上にＯＮＯ２窒化膜３４ａが形成される。このように時間遅れなしに前記第１ポリシリコン膜３３の上にＯＮＯ２窒化膜３４ａが形成される理由は、大気中のＣまたはＣＯ２によって前記第１ポリシリコン膜３３が汚染することを防止して、形成される前記ＯＮＯ２窒化膜３４ａの表面が不均一になることを防止するためである。ここで、前記洗浄工程は、図２（ａ）を参照して上述した前記半導体基板３１の洗浄工程と実質的に同一なので、これについての詳細な説明は省略する。また、前記ＯＮＯ２酸化膜３４ａを蒸着するための方法及び条件と、前記ＯＮＯ２酸化膜３４ａの膜厚条件は、図２（ａ）を参照して上述した前記窒化膜３２ａを形成するための条件と実質的に同様なので、これについての詳細な説明は省略する。
図３（ｂ）を参照すると、前記第１ポリシリコン膜３３の上にＯＮＯ２窒化膜３４ａが形成された後、前記Ｎ２ＯまたはＮＯガス雰囲気中でアニール工程が行われることにより、前記ＯＮＯ２窒化膜３４ａと前記第１ポリシリコン膜３３間の界面にＯＮＯ１酸化膜３４ｂが形成される。ここで、前記ＯＮＯ１酸化膜３４ｂの形成のための前記アニール工程の方式及び条件と、前記ＯＮＯ１酸化膜３４ｂの膜厚条件は、図２（ｂ）を参照して上述した前記トンネル酸化膜３２の形成のための条件と実質的に同様なので、これについての詳細な説明は省略する。
図３（ｃ）を参照すると、前記ＯＮＯ１酸化膜３４ｂが形成された後、時間遅れなしに前記ＯＮＯ２窒化膜３４ａの上にＯＮＯ３酸化膜３４ｃが蒸着される。その結果、前記第１ポリシリコン膜３３（すなわち、フローティングゲート）の上に、前記ＯＮＯ１酸化膜３４ｂ、前記ＯＮＯ２窒化膜３４ａおよび前記ＯＮＯ３酸化膜３４ｃが積層された構造のＯＮＯ誘電体膜３４が形成される。ここで、前記ＯＮＯ３酸化膜３４ｃは、ＳｉＨ４とＮ２Ｏとの混合気体、またはＳｉＨ２Ｃｌ２とＮ２Ｏとの混合気体を用いて、７００℃〜９００℃の温度と０．０５Ｔｏｒｒ〜２Ｔｏｒｒの圧力で行われるＣＶＤ工程によって蒸着される。また、前記ＯＮＯ２窒化膜３４ａ上に蒸着される前記ＯＮＯ３酸化膜３４ｃの膜厚は３０Å〜１００Åであることが好ましい。その後、前記ＯＮＯ２窒化膜３４ｃのピンホールを除去し、前記ＯＮＯ２窒化膜３４ｃのストレスを緩和させるために、スチームアニール工程が行われる。前記スチームアニール工程は、前記ＯＮＯ誘電体膜の膜質を改善させ、前記ＯＮＯ１酸化膜、前記ＯＮＯ２窒化膜および前記ＯＮＯ３酸化膜の結合力を強化させるために、７５０℃〜８００℃の温度で湿式酸化方式によって行われることが好ましい。
次に、前記ＯＮＯ誘電体膜３４の上にコントロールゲート用第２ポリシリコン膜３５ａと金属シリサイド膜３５ｂが順次蒸着される。好ましくは、前記第２ポリシリコン膜３５ａとしてはドープされたポリシリコン膜が使用でき、前記金属シリサイド膜３５ｂとしてはＷＳｉ２が使用できる。その後、前記金属シリサイド膜３５ｂの上にハードマスク膜３６、反射防止膜３８およびフォトレジスト３８が順次形成される。
図３（ｃ）には示されていないが、その後、前記フォトレジスト３８がパターニングされ、前記フォトレジスト３８パターンをエッチングマスクとして用いるエッチング工程が行われることにより、前記ゲートパターンが形成されるべき領域を除いた残り領域の前記反射防止膜と前記ハードマスク膜が除去される。前記フォトレジスト３８パターンと前記反射防止膜３７が除去され、前記ハードマスク膜３６をエッチングマスクとして用いるエッチング工程が行われることにより、前記残り領域の前記金属シリサイド膜３５ｂ、前記第２ポリシリコン膜３５ａ、前記ＯＮＯ誘電体膜３４および前記第１ポリシリコン膜３３が除去される。
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解するであろう。
従来のフラッシュメモリ素子の製造方法を説明するための半導体基板の一部を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
３１ 半導体基板
３２ａ 窒化膜
３２ｂ 酸化膜
３３ 第１ポリシリコン膜
３４ａ ＯＮＯ２窒化膜
３４ｂ ＯＮＯ１酸化膜
３４ｃ ＯＮＯ３酸化膜
３５ａ 第２ポリシリコン膜
３５ｂ 金属シリサイド膜
３６ ハードマスク膜
３７ 反射防止膜
３８ フォトレジスト

Claims (24)

  1. フィールド領域とアクティブ領域に画定される半導体基板の表面に洗浄工程を行った後、前記半導体基板の上に窒化膜を形成する段階と、
    Ｎ２ＯまたはＮＯガス雰囲気中でアニール工程を用いた酸化工程を行い、前記窒化膜と前記半導体基板との界面にシリコン酸化膜を形成することにより、前記半導体基板の上に、前記シリコン酸化膜と前記窒化膜が積層された構造のトンネル酸化膜を形成する段階と、
    前記アクティブ領域の前記トンネル酸化膜の上にゲートパターンを形成する段階とを含み、
    前記ゲートパターンを形成する段階は、
    前記トンネル酸化膜の上にフローティングゲート用第１ポリシリコン膜を蒸着する段階と、
    前記第１ポリシリコン膜の表面に洗浄工程を行った後、前記第１ポリシリコン膜の上にＯＮＯ２窒化膜を形成する段階と、
    前記Ｎ ２ ＯまたはＮＯガス雰囲気のアニール工程を用いた酸化工程を行い、前記ＯＮＯ２窒化膜と前記第１ポリシリコン膜との界面にＯＮＯ１酸化膜を形成する段階と、
    前記ＯＮＯ２窒化膜の上にＯＮＯ３酸化膜を蒸着して、前記第１ポリシリコン膜の上に、前記ＯＮＯ１酸化膜、前記ＯＮＯ２窒化膜、および前記ＯＮＯ３酸化膜が積層された構造のＯＮＯ誘電体膜を形成する段階と、を含むことを特徴とする、フラッシュメモリ素子の製造方法。
  2. 前記ゲートパターンを形成する段階は、
    前記ＯＮＯ誘電体膜を形成する段階以後、
    前記ＯＮＯ２窒化膜のピンホールを除去し、前記ＯＮＯ２窒化膜のストレスを緩和させるために、スリームアニール工程を行う段階と、
    前記ＯＮＯ誘電体膜の上にコントロールゲート用第２ポリシリコン膜と金属シリサイド膜を順次蒸着する段階と、
    前記金属シリサイド膜の上にハードマスク膜、反射防止膜およびフォトレジストを順次形成する段階と、
    前記フォトレジストをパターニングした後、前記フォトレジストパターンをエッチングマスクとして用いて、前記ゲートパターンが形成されるべき領域を除いた残り領域の前記反射防止膜と前記ハードマスク膜をエッチングして除去する段階と、
    前記フォトレジストパターンと前記反射防止膜を除去し、前記ハードマスク膜をエッチングマスクとして用いて、前記残り領域の前記金属シリサイド膜、前記第２ポリシリコン膜、前記ＯＮＯ誘電体膜および前記第１ポリシリコン膜をエッチングして除去する段階とさらにを含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記ゲートパターンを形成する段階は、前記第１ポリシリコン膜を蒸着する段階の後、前記フィールド領域にトレンチ絶縁膜を形成する段階をさらに含み、
    前記トレンチ絶縁膜を形成する段階は、
    前記第１ポリシリコン膜の上にハードマスク窒化膜、ハードマスク酸化膜、反射防止膜およびフォトレジストを順次形成する段階と、
    前記フォトレジストをパターニングした後、前記フォトレジストパターンをエッチングマスクとして用いるエッチング工程を行うことにより、前記フィールド領域の前記反射防止膜と前記ハードマスク酸化膜を除去する段階と、
    前記フォトレジストパターンと前記反射防止膜を除去し、前記ハードマスク酸化膜をエッチングマスクとして用いて、前記フィールド領域の前記ハードマスク窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜および前記半導体基板をエッチングして、前記フィールド領域にトレンチを形成する段階と、
    前記ハードマスク酸化膜を除去し、全体構造の上部にＨＤＰ(High Density Plasma)酸化膜を蒸着する段階と、
    前記ハードマスク窒化膜を停止層として用いて、前記ＨＤＰ酸化膜を平坦化した後、前記ハードマスク窒化膜を除去することにより、前記フィールド領域に前記トレンチ絶縁膜を形成する段階とを含むことを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
  4. 前記第１ポリシリコン膜は、ＰまたはＡｓのドーパントを用いてドープされたポリシリコン膜であることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記第１ポリシリコン膜における前記ドーパントのドーピング濃度は１Ｅ２０ｃｍ ３ 〜５Ｅ２１ｃｍ ３ であることを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記第１ポリシリコン膜を蒸着する段階は、
    前記トンネル酸化膜の上に、ドープされていないポリシリコン膜を蒸着する段階と、
    前記ドープされていないポリシリコン膜の上に、ドープされたポリシリコン膜を蒸着する段階と、
    ＰＨ３雰囲気中でプラズマ熱工程を行い、前記ドープされていないポリシリコン膜をドープすることにより、前記トンネル酸化膜の上に、ドープされたポリシリコン膜からなる前記第１ポリシリコン膜を形成する段階とを含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記第１ポリシリコン膜を蒸着する段階は、前記ドープされていないポリシリコン膜の表面にリップルを形成する工程をさらに含むことを特徴とする、請求項６に記載のフラッシュメモリ素子の製造方法。
  8. 前記第２ポリシリコン膜はドープされたポリシリコン膜であり、前記金属シリサイド膜はＷＳｉ２であることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
  9. 前記半導体基板の表面の洗浄工程および前記第１ポリシリコン膜の表面の洗浄工程は、常温で８０℃までの温度を有するＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の割合で混合された溶液）とＤＨＦ（Diluted HF；５０：１の割合でＨ２Ｏによって希釈されたＨＦ溶液）を用いて行われるか、またはＢＯＥ(Buffer Oxide Etchant；１００：１または３００：１の割合でＨ２Ｏによって希釈されたＨＦとＮＨ４Ｆの混合溶液)と前記ＳＣ−１を用いて行われる工程であることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記窒化膜を形成する段階と、前記ＯＮＯ２窒化膜を形成する段階は、ＳｉＨ４とＮＨ３との混合気体、またはＳｉＨ２Ｃｌ２とＮＨ３との混合気体を用いて、６００℃〜８００℃の温度と０．０５Ｔｏｒｒ〜２Ｔｏｒｒの圧力で行われるＣＶＤ工程によって実行されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  11. 前記窒化膜を形成する段階と、前記ＯＮＯ２窒化膜を形成する段階において、前記窒化膜と前記ＯＮＯ２窒化膜は、Ｎ２のみを使用しまたはＮ２とＡｒとの混合気体を使用したプラズマを用いて形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  12. 前記窒化膜を形成する段階と、前記ＯＮＯ２窒化膜を形成する段階は、ＮＨ３のみ、またはＮＨ３とＡｒの混合気体、またはＮＨ３とＮ２の混合気体を用いて、６００℃〜８００℃の温度と２０Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で行われる急速熱処理工程によって実行されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  13. 前記窒化膜を形成する段階において、形成される前記窒化膜の膜厚は２０Å〜７０Åであり、前記ＯＮＯ２窒化膜を形成する段階において、形成される前記ＯＮＯ２窒化膜の膜厚は２０Å〜７０Åであることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  14. 前記窒化膜を形成する段階は、前記半導体基板の表面酸化を抑制するために、３００℃以下の低温雰囲気で行われ、前記ＯＮＯ２窒化膜を形成する段階は、前記第１ポリシリコンの表面酸化を抑制するために、３００℃以下の低温雰囲気で行われることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  15. 前記アニール工程は、前記窒化膜または前記ＯＮＯ２窒化膜の形成工程の後、時間遅延なく、前記Ｎ２ＯまたはＮＯガス雰囲気中で６００℃〜１０００℃の温度で行われる工程であることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  16. 前記アニール工程は、５００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力で行われる工程であることを特徴とする、請求項１５に記載のフラッシュメモリ素子の製造方法。
  17. 前記窒化膜と前記半導体基板との界面に形成される前記シリコン酸化膜の膜厚は１０Å〜５０Åであり、前記ＯＮＯ１酸化膜の膜厚は１０Å〜５０Åであることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  18. 前記アニール工程は、前記アニール工程の温度を低めるために、前記Ｎ２Ｏガスを、酸化装備の花火反応タイプのトーチまたはランプタイプのトーチに予め通過させることにより、前記アニール工程が行われるファネースに流入する前に予め前記Ｎ２Ｏガスを分解させる工程を含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  19. 前記アニール工程は、前記アニール工程の温度を低めるために、前記ＮＯガスを、酸化装備の花火反応タイプのトーチまたはランプタイプのトーチに予め通過させることにより、前記アニール工程が行われるファネースに流入する前に予め前記ＮＯガスを分解させる工程を含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  20. 前記トンネル酸化膜を形成する段階の後、前記トンネル酸化膜の膜湿を改善させ、前記シリコン酸化膜と前記窒化膜との結合力を強化させるために、７５０℃〜８００℃の温度で湿式および乾式酸化方式によって行われる追加のアニール工程をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  21. 前記ＯＮＯ誘電体膜を形成する段階において、前記ＯＮＯ３酸化膜は、ＳｉＨ４とＮ２Ｏとの混合気体、またはＳｉＨ２Ｃｌ２とＮ２Ｏとの混合気体を用いて、７００℃〜９００℃の温度と０．０５Ｔｏｒｒ〜２Ｔｏｒｒの圧力で行われるＣＶＤ工程によって形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  22. 前記ＯＮＯ誘電体膜を形成する段階において、前記ＯＮＯ２窒化膜の上に蒸着される前記ＯＮＯ３酸化膜の膜厚は３０Å〜１００Åであることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  23. 前記スチームアニール工程は、前記ＯＮＯ誘電膜の膜質を改善させ、前記ＯＮＯ１酸化膜、前記ＯＮＯ２窒化膜および前記ＯＮＯ３酸化膜の結合力を強化させるために、７５０℃〜８００℃の温度で湿式酸化方式によって行われる工程であることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
  24. 前記窒化膜を形成する段階において、前記窒化膜は、前記半導体基板の洗浄工程の後、時間遅延なく前記半導体基板の上に形成され、
    前記ＯＮＯ２窒化膜を形成する段階において、前記ＯＮＯ２窒化膜は、前記第１ポリシリコン膜の洗浄工程の後、時間遅延なく前記第１ポリシリコン膜の上に形成され、
    前記ＯＮＯ誘電体膜を形成する段階において、前記ＯＮＯ３酸化膜は、前記ＯＮＯ１酸化膜を形成する段階の後、時間遅延なく前記ＯＮＯ２窒化膜の上に蒸着されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
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