KR20080076024A - 불 휘발성 메모리 소자의 형성 방법 - Google Patents

불 휘발성 메모리 소자의 형성 방법 Download PDF

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정대혁
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곽병용
배진혜
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Abstract

집적도가 향상된 불 휘발성 메모리 소자의 형성 방법은 우선, 기판에 액티브 영역을 한정한다. 상기 액티브 영역 상에 터널 절연막과, 상기 소자 분리 패턴들의 상부면보다 높은 상부면을 갖는 플로팅 게이트를 형성한다. 상기 소자 분리 패턴들 및 플로팅 게이트의 프로파일을 따라 연속적으로 유전막을 형성한다. 상기 유전막 표면을 화학적 세정한다. 상기 표면 일부가 제거된 유전막 상에 컨트롤 게이트를 형성한다. 상기와 같이 유전막 표면을 화학 처리함으로써, 상기 유전막 표면이 우수한 몰폴러지(morphology)를 가져, 유전막과 이후 형성되는 컨트롤 게이트 사이에 계면성 보이드(void) 생성을 억제할 수 있다.

Description

불 휘발성 메모리 소자의 형성 방법{Method of manufacturing a non-volatile memory device}
도 1은 종래 기술에 따라 형성된 불 휘발성 메모리 소자를 설명하기 위한 개략적인 SEM 사진이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자의 형성 방법을 설명하기 위한 개략적인 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 118 : 터널 절연막 패턴
120 : 플로팅 게이트 122 : 제3 소자 분리막 패턴
124 : 유전막 126 : 제2 도전막
본 발명은 불 휘발성 메모리 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된(self aligned) 구조를 갖는 불 휘발성 메모리 장치의 형성 방법에 관한 것이다.
불 휘발성 메모리 소자는 디지털 데이터를 전원이 없는 상태에서도 반영구적 으로 보존이 가능하며 전기적으로 쓰고 지우기가 모두 가능한 장점을 지니고 있다. 때문에, 휴대용 전자제품의 데이터 저장용으로 널리 사용되고 있다. 더구나, 최근에는 그 응용 분야가 디지털 카메라, MP3 플레이어, 휴대 전화의 메모리 등으로 확대되고 있다.
상기 불 휘발성 메모리 소자의 단위 셀(unit cell)은 터널 절연막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층된 구조를 갖는다.
그러나, 상기 메모리 셀의 디자인 룰이 점점 더 작아짐에 따라 상기 플로팅 게이트를 소정의 사진 공정을 수행하는데 한계가 있다. 따라서, 소자 분리 패턴과 자기 정렬된 구조를 갖는 플로팅 게이트를 형성함으로써, 상기 사진 공정의 한계를 극복할 수 있다.
상기 자기 정렬된 구조의 불 휘발성 메모리 소자의 단위 셀을 형성하는 방법은, 우선 기판 상에 패드 산화막 및 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 패드 산화막 및 기판을 식각하여 패드 산화막 패턴들 및 트렌치들을 형성한다. 상기 트렌치들을 매립하는 소자 분리막을 형성하고, 상기 마스크 패턴 및 패드 산화막 패턴들을 제거한다. 상기 소자 분리막의 측벽을 제거하여 인라지된(enlarged) 소자 분리 패턴들을 형성한다.
상기 소자 분리 패턴들에 의해 노출된 기판을 열 산화하여 터널 절연막을 형성하고, 상기 터널 절연막 상에 불순물이 도핑된 폴리실리콘막을 형성하여, 플로팅 게이트를 형성한다. 상기 소자 분리 패턴들의 상부를 습식 식각하여 상기 플로팅 게이트의 측벽 일부가 노출되도록 식각한다. 이때, 상기 습식 식각 공정을 수행하 는 동안 터널 절연막이 노출되지 않도록 한다.
상기 소자 분리 패턴들 및 플로팅 게이트의 프로파일을 따라 연속적으로 유전막을 형성하고, 상기 소자 분리 패턴들 사이를 매립하는 불순물이 도핑된 폴리실리콘막을 형성하여 컨트롤 게이트를 형성한다.
도 1은 종래 기술에 따라 형성된 불 휘발성 메모리 소자를 설명하기 위한 개략적인 SEM 사진이다.
도 1을 참조하면, 컨트롤 게이트 내에는 상기 유전막 표면을 따라 계면성 보이드가 생성되어 있다. 이는 상기 유전막의 표면 모폴리지에 의한 것으로, 유전막의 표면 특성이 이후 형성되는 컨트롤 게이트 내에 계면성 보이드를 생성시킨다.
상기 생성된 보이드는 이후 불 휘발성 메모리 소자의 불량을 초래하게 되어, 신뢰성을 저하시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 유전막 및 컨트롤 게이트 사이의 계면성 보이드 생성이 억제된 불 휘발성 메모리 소자의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리 소자의 형성 방법에 있어서, 기판에 액티브 영역을 한정하는 소자 분리 패턴들을 형성한다. 상기 액티브 영역 상에 터널 절연막과, 상기 소자 분리 패턴들의 상부면보다 높은 상부면을 갖는 플로팅 게이트를 형성한다. 상기 소자 분리 패턴들 및 플 로팅 게이트의 프로파일을 따라 연속적으로 유전막을 형성한다. 상기 유전막 표면을 화학적 세정한다. 상기 표면 일부가 제거된 유전막 상에 컨트롤 게이트를 형성한다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴들은, 기판 상에 패드 산화막 및 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막 및 기판을 식각하여, 패드 산화막 패턴 및 트렌치를 형성하고, 상기 트렌치를 매립하도록 상기 마스크 패턴 상에 소자 분리막을 형성하고, 상기 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막의 상부를 연마하여 예비 소자 분리 패턴들을 형성하고, 상기 마스크 패턴을 제거하여 상기 예비 소자 분리 패턴들의 측벽을 노출시킴으로써 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 유전막은 산화막, 질화막 및 산화막이 적층된 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 화학 처리는 오존 및 불산을 포함하는 화학 용액을 사용하여 수행될 수 있다. 상기 화학 용액은 0.010 내지 0.1% 농도의 불산과, 10 내지 100ppm 농도의 오존을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 화학 처리는 암모니아 및 과산화수소를 포함하는 화학 용액을 사용하여 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플로팅 게이트 및 컨트롤 게이트는 각각 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기와 같은 본 발명에 따르면, 화학 처리를 통하여 유전막 상의 오염물과, 유전막의 표면을 매끄럽게 형성함으로써, 이후 형성되는 컨트롤 게이트에 계면성 보이드 생성을 억제할 수 있다. 이로써, 후속되어 형성되는 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자의 형성 방법에 대해 상세하게 설명하면 다음과 같다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 불 휘발성 메모리 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 2를 참조하면, 기판(100) 상에 패드 산화막(pad oxide layer, 102) 및 마스크 패턴(mask pattern, 104)을 형성한다.
상기 기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판을 사용할 수 있다.
상기 패드 산화막(102)은 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정에 의해 형성될 수 있으며, 이후 형성되는 마스크 패턴(104)과 기판(100) 사이의 스트레스(stress)를 억제하는 기능을 수행한다.
상기 마스크 패턴(104)은 질화물을 포함하며 예컨대 실리콘 질화물을 사용할 수 있다. 상기 마스크 패턴(104)은 우선, 패드 산화막(102) 상에 질화막을 형성하고, 상기 질화막 상에 질화막을 부분적으로 노출시키는 포토레지스트 패턴(photoresist pattern)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 질화막을 식각하여 형성될 수 있다. 상기 마스크 패턴(104)이 형성된 후, 상기 포토레지스트 패턴은 에싱(ashing) 또는 스트립(strip) 공정을 수행하여 제거할 수 있다.
도 3을 참조하면, 상기 마스크 패턴(104)을 식각 마스크로 사용하여 상기 패 드 산화막(102) 및 기판(100)을 순차적으로 식각하여, 패드 산화막 패턴(106) 및 트렌치(trench, 108)를 형성한다.
상기 식각 공정으로 이방성 식각 공정으로 보통 플라즈마 건식 식각(plasma dry etching)을 사용할 수 있다. 상기 플라즈마 건식 식각을 이용함으로써, 도시된 바와 같이 트렌치(108)가 하부로 갈수록 좁은 선폭을 갖게 된다.
상세하게 도시되어 있지는 않지만, 상기 트렌치(108) 내부에 열 산화막(thermal oxide layer)을 형성할 수 있다. 상기 열 산화막은 이전의 건식 식각 공정 시 발생한 표면 손상을 회복하기 위하여 상기 트렌치(108) 표면을 열 산화시켜 매우 얇은 두께로 상기 트렌치(108) 내부에 형성된다.
또한, 상기 열 산화막이 형성되어 있는 상기 트렌치(108)의 내측멱, 저면 및 마스크 패턴(104) 측면 및 상부면에 수백Å의 얇은 두께로 절연막 라이너(liner)를 형성할 수 있다. 상기 절연막 라이너는 이후 공정에 의해 상기 트렌치(108) 내에 매립되는 소자 분리막 내부의 스트레스를 감소시키고, 불순물 이온들이 소자 분리막 내로 침투하는 것을 방지하기 위하여 형성될 수 있다.
도 4를 참조하면, 상기 트렌치(108)를 매립하도록 상기 마스크 패턴(104) 상에 소자 분리막(도시되지 않음)을 형성한다.
상기 소자 분리막은 산화물을 포함하며, 특히 갭 매립 특성이 우수한 산화물을 포함하는 것이 바람직하다. 상기 갭 매립 특성이 우수한 산화물의 예로는, USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화물을 들 수 있다.
예컨대, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성할 수 있다.
또한, 필요한 경우에, 소자 분리막 대하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 소자 분리막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
이어서, 상기 마스크 패턴(104)의 상부면이 노출되도록 상기 소자 분리막의 상부를 연마하여 제1 소자 분리 패턴들(110)을 형성한다. 상기 연마 공정으로 에치백(etch back), 화학 기계적 연마(chemical mechanical polishing) 또는 에치백 및 화학 기계적 연마의 조합된 공정을 사용할 수 있다.
도 5를 참조하면, 상기 마스크 패턴(104) 및 패드 산화막 패턴(106)을 제거한다.
상기 마스크 패턴(104) 및 패드 산화막 패턴(106)을 제거함으로써, 상기 제1 소자 분리 패턴들(110) 사이에는 기판(100)을 노출시키는 제1 개구(112)가 생성된다.
다른 실시예에 따르면, 상기 마스크 패턴(104)만을 선택적으로 제거하며, 상기 패드 산화막 패턴(106)을 불 휘발성 메모리 소자의 터널 절연막 패턴으로 사용할 수 있다. 그러나, 패드 산화막 패턴(106)을 제거하고, 터널 절연막 패턴을 다시 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 제1 소자 분리 패턴들(110)을 습식 식각(wet etching)하여, 상기 제1 소자 분리 패턴들(110)로부터 상기 제1 소자 분리 패턴들(110)보다 작은 크기의 제2 소자 분리 패턴들(114)을 생성한다. 상기 습식 식각 공정에 의해 상기 제1 개구(112)로부터 제1 개구(112)보다 넓은 제2 개구(116)를 생성된다.
상기와 같은 공정을 인라지(enlarge) 공정이라 하고, 상기 인라지 공정에 의해 이후 형성되는 플로팅 게이트의 선폭(critical dimension)이 증가될 수 있다.
도 7을 참조하면, 상기 제2 개구(116) 저면에 노출된 기판(100) 상에 터널 절연막 패턴(118)을 형성한다. 상기 터널 절연막 패턴(118)은 산화물 또는 고유전율 물질(high-k material)을 포함할 수 있다.
예컨대, 상기 터널 절연막 패턴(118)이 실리콘 산화물을 포함할 경우, 상기 실리콘 산화물은 열 산화 공정에 의해 형성될 수 있다.
계속해서, 상기 터널 절연막 패턴(118) 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘(polysilicon doped impurity), 금속(metal), 금속 실리사이드(metal silicide) 및 금속 질화물(metal nitride) 중 선택된 하나 또는 그들의 조합일 수 있다.
이어서, 상기 제1 소자 분리 패턴들(110)의 상부면이 노출되도록 상기 제1 도전막의 상부를 연마하여 플로팅 게이트(floating gate, 120)를 형성한다. 상기 연마 공정으로는 에치백, 화학 기계적 연마 또는 에치백 및 화학 기계적 연마의 조 합 공정을 들 수 있다.
도 8을 참조하면, 상기 플로팅 게이트(120)의 측면을 노출시키도록 상기 제2 소자 분리 패턴들(114)의 상부를 제거하여, 상기 제2 소자 분리 패턴들(114)로부터 제3 소자 분리 패턴들(122)을 생성한다. 상기 제2 소자 분리 패턴들(114)의 상부 제거는 습식 식각 공정에 의해 수행된다.
상기 습식 식각 공정을 수행하는 동안, 상기 터널 절연막 패턴(118)이 노출되지 않도록 한다.
이처럼 상기 플로팅 게이트(120)의 측면이 노출됨으로써, 이후 형성되는 유전막(dielectric layer)과 상기 플로팅 게이트(120) 사이의 접촉 유효 면적이 증가하여, 커플링 비(coupling ratio)가 증가하게 된다.
도 9를 참조하면, 상기 플로팅 게이트(120) 및 제3 소자 분리 패턴들(122)의 프로파일(profile)을 따라 유전막(124)을 연속적으로 형성한다.
특히 상기 유전막(124)이 상기 플로팅 게이트(120) 사이의 갭(gap)을 매립되지 않도록 한다.
상기 유전막(124)은 플로팅 게이트(120)와 후에 형성될 컨트롤 게이트(control gate)를 절연시키는 기능을 한다. 또한, 상기 유전막(124)의 예로서는 산화막/질화막/산화막으로 이루어진 복합 유전막 또는 고유전율 물질로 이루어진 고유전율 물질막 등을 들 수 있다.
상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루 어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
도 10을 참조하면, 상기 유전막(124) 표면을 화학 세정(chemical cleaning)한다. 상기 화학 세정에 의해 상기 유전막(124) 상에 잔류하는 불순물 또는 상기 유전막(124) 표면 일부를 제거할 수 있다. 이로써, 상기 유전막(124) 표면의 몰포러지(morphology)가 매우 우수해질 수 있다.
이때, 상기 유전막(124)의 두께는 실질적으로 감소되지 않는다. 즉, 상기 유전막(124)의 표면을 매끄럽게 형성하도록 상기 유전막(124)의 표면을 화학 세정한다.
일 실시예에 따르면, 상기 화학 세정은 오존 및 불산을 포함하는 화학 용액을 사용하여 수행될 수 있다. 보다 상세하게 설명하면, 상기 화학 용액은 0.010 내지 0.1% 농도의 불산(HF)과, 10 내지 100ppm 농도의 오존(O3)과, 탈 이온수(di-ionized water)를 포함할 수 있다.
상기 화학 용액 내 불산 및 오존의 농도가 매우 작아, 상기 화학 용액으로 유전막(124)을 세정하면, 상기 유전막(124) 표면 일부만이 제거될 뿐 상기 유전막(124)이 식각되거나 상기 유전막(124)의 두께가 감소하지는 않는다.
다른 실시예에 따르면, 상기 화학 세정은 암모니아(NH3) 및 과산화수소(H2O2)를 포함하는 화학 용액을 사용하여 수행될 수 있다. 상기 화학 용액을 APM(ammonia and peroxide mixture)라 한다.
상기 APM 용액 내 암모니아(NH3) 및 과산화수소(H2O2)의 농도가 매우 작아, 전술한 바와 같이 유전막(124)이 식각되거나 상기 유전막(124)의 두께가 감소하지 않는다.
도 11을 참조하면, 상기 유전막(124) 상에 상기 플로팅 게이트(120) 사이 갭을 매립하는 제2 도전막(126)을 형성한다.
상기 제2 도전막(126)으로는 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 및 금속 실리사이드를 포함할 수 있으며, 이들을 단독으로 또는 적층하여 사용할 수 있다. 상기 제2 도전막(126)은 화학 기상 증착, 스퍼터링(sputtering) 또는 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.
이때, 상기 유전막(124) 표면의 몰포로지가 우수하여, 상기 유전막(124) 및 제2 도전막(126) 사이의 계면 증착력이 증가하게 된다. 따라서, 상기 유전막(124) 및 제2 도전막(126) 사이의 계면성 보이드 생성이 억제될 수 있다.
계속해서, 도시되어 있지는 않지만, 상기 제2 도전막(126), 유전막(124) 및 플로팅 게이트(120)를 패터닝하여, 컨트롤 게이트(도시되지 않음), 유전막 패턴(도시되지 않음) 및 플로팅 게이트(120)를 포함하는 불 휘발성 메모리 소자를 형성할 수 있다.
이처럼 화학 세정을 통해, 유전막 패턴 및 컨트롤 게이트 사이의 계면성 보이드 생성이 억제된 불 휘발성 메모리 소자를 형성함으로써, 상기 불 휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 농도가 낮은 오존 및 불산을 포함하는 화학 용액 또는 APM 용액을 이용하여 상기 유전막을 화학 세정함으로써, 유전막 표면이 매끄러워져 이후 증착되는 컨트롤 게이트와 유전막 사이의 계면성 보이드 생성이 억제될 수 있다.
이로써, 상기 유전막 및 컨트롤 게이트를 포함하는 불 휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판에 액티브 영역(active area)을 한정하는 소자 분리 패턴들을 형성하는 단계;
    상기 액티브 영역 상에 터널 절연막과, 상기 소자 분리 패턴들의 상부면보다 높은 상부면을 갖는 플로팅 게이트(floating gate)를 형성하는 단계;
    상기 소자 분리 패턴들 및 플로팅 게이트의 프로파일을 따라 연속적으로 유전막(dielectric layer)을 형성하는 단계;
    상기 유전막 표면을 화학 세정(chemical cleaning)하는 단계; 및
    상기 화학 세정한 유전막 상에 컨트롤 게이트(control gate)를 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성 방법.
  2. 제1항에 있어서, 상기 소자 분리 패턴들은,
    기판 상에 패드 산화막(pad oxide layer) 및 마스크 패턴(mask pattern)을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막 및 기판을 식각하여, 패드 산화막 패턴 및 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 매립하도록 상기 마스크 패턴 상에 소자 분리막을 형성하는 단계;
    상기 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막의 상부를 연마하 여 예비 소자 분리 패턴들을 형성하는 단계; 및
    상기 마스크 패턴을 제거하여, 상기 예비 소자 분리 패턴들의 측벽을 노출시킴으로써 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  3. 제1항에 있어서, 상기 유전막은 산화막, 질화막 및 산화막이 적층된 구조를 갖는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  4. 제1항에 있어서, 상기 화학 세정은 오존(O3) 및 불산(HF)을 포함하는 화학 용액을 사용하여 수행되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  5. 제4항에 있어서, 상기 화학 용액은 0.010 내지 0.1% 농도의 불산과, 10 내지 100ppm 농도의 오존을 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  6. 제1항에 있어서, 상기 화학 세정은 암모니아(NH3) 및 과산화수소(H2O2)를 포함하는 화학 용액을 사용하여 수행되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
  7. 제1항에 있어서, 상기 플로팅 게이트 및 컨트롤 게이트는 각각 불순물이 도핑된 폴리실리콘(polysilicon)을 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성 방법.
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