JP2000101038A

JP2000101038A - 半導体装置の製造方法

Info

Publication number: JP2000101038A
Application number: JP10263384A
Authority: JP
Inventors: Keiji Obara; 啓志小原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】ＯＮＯ膜のトップ酸化シリコン膜および中間の
窒化シリコン膜を薄く制御性よく形成する。【解決手段】多結晶または非晶質のシリコン層上に、ボ
トム酸化シリコン膜ＨＴＯ１を高温化学的気相堆積（Ｈ
Ｔ−ＣＶＤ）により成膜する工程と、ボトム酸化シリコ
ン膜ＨＴＯ１上に、中間窒化シリコン膜ＳｉＮを化学的
気相堆積（ＣＶＤ）により成膜する工程と、中間窒化シ
リコン膜ＳｉＮ上に、トップ酸化シリコンＨＴＯ２をＨ
Ｔ−ＣＶＤにより成膜する工程とを有する。好適には、
ボトム酸化シリコン膜ＨＴＯ１、中間窒化シリコン膜Ｓ
ｉＮ、トップ酸化シリコン膜ＨＴＯ２の成膜を、同一の
半導体製造装置を用いて連続して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＯＮＯ膜
を含む積層膜の形成において、トップ酸化シリコン膜及
びその下の窒化シリコン膜を制御性よく形成できる半導
体装置の製造方法に関する。

【０００２】

【従来の技術】従来から、半導体装置の導電層間に高い
容量結合が求められる場合、その間の絶縁膜として、薄
くても良好な絶縁特性を有するトップ酸化シリコン膜／
中間の窒化シリコン膜／ボトム酸化シリコン膜の積層膜
（ＯＮＯ膜）が用いられている。

【０００３】ＤＲＡＭの場合、ＯＮＯ膜をＤＲＡＭのキ
ャパシタ誘電体膜に用いている。この場合、出来るだけ
電荷蓄積量を多くするにはＯＮＯ膜を薄膜化し、かつ膜
全体の誘電率を上げる必要がある。また、ＥＰＲＯＭ，
Ｅ²ＰＲＯＭ，フラッシュ型Ｅ²ＰＲＯＭ等のフローテ
ィングゲートを有する不揮発性メモリ装置においては、
フローティングゲートとコントロールゲートとの間のゲ
ート間絶縁膜に、このＯＮＯ膜が用いられている。一般
に、不揮発性メモリ装置では、ゲート間絶縁膜として誘
電率の高い膜を出来るだけ薄く成膜すると、両ゲート間
のカップリング容量が大きくなり、これにより読み出し
／書き込み特性，オン電流などのメモリ特性が向上す
る。

【０００４】以上のような用途に用いられるＯＮＯ膜
は、比較的に誘電率の高い窒化シリコン膜を用いるとと
もに、単層の窒化シリコン膜を薄く成膜しただけではリ
ーク電流が増加することから、その上下の導電層側に絶
縁特性に優れた良質な酸化シリコン膜を薄く介在させて
薄膜化・高誘電率化を実現している。

【０００５】従来、このＯＮＯ膜の成膜では、下地がポ
リシリコンからなる場合、ポリシリコン表面を酸化して
ボトム酸化シリコンを形成し、ＣＶＤにより窒化シリコ
ン膜を最終膜厚より厚く堆積した後、窒化シリコン膜表
面を熱酸化することによりトップ酸化シリコン膜を形成
していた。

【０００６】

【発明が解決しようとする課題】ところが、この従来の
ＯＮＯ膜の成膜方法では、特にトップ酸化シリコン膜お
よび窒化シリコン膜の膜厚制御性が悪いという課題があ
った。これは、トップ酸化シリコン膜の形成を窒化シリ
コン膜の表面を熱酸化により行うため、トップ酸化シリ
コン膜厚が下地の窒化シリコン膜の膜質および膜厚に影
響されるためである。

【０００７】とくに容量値を上げることを目的として、
ＯＮＯ膜を薄膜化する場合に窒化シリコン膜が薄いと熱
酸化の速度が上がり、予定したより厚いトップ酸化膜が
形成され、また窒化シリコン膜の膜減りが大きなものと
なってしまうことがある。窒化シリコン膜の膜減りが大
きいと、ＯＮＯ膜内で窒化シリコン膜の割合が予定した
より増大し、ＯＮＯ膜を薄膜化したわりには、容量値が
増大しなくなる。その結果、できたＯＮＯ膜の容量値が
設計値からずれて、期待したキャパシタ蓄積容量または
メモリ特性が得られなくなることがある。

【０００８】本発明の目的は、ＯＮＯ膜のトップ酸化シ
リコン膜および中間の窒化シリコン膜を薄く制御性よく
形成することができる半導体装置の製造方法を提供する
ことである。

【０００９】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ボトム酸化シリコン膜、中間窒化シリコ
ン膜、トップ酸化シリコン膜を含む積層膜を有する半導
体装置の製造方法であって、形成した前記中間窒化シリ
コン膜上に、高温化学的気相堆積により前記トップ酸化
シリコンを成膜する。また、本発明に係る半導体装置の
製造方法は、ボトム酸化シリコン膜、中間窒化シリコン
膜、トップ酸化シリコン膜を含む積層膜を多結晶または
非晶質のシリコン層上に有する半導体装置の製造方法で
あって、前記多結晶または非晶質のシリコン層上に、前
記ボトム酸化シリコン膜を高温化学的気相堆積により成
膜する工程と、当該ボトム酸化シリコン膜上に、前記中
間窒化シリコン膜を化学的気相堆積により成膜する工程
と、当該中間窒化シリコン膜上に、前記トップ酸化シリ
コンを高温化学的気相堆積により成膜する工程とを含
む。

【００１０】好適には、前記ボトム酸化シリコン膜、前
記中間窒化シリコン膜、前記トップ酸化シリコン膜の成
膜を、同一の半導体製造装置を用いて連続して行う。

【００１１】この半導体装置の製造方法では、トップ酸
化シリコン膜を高温ＣＶＤにより成膜することから、ト
ップ酸化シリコン膜の膜厚が下地の窒化シリコン膜の膜
質や膜厚によって殆ど影響されない。また、窒化シリコ
ン膜の膜減りも殆どない。しがたって、予定した膜厚の
トップ酸化シリコン膜および中間の窒化シリコン膜が得
られる。また、トップ酸化シリコン膜を窒化シリコンの
熱酸化により形成する方法に比べ、総加熱量を低減でき
る。さらに、トップ酸化シリコン膜、中間窒化シリコン
膜、ボトム酸化シリコン膜の成膜を同一の半導体製造装
置を用いて連続して行うことができ、また個々の膜を異
なる装置で形成する場合のように装置間を搬送する間に
発生したパーティクルがＯＮＯ膜に取り込まれることも
ない。

【００１２】

【本発明の実施の形態】第１実施形態本実施形態は、本発明をＤＲＡＭのキャパシタ誘電体膜
の形成に適用した場合である。図１は、本実施形態に係
るＤＲＡＭのメモリセルアレイの一部を示す平面パター
ン図である。また、図２は図１のＡ−Ａ’線に沿った断
面図、図３は図１のＢ−Ｂ’線に沿った断面図である。

【００１３】図１に示すメモリセルＭＣは１トランジス
タ−１キャパシタ構成であり、このメモリセルＭＣを平
面方向に繰り返し配置することによってメモリセルアレ
イ１が形成されている。このメモリセルＭＣにおいて、
図２および図３に示すように、半導体基板２に形成され
たｐウエル４の表面に、その一部を熱酸化して素子分離
絶縁膜としてのＬＯＣＯＳ６が形成されている。特に図
示しないが、必要に応じてＬＯＣＯＳ６の下側にチャネ
ルストップ用のｐ⁺不純物領域が形成され、これにより
ＬＯＣＯＳ６上の配線層をゲート電極とした寄生ＭＯＳ
トランジスタのチャネル形成が防止されている。

【００１４】ＬＯＣＯＳ６周囲のｐウエル４の表面部分
である能動領域に、メモリセルの選択トランジスタＳＴ
が形成されている。すなわち、ポリシリコン１０ａと、
その上の金属シリサイド１０ｂとからなるからなるワー
ド線ＷＬが、能動領域上にゲート絶縁膜１２を介して形
成され、ワード線ＷＬの側面に形成されたサイドウォー
ル絶縁膜１４の直下および外側の能動領域に、ＬＤＤ(L
ightly Doped Drain)構造のソース・ドレイン不純物領
域１６が形成されている。

【００１５】選択トランジスタＳＴ上を含む全面に、第
１の層間絶縁層１８が堆積されている。第１の層間絶縁
層１８に、選択トランジスタＳＴの一方のソース・ドレ
イン不純物領域１６上に達するノードコンタクト孔ＮＣ
が開孔されている。第１の層間絶縁層１８上に、ノード
コンタクト孔ＮＣを介して一方のソース・ドレイン不純
物領域１６に接続するメモリキャパシタＣＡＰの下部電
極（記憶ノード電極２０）が形成されている。記憶ノー
ド電極２０上に、キャパシタ誘電体膜２２が成膜されて
いる。

【００１６】図４に、キャパシタ誘電体膜２２の積層構
造を示す。キャパシタ誘電体膜２２は、記憶ノード電極
２０上にＨＴ−ＣＶＤ(High Temperature Chemical Vap
or Deposition)により成膜されたボトム酸化シリコン膜
ＨＴＯ１，ボトム酸化シリコン膜ＨＴＯ１上に例えばＬ
Ｐ−ＣＶＤ（Low PressureChemical Vapor Deposition)
により成膜された中間窒化シリコン膜ＳｉＮ，中間窒
化シリコン膜ＳｉＮ上にＨＴ−ＣＶＤにより成膜された
トップ酸化シリコン膜ＨＴＯ２から構成されている。キ
ャパシタ誘電体膜２２を構成する膜の厚さは、例えば、
ボトム酸化シリコン膜ＨＴＯ１が４ｎｍ〜１０ｎｍ，中
間窒化シリコン膜ＳｉＮが８ｎｍ〜１２ｎｍ，トップ酸
化シリコン膜ＨＴＯ２が１０ｎｍ〜４ｎｍである。

【００１７】トップ酸化シリコン膜ＨＴＯ２上に、メモ
リキャパシタＣＡＰの上部電極（プレート電極２４）が
所定パターンにて形成されている。

【００１８】メモリキャパシタＣＡＰ上を含む全面に、
第２の層間絶縁層２６が堆積されている。第２の層間絶
縁層２６および第１の層間絶縁層１８に、これらの絶縁
膜を貫いて選択トランジスタＳＴの他方のソース・ドレ
イン不純物領域１６上に達するビットコンタクト孔ＢＣ
が開孔されている。このビットコンタクト孔ＢＣおよび
前記したノードコンタクト孔ＮＣは、図１の平面パター
ン図において、ノードコンタクト孔ＮＣは細長い能動領
域の両端部にセルごとに設けられているのに対し、ビッ
トコンタクト孔ＢＣは能動領域の中央部に設けられ２セ
ル間で共有されている。

【００１９】第２の層間絶縁層２６上に、ビットコンタ
クト孔ＢＣを介して他方のソース・ドレイン不純物領域
１６に接続するビット線ＢＬが形成されている。ビット
線ＢＬは、例えばＡｌ等から構成されている。ビット線
ＢＬ上に第３の層間絶縁層３０が堆積され、その上にＡ
ｌ等からなる上層配線層３２が配置され、表面全体がオ
ーバーコート膜３４に覆われている。

【００２０】つぎに、上記構成のＤＲＡＭの製造方法に
ついて説明する。

【００２１】まず、半導体基板２にｐウエル４を形成
し、その表面の能動領域となる部分にパッド酸化膜と酸
化阻止膜との積層膜を形成し、露出したｐウエル４表面
を熱酸化してＬＯＣＯＳ６を形成する。ＬＯＣＯＳ６を
形成するには、まず、例えば５０ｎｍ程度のパッド酸化
膜を成膜し、その上に窒化シリコン等からなる酸化阻止
膜を百数十ｎｍほど成膜し、これら積層膜をパターニン
グする。その後、必要に応じてチャネルストップ用のイ
オン注入を行った後、ＬＯＣＯＳ酸化を行う。ＬＯＣＯ
Ｓ６の膜厚は、例えば３００ｎｍ〜７００ｎｍ程度とす
る。

【００２２】上記積層膜を除去後、能動領域の表面に熱
酸化法でゲート絶縁膜１２を形成し、全面にポリシリコ
ン膜１０ａと金属シリサイド膜（例えばＷＳｉｘ）１０
ｂを成膜し、これらをパターンニングしてワード線ＷＬ
を得る。

【００２３】ワード線ＷＬおよびＬＯＣＯＳ６を自己整
合マスクとして例えばＰｈｏｓ⁺をイオン注入し、比較
的に低濃度で浅いＬＤＤ不純物領域１６ａを形成する。
つぎに、全面に酸化シリコン系の絶縁膜を堆積し、これ
をエッチバックすることによりサイドウォール絶縁層１
４を形成する。その後、例えばＰｈｏｓ⁺イオン注入す
ることによって、サイドウォール絶縁層１４によりオフ
セットされたワード線ＷＬ外側位置にｎ⁺不純物領域を
形成して、ソース・ドレイン不純物領域１６を得る。

【００２４】全面に第１層間絶縁層１８を堆積し、第１
層間絶縁層１８にノードコンタクト孔ＮＣを開孔する。
全面に記憶ノード電極２０となる不純物が導入されたポ
リシリコン膜を形成し、ノードコンタクト孔ＮＣに重な
るセルごとの孤立パターンにポリシリコン膜を加工す
る。つぎに、キャパシタ誘電体膜２２として、全面にボ
トム酸化シリコン膜ＨＴＯ１，中間窒化シリコン膜Ｓｉ
Ｎ，トップ酸化シリコン膜ＨＴＯ２を、同一のＣＶＤ装
置を用いて連続して積層する。

【００２５】図５に、このキャパシタ誘電体膜２２の成
膜条件例を表にして示す。まず、ボトム酸化シリコン膜
ＨＴＯ１の成膜を、プロセスガスとしてジクロルシラン
（ＳｉＨ₂Ｃｌ₂）を１００sccm, 酸化二窒素（Ｎ
₂Ｏ）を２００sccm炉内に導入し、炉内圧力を４０Ｐ
ａ、ウエハ加熱温度を７８０℃〜８２０℃で行う。続い
て、中間窒化シリコン膜ＳｉＮの成膜を、プロセスガス
をジクロルシラン（ＳｉＨ₂Ｃｌ₂）を１０sccm〜１５
sccm, アンモニア（ＮＨ₃）を１００sccm〜１５０sccm
に切り換えた後、炉内圧力を２６Ｐａ〜６０Ｐａ、ウエ
ハ加熱温度を７２０℃〜７６０℃で行う。続いて、トッ
プ酸化シリコン膜ＨＴＯ１の成膜を、最初のボトム酸化
シリコン膜ＨＴＯ１と同じ成膜条件で、膜厚に応じた所
定時間行う。

【００２６】成膜したキャパシタ誘電体膜２２をパター
ンニングした後、全面にプレート電極２４となる不純物
が導入されたポリシリコン膜を形成し、プレート電極の
電圧印加制御の単位となるセル群ごとのパターンに加工
する。全面に、第２層間絶縁層２６を堆積し、第２層間
絶縁層２６および第１層間絶縁層１８を貫いてビットコ
ンタクト孔ＢＣを開孔する。全面に、ビット線ＢＬとな
る導電膜を成膜し、これを配線方向がワード線ＷＬと直
交する平行ストライプ状にパターンニングする。

【００２７】その後は、必要に応じて、第３層間絶縁層
の堆積、上層配線層３２の形成およびオーバーコート膜
３４の成膜、電極パッドの開口等の諸工程を経て、当該
ＤＲＡＭを完成させる。

【００２８】このように形成されたＤＲＡＭのメモリセ
ルＭＣに対するデータ書き込み時に、ワード線ＷＬの印
加電圧に応じて、ワード線ＷＬが交叉した能動領域部分
にチャネルが形成されて当該選択トランジスタＳＴがオ
ンし、これによりビット線ＢＬ側から電荷がメモリキャ
パシタＣＡＰに供給され、これが記憶ノード電極２０に
保持されてデータ書き込みが行われる。また、データ読
み出し時には、当該選択トランジスタＳＴを介して書き
込みデータがビット線ＢＬから読み出される。

【００２９】ところで、ＤＲＡＭの高集積化に伴いセル
面積が縮小し、これにより単位面積当たりのキャパシタ
容量を如何に上げるかが重要となっている。単位面積当
たりのキャパシタ容量を上げるためにＯＮＯ膜を薄膜化
する際に、ボトム酸化シリコン膜およびトップ酸化シリ
コン膜とともに中間の窒化シリコン膜も、ある程度薄く
しなければならない。ところが、従来のようにトップ酸
化シリコン膜を窒化シリコンの熱酸化により形成する場
合、窒化シリコンが例えば９ｎｍ以下となると急激に酸
化が進む。このため、トップ酸化シリコン膜および中間
窒化シリコン膜の膜厚制御性が悪い。また、キャパシタ
誘電体膜中で比誘電率が低い酸化シリコンの割合が増
し、比誘電率が高い窒化シリコンの割り合いが低下する
ことによって、キャパシタ誘電体膜を薄膜化したわりに
は単位面積当たりの容量値を上げることができなくな
る。

【００３０】上述した本実施形態の半導体装置（ＤＲＡ
Ｍ）の製造方法によれば、トップ酸化シリコン膜ＨＴＯ
２を、ＨＴ−ＣＶＤにより成膜したことから、膜厚制御
性が高いものとなる。また、トップ酸化シリコン膜ＨＴ
Ｏ２の膜厚を、リーク電流等を低減するのに必要なだけ
薄くでき、単位面積当たりの容量値を上げることができ
る。

【００３１】従来の窒化シリコン表面の熱酸化では、例
えば９００℃で１５０ｍｉｎ程熱酸化しなければ、必要
な膜厚のトップ酸化シリコン膜が得られない。これに対
し、本実施形態ではトップ酸化シリコン膜をＨＴ−ＣＶ
Ｄにより形成することから、必要な膜厚を例えば８００
℃、３５ｍｉｎ程度の加熱を経て得ることができる。す
なわち、ＨＴ−ＣＶＤは、窒化シリコンの酸化よりも総
加熱量(Thermal Budget)を低減できる。このため、本実
施形態では、既に形成してあるトランジスタのゲート絶
縁膜１２の絶縁特性が低下したり、不純物の再分布によ
りトランジスタ特性が低下することがないという利点が
ある。また、キャパシタ誘電体膜２２を同一のＣＶＤ装
置により連続して行うことにより、別々の装置を用いた
場合のように搬送時のパーティクル付着がなく高品質な
膜形成が可能なことに加え、トータルの成膜時間が短
く、また装置の共用ができることから製造コストが低減
できるという利点がある。

【００３２】第２実施形態本実施形態は、本発明を不揮発性メモリにおけるゲート
間絶縁膜の形成に適用した場合である。図６は、本実施
形態に係る不揮発性メモリのメモリトランジスタの概略
構成を示す断面図である。

【００３３】とくに図示しないが、ｐ型シリコンウエハ
等からなる半導体基板の表面を部分的に酸化することに
より、ＬＯＣＯＳと、そのＬＯＣＯＳ以外の領域で、こ
のメモリトランジスタ４０が作り込まれる能動領域とに
区分されている。図６に示すように、半導体基板４２の
表面には薄いトンネル絶縁膜４４が成膜され、トンネル
絶縁膜４４上にはフローティングゲート４６が形成して
ある。トンネル絶縁膜４４は、たとえば熱酸化法で成膜
される酸化シリコン膜である。また、フローティングゲ
ート４６は、たとえばＣＶＤにより成膜され不純物が導
入されたポリシリコン膜からなる。

【００３４】フローティングゲート４６上には、ＯＮＯ
膜からなるゲート間絶縁膜４８を介して、コントロール
ゲート５０が積層してある。ゲート間絶縁膜４８は、ボ
トム酸化シリコン膜５２，中間窒化シリコン膜５４，ト
ップ酸化シリコン膜５６で構成される。コントロールゲ
ート５０は、ポリシリコンあるいは金属ポリサイドなど
からなる。本実施形態では、ポリシリコン層５０ａと、
ポリシリコン層５０ａ上のＷＳｉｘ層５０ｂとからコン
トロールゲート５０が構成されている。

【００３５】このようにフローティングゲート４６，ゲ
ート間絶縁膜４８，コントロールゲート５０を積層して
できたゲート電極の側面は、例えば酸化シリコン系の膜
からなるサイドウォール絶縁層５８が形成してある。こ
のサイドウォール絶縁層５８は、たとえばＣＶＤ法で成
膜されるＰＳＧ膜を異方性エッチングすることにより形
成される。

【００３６】半導体基板４２内の表面に、ゲート電極下
方から外側に、低濃度なｎ型のＬＤＤ不純物領域６０ａ
がゲート電極に対して自己整合的に形成してある。ま
た、サイドウォール絶縁層５８の下方から外側に、高濃
度なｎ型のｎ⁺不純物領域６０ｂがサイドウォール絶縁
層５８に対して自己整合的に形成してある。これらＬＤ
Ｄ不純物領域６０ａおよびｎ⁺不純物領域６０ｂによ
り、メモリトランジスタ４０のソース・ドレイン不純物
領域６０が構成される。

【００３７】メモリ・トランジスタ４０上を含む全面に
層間絶縁層６２が堆積され、層間絶縁層６２上に配線層
６４が形成されている。なお、とくに図示しないが、こ
の配線層６４は、コンタクトホールを通じてメモリトラ
ンジスタ４０のソース・ドレイン不純物領域６０に接続
されている。また、必要に応じて、配線層６４上に層間
絶縁層を介して更に上層の配線層が形成されている。

【００３８】このような構成のメモリトランジスタ４０
の製造では、例えばｐ型の半導体基板４２上の表面に、
パッド酸化膜，続けて窒化シリコンなどで構成される酸
化阻止膜を成膜し、これらを所定パターンに加工した
後、必要に応じてチャンネルストッパ用のイオン注入を
行い、その後、ＬＯＣＯＳ酸化を行うことで、各メモリ
セルを分離するためのＬＯＣＯＳを形成する。つぎに、
各ＬＯＣＯＳ間の能動領域表面に、熱酸化等によりトン
ネル絶縁膜４４を成膜する。また、ゲート絶縁膜４６上
に、フローティングゲート４６となるポリシリコン膜を
ＣＶＤにより堆積する。

【００３９】ポリシリコン膜上に、ゲート間絶縁膜４８
のボトム酸化シリコン膜５２をＨＴ−ＣＶＤにより成膜
し、続いて、ボトム酸化シリコン膜５２上に中間の窒化
シリコン膜５４を例えばＬＰ−ＣＶＤより成膜し、更
に、窒化シリコン膜５４上にトップ酸化シリコン膜５６
をＨＴ−ＣＶＤにより成膜する。これらの成膜は、同一
のＣＶＤ装置により連続して行うことが望ましく、ま
た、ＣＶＤ条件は図４に示す条件または類似条件を用い
る。各膜の厚さに限定はないが、一例を挙げると、ボト
ム酸化シリコン膜５２が１０ｎｍ程度、窒化シリコン膜
５４が８ｎｍ程度、トップ酸化シリコン膜５６が４ｎｍ
程度である。

【００４０】全面に、コントロールゲート５０となるポ
リシリコン膜５０ａおよびＷＳｉｘ膜５０ｂを順にＣＶ
Ｄにより成膜する。そして、コントロールゲートとなる
膜５０，５０ｂ、ゲート間絶縁膜４８、フローティング
ゲートとなる膜４６を連続エッチングにより加工して、
ゲート電極パターンを得る。ゲート電極をマスクに低濃
度のＬＤＤ不純物領域６０ａをイオン注入により形成
し、全面にＰＳＧ等の絶縁膜を堆積して、この絶縁膜を
異方性エッチングによりエッチバックしてサイドウォー
ル絶縁層５８を形成する。サイドウォール絶縁層５８お
よびゲート電極をマスクに高濃度のｎ⁺不純物領域６０
ｂをイオン注入により形成する。

【００４１】その後は、層間絶縁層６２の堆積，コンタ
クトホール形成，配線層６４の形成等を経て、当該メモ
リトランジスタ４０を完成させる。

【００４２】本実施形態に係る不揮発性メモリの製造方
法は、第１実施形態と同様な利点、即ち品質が高いＯＮ
Ｏ膜を低コストで形成できることに加え、トップ酸化シ
リコン膜５６および中間窒化シリコン膜５４の膜厚制御
性が高く、ゲート間絶縁膜４８の単位面積当たりの容量
値を上げることができる。したがって、コントロールゲ
ート５０とフローティングゲート４６とのカップリング
容量比が高く、フローティングゲート４６への電荷注
入、フローティングゲート４６から基板側への電荷放出
が容易で、優れたメモリ特性の不揮発性メモリを実現す
ることが可能となる。また、総加熱量を低減し、既に形
成してあるトンネル絶縁膜４４の膜質低下、ソース・ド
レイン不純物領域６０及びその間の基板領域（チャネル
形成領域）の不純物の再分布による当該メモリトランジ
スタの特性低下を有効に防止することができる。

【００４３】なお、上述した第１および第２実施形態で
は、種々の変更が可能である。たとえば、ボトム酸化シ
リコン膜の成膜後に、その表面を窒化するアニーリング
を行うことにより、ＨＴ−ＣＶＤによる膜の膜質を改善
することができる。また、このボトム酸化シリコン膜
は、熱酸化により形成することも可能である。さらに、
キャパシタ誘電体膜またはゲート間絶縁膜を構成するＯ
ＮＯ膜は、異なるＣＶＤ装置で個々に形成してもよい。

【００４４】

【発明の効果】本発明に係る半導体装置の製造方法によ
れば、ＯＮＯ膜のトップ酸化シリコン膜および中間窒化
シリコン膜を薄く制御性よく形成することができ、また
中間の窒化シリコン膜の膜減りが殆どないことから、Ｏ
ＮＯ膜全体の誘電率を高くすることができる。また、Ｏ
ＮＯ膜形成に伴う総加熱量を低減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＤＲＡＭのメモリ
セルアレイの一部を示す平面パターン図である。

【図２】図１のＡ−Ａ’線に沿った断面図である。

【図３】図１のＢ−Ｂ’線に沿った断面図である。

【図４】図１のＤＲＡＭにおけるキャパシタ誘電体膜の
積層構造を示す図である。

【図５】図４のキャパシタ誘電体膜の成膜条件例を示す
表である。

【図６】本発明の第２実施形態に係る不揮発性メモリの
メモリトランジスタの概略構成を示す断面図である。

【符号の説明】

１…ＤＲＡＭ（半導体装置）、２，４２…半導体基板、
４…ｐウエル、６…ＬＯＣＯＳ、１０ａ…ポリシリコン
層、１０ｂ…金属シリサイド層、１２…ゲート絶縁膜、
１４，５８…サイドウォール絶縁層、１６…ソース・ド
レイン不純物領域、１６ａ…ＬＤＤ不純物領域、１８…
第１の層間絶縁層、２０…記憶ノード電極、２２…キャ
パシタ誘電体膜、２４…プレート電極、２６…第２の層
間絶縁層、３０…第３の層間絶縁層、３２…上層配線
層、３４…オーバーコート膜、４０…メモリトランジス
タ、４４…トンネル絶縁膜、４６…フローティングゲー
ト、４８…ゲート間絶縁膜、５０…コントロールゲー
ト、５０ａ…ポリシリコン層、５０ｂ…金属シリサイド
層、５２，ＨＴＯ１…ボトム酸化シリコン膜、５４，Ｈ
ＴＯ２…トップ酸化シリコン膜、５６，ＳｉＮ…中間窒
化シリコン膜、６２…層間絶縁層、６４…配線層、ＭＣ
…メモリセル、ＳＴ…選択トランジスタ、ＣＡＰ…メモ
リキャパシタ、ＷＬ…ワード線、ＢＬ…ビット線、ＮＣ
…ノードコンタクト孔、ＢＣ…ビットコンタクト孔。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】ボトム酸化シリコン膜、中間窒化シリコン
膜、トップ酸化シリコン膜を含む積層膜を有する半導体
装置の製造方法であって、形成した前記中間窒化シリコン膜上に、高温化学的気相
堆積により前記トップ酸化シリコンを成膜する半導体装
置の製造方法。
【請求項２】ボトム酸化シリコン膜、中間窒化シリコン
膜、トップ酸化シリコン膜を含む積層膜を多結晶または
非晶質のシリコン層上に有する半導体装置の製造方法で
あって、前記多結晶または非晶質のシリコン層上に、前記ボトム
酸化シリコン膜を高温化学的気相堆積により成膜する工
程と、当該ボトム酸化シリコン膜上に、前記中間窒化シリコン
膜を化学的気相堆積により成膜する工程と、当該中間窒化シリコン膜上に、前記トップ酸化シリコン
を高温化学的気相堆積により成膜する工程とを含む半導
体装置の製造方法。
【請求項３】前記ボトム酸化シリコン膜、中間窒化シリ
コン膜、トップ酸化シリコン膜の成膜を、同一の半導体
製造装置を用いて連続して行う請求項２に記載の半導体
装置の製造方法。
【請求項４】前記ボトム酸化シリコン膜の成膜後、前記
中間窒化シリコン膜の成膜前に、形成したボトム酸化シ
リコン膜の表面を熱窒化する工程を含む請求項２に記載
の半導体装置の製造方法。
【請求項５】前記積層膜は、メモリキャパシタの下部電
極と上部電極間に形成されるキャパシタ誘電体膜である
請求項１に記載の半導体装置の製造方法。
【請求項６】前記積層膜は、不揮発性メモリトランジス
タの浮遊ゲートと制御ゲートとの間に形成されるゲート
間絶縁膜である請求項１に記載の半導体装置の製造方
法。