JPH09246500A - 半導体記憶装置及び製造方法 - Google Patents
半導体記憶装置及び製造方法Info
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- JPH09246500A JPH09246500A JP8054724A JP5472496A JPH09246500A JP H09246500 A JPH09246500 A JP H09246500A JP 8054724 A JP8054724 A JP 8054724A JP 5472496 A JP5472496 A JP 5472496A JP H09246500 A JPH09246500 A JP H09246500A
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- insulating film
- polycrystalline silicon
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- silicon oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】素子分離領域に影響するような合わせずれが生
じてもビット線コンタクト配線による基板へのジャンク
ションリークや素子間耐圧低下を防ぐ。 【解決手段】素子分離領域の埋め込み材に使用されるシ
リコン酸化膜105 とこのシリコン窒化膜106 は、溝部10
4 に残存させるようにしたエッチバックにより自己整合
的に形成されるので被覆の働きをするシリコン窒化膜10
6 の素子分離領域（シリコン酸化膜105 ）に対しての合
わせずれがない。シリコン窒化膜106 はビット線コンタ
クトの開口時、合わせずれが生じても素子分離領域がエ
ッチングされないようなストッパとなる。
じてもビット線コンタクト配線による基板へのジャンク
ションリークや素子間耐圧低下を防ぐ。 【解決手段】素子分離領域の埋め込み材に使用されるシ
リコン酸化膜105 とこのシリコン窒化膜106 は、溝部10
4 に残存させるようにしたエッチバックにより自己整合
的に形成されるので被覆の働きをするシリコン窒化膜10
6 の素子分離領域（シリコン酸化膜105 ）に対しての合
わせずれがない。シリコン窒化膜106 はビット線コンタ
クトの開口時、合わせずれが生じても素子分離領域がエ
ッチングされないようなストッパとなる。
Description
【０００１】
【発明の属する技術分野】本発明は特にトレンチ素子分
離方法（ＳＴＩ）を用いた高集積度が要求される半導体
記憶装置及びその製造方法に関する。
離方法（ＳＴＩ）を用いた高集積度が要求される半導体
記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】図５はトレンチ素子分離方法（ＳＴＩ）
を用いた不揮発性メモリのセルアレイの一部の平面図を
示す。図６は図５の等価回路図を示している。各図に示
すように、ビット線ＢＬ（図ではＢＬ1 〜3 ）のコンタ
クトＢＣＴを中心として左右対称に選択トランジスタの
ゲートＳＧａ、ＳＧｂがあり、続いてメモリセルトラン
ジスタのゲートＣＧａ１〜ＣＧａ８、ＣＧｂ１〜ＣＧｂ
８が各々配列されている。メモリセルトランジスタで
は、各ビット線ＢＬと各ゲートＣＧａ１〜ＣＧａ８、Ｃ
Ｇｂ１〜ＣＧｂ８と交差するゲートの下部には電荷蓄積
領域としてフローティングゲートが存在する。
を用いた不揮発性メモリのセルアレイの一部の平面図を
示す。図６は図５の等価回路図を示している。各図に示
すように、ビット線ＢＬ（図ではＢＬ1 〜3 ）のコンタ
クトＢＣＴを中心として左右対称に選択トランジスタの
ゲートＳＧａ、ＳＧｂがあり、続いてメモリセルトラン
ジスタのゲートＣＧａ１〜ＣＧａ８、ＣＧｂ１〜ＣＧｂ
８が各々配列されている。メモリセルトランジスタで
は、各ビット線ＢＬと各ゲートＣＧａ１〜ＣＧａ８、Ｃ
Ｇｂ１〜ＣＧｂ８と交差するゲートの下部には電荷蓄積
領域としてフローティングゲートが存在する。
【０００３】例えば、図６の点線ＭＣで示す部分中のメ
モリセルを動作（書き込み、消去等）させる場合は、ビ
ット線ＢＬ2 にＶｃｃ（５Ｖ）電圧を印加する。このと
き、点線ＭＣ側に属する選択トランジスタがオン状態と
なるようにゲートＳＧａを制御し、反対側の選択トラン
ジスタがオフ状態となるようゲートＳＧｂを制御するこ
とで、左右のセルアレイの区別している。従って、ビッ
ト線コンタクトＢＣＴは１６メモリセルに対して１個の
コンタクトで済むのでその分セルの高密度化を可能にし
ている。
モリセルを動作（書き込み、消去等）させる場合は、ビ
ット線ＢＬ2 にＶｃｃ（５Ｖ）電圧を印加する。このと
き、点線ＭＣ側に属する選択トランジスタがオン状態と
なるようにゲートＳＧａを制御し、反対側の選択トラン
ジスタがオフ状態となるようゲートＳＧｂを制御するこ
とで、左右のセルアレイの区別している。従って、ビッ
ト線コンタクトＢＣＴは１６メモリセルに対して１個の
コンタクトで済むのでその分セルの高密度化を可能にし
ている。
【０００４】また、さらなる高密度化に対応するため、
セルのゲート長Ｌの縮小だけでなく、素子分離の方向に
対しても縮小が必要になってきた。これを実現するため
素子分離の形成方法を選択酸化法（ＬＯＣＯＳ法）から
ＳＴＩ（Shallow Trench Isolation）技術を採用してい
くことで、バーズビークを発生させない微細な素子分離
を可能にしてきた。
セルのゲート長Ｌの縮小だけでなく、素子分離の方向に
対しても縮小が必要になってきた。これを実現するため
素子分離の形成方法を選択酸化法（ＬＯＣＯＳ法）から
ＳＴＩ（Shallow Trench Isolation）技術を採用してい
くことで、バーズビークを発生させない微細な素子分離
を可能にしてきた。
【０００５】図７（ａ）〜（ｈ）、図８（ａ）〜（ｃ）
は従来の半導体記憶装置のメモリセルトランジスタ及び
ビット線コンタクトの製造方法を工程順に示す断面図で
ある。図７（ａ）〜（ｈ）は図５のＡ−Ａ線に沿った断
面、続く図８（ａ）〜（ｃ）は図５のＢ−Ｂ線に沿った
断面について主な工程を示している。
は従来の半導体記憶装置のメモリセルトランジスタ及び
ビット線コンタクトの製造方法を工程順に示す断面図で
ある。図７（ａ）〜（ｈ）は図５のＡ−Ａ線に沿った断
面、続く図８（ａ）〜（ｃ）は図５のＢ−Ｂ線に沿った
断面について主な工程を示している。
【０００６】図７（ａ）に示すように、平坦に仕上げら
れたシリコン基板200 の表面に、熱酸化法によりシリコ
ン酸化膜201 を１０ｎｍの厚さに形成する。続いてシリ
コン酸化膜101 上にＬＰＣＶＤ法により多結晶シリコン
膜を６００ｎｍの厚さに堆積し、不純物としてリン
（Ｐ）を熱拡散させ、第１の導電性多結晶シリコン膜20
2を形成する。次に、ＬＰＣＶＤ法にてシリコン酸化膜2
03 を１００ｎｍ堆積する。
れたシリコン基板200 の表面に、熱酸化法によりシリコ
ン酸化膜201 を１０ｎｍの厚さに形成する。続いてシリ
コン酸化膜101 上にＬＰＣＶＤ法により多結晶シリコン
膜を６００ｎｍの厚さに堆積し、不純物としてリン
（Ｐ）を熱拡散させ、第１の導電性多結晶シリコン膜20
2を形成する。次に、ＬＰＣＶＤ法にてシリコン酸化膜2
03 を１００ｎｍ堆積する。
【０００７】その後、図７（ｂ）に示すように、フォト
リソグラフィ技術を用いてレジストパターン（図示せ
ず）を形成し、これをマスクにシリコン酸化膜203 を異
方性エッチングによりパターニングする。次に図７
（ｃ）に示すように、上記パターニングしたシリコン酸
化膜203 をマスクにして、多結晶シリコン202 を選択的
に異方性エッチングする。
リソグラフィ技術を用いてレジストパターン（図示せ
ず）を形成し、これをマスクにシリコン酸化膜203 を異
方性エッチングによりパターニングする。次に図７
（ｃ）に示すように、上記パターニングしたシリコン酸
化膜203 をマスクにして、多結晶シリコン202 を選択的
に異方性エッチングする。
【０００８】次に図７（ｄ）に示すように、シリコン酸
化膜203 のマスクに比べ十分薄いシリコン酸化膜201
と、シリコン基板200 を１μｍ程度エッチングして素子
分離領域の溝部204 を形成する。
化膜203 のマスクに比べ十分薄いシリコン酸化膜201
と、シリコン基板200 を１μｍ程度エッチングして素子
分離領域の溝部204 を形成する。
【０００９】次に図７（ｅ）に示すように、素子分離領
域の溝部204 を埋めるため、ＬＰＣＶＤ法によりシリコ
ン酸化膜205 を５００ｎｍ堆積する。その後、図７
（ｆ）に示すように、異方性エッチングで全表面をエッ
チバックして、第１の導電性多結晶シリコン膜202 が高
さ４００ｎｍ程度露出するまでエッチングする。
域の溝部204 を埋めるため、ＬＰＣＶＤ法によりシリコ
ン酸化膜205 を５００ｎｍ堆積する。その後、図７
（ｆ）に示すように、異方性エッチングで全表面をエッ
チバックして、第１の導電性多結晶シリコン膜202 が高
さ４００ｎｍ程度露出するまでエッチングする。
【００１０】次に図７（ｇ）に示すように、第１の導電
性多結晶シリコン膜202 上にＬＰＣＶＤ法により１０ｎ
ｍのシリコン酸化膜を、連続してＬＰＣＶＤ法により１
０ｎｍのシリコン窒化膜を、さらに連続してＬＰＣＶＤ
法により１０ｎｍのシリコン酸化膜を形成することによ
り、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層の絶縁膜からなるＯＮＯ膜206 を形成する。
性多結晶シリコン膜202 上にＬＰＣＶＤ法により１０ｎ
ｍのシリコン酸化膜を、連続してＬＰＣＶＤ法により１
０ｎｍのシリコン窒化膜を、さらに連続してＬＰＣＶＤ
法により１０ｎｍのシリコン酸化膜を形成することによ
り、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層の絶縁膜からなるＯＮＯ膜206 を形成する。
【００１１】次に図７（ｈ）に示すように、３層のＯＮ
Ｏ膜206 の表面に多結晶シリコン膜を３５０ｎｍ堆積し
不純物としてリン（Ｐ）を熱拡散させて第２の導電性多
結晶シリコン膜207 を形成する。
Ｏ膜206 の表面に多結晶シリコン膜を３５０ｎｍ堆積し
不純物としてリン（Ｐ）を熱拡散させて第２の導電性多
結晶シリコン膜207 を形成する。
【００１２】その後、図８（ａ）に示すように、第２の
導電性多結晶シリコン膜207 上にフォトレジスト（図示
せず）を塗布し、フォトリソグラフィ技術を用いて第２
の導電性多結晶シリコン膜207 、ＯＮＯ膜206 、第１の
導電性多結晶シリコン膜202を順に異方性エッチングに
より選択的に除去し、ゲート電極を自己整合的に加工す
る（ただし、ここからは図５のＢ−Ｂ線に相当する）。
導電性多結晶シリコン膜207 上にフォトレジスト（図示
せず）を塗布し、フォトリソグラフィ技術を用いて第２
の導電性多結晶シリコン膜207 、ＯＮＯ膜206 、第１の
導電性多結晶シリコン膜202を順に異方性エッチングに
より選択的に除去し、ゲート電極を自己整合的に加工す
る（ただし、ここからは図５のＢ−Ｂ線に相当する）。
【００１３】続いて、図８（ｂ）に示すように、第１及
び第２の導電性多結晶シリコン膜のゲート電極に熱酸化
法によりシリコン酸化膜208 を形成した後、イオン注入
によってシリコン基板の表面側にソース及びドレインと
なる拡散領域209 を形成する。さらに、シリコン酸化膜
208 上の層間絶縁膜210 として、リンガラス膜（ＰＳＧ
膜）またはボロンリンガラス膜（ＢＰＳＧ膜）を堆積し
た後、ビット線のコンタクトとなる部分にコンタクト開
口部211 を形成する。
び第２の導電性多結晶シリコン膜のゲート電極に熱酸化
法によりシリコン酸化膜208 を形成した後、イオン注入
によってシリコン基板の表面側にソース及びドレインと
なる拡散領域209 を形成する。さらに、シリコン酸化膜
208 上の層間絶縁膜210 として、リンガラス膜（ＰＳＧ
膜）またはボロンリンガラス膜（ＢＰＳＧ膜）を堆積し
た後、ビット線のコンタクトとなる部分にコンタクト開
口部211 を形成する。
【００１４】次に図８（ｃ）に示すように、層間絶縁膜
210 上にスパッタリングによりアルミニウムを６００ｎ
ｍ成膜した後、フォトレジストを塗布し、フォトリソグ
ラフィ技術によりパターニングしアルミニウム配線212
を形成しメモリの素子部を形成する。
210 上にスパッタリングによりアルミニウムを６００ｎ
ｍ成膜した後、フォトレジストを塗布し、フォトリソグ
ラフィ技術によりパターニングしアルミニウム配線212
を形成しメモリの素子部を形成する。
【００１５】しかしながら、このＳＴＩ技術を用いた素
子分離法のもとでは、図５のＣ−Ｃ線に沿った断面にあ
たるコンタクト開口部とアルミ配線との合わせずれが発
生した場合に問題があり、以下説明する。
子分離法のもとでは、図５のＣ−Ｃ線に沿った断面にあ
たるコンタクト開口部とアルミ配線との合わせずれが発
生した場合に問題があり、以下説明する。
【００１６】図９、図１０は図５のＣ−Ｃ線に沿った断
面図であり、それぞれ、コンタクトの合わせずれが素子
分離領域に影響していない状態、素子分離領域に影響す
るような合わせずれが発生している状態とを示す。図１
０によれば、素子分離領域としてのシリコン酸化膜205
の一部が層間絶縁膜210 を加工している際にエッチング
されてしまう。
面図であり、それぞれ、コンタクトの合わせずれが素子
分離領域に影響していない状態、素子分離領域に影響す
るような合わせずれが発生している状態とを示す。図１
０によれば、素子分離領域としてのシリコン酸化膜205
の一部が層間絶縁膜210 を加工している際にエッチング
されてしまう。
【００１７】従来の選択酸化法を用いている場合におい
ては、コンタクトの合わせずれが発生しても、バーズビ
ークを介しての再イオン注入が可能であるためジャンク
ションリークの問題は発生していなかった。
ては、コンタクトの合わせずれが発生しても、バーズビ
ークを介しての再イオン注入が可能であるためジャンク
ションリークの問題は発生していなかった。
【００１８】しかし、図１０のようなＳＴＩ技術を用い
た形状のもとでは、アルミニウム配線212 とシリコン基
板200 との間でジャンクションリークが発生してしまっ
たり、素子間耐圧が低下したりする恐れがある。
た形状のもとでは、アルミニウム配線212 とシリコン基
板200 との間でジャンクションリークが発生してしまっ
たり、素子間耐圧が低下したりする恐れがある。
【００１９】
【発明が解決しようとする課題】上述のように、従来の
ＳＴＩ技術のもとでは配線とコンタクトとの合わせずれ
が発生するため、コンタクトにおけるジャンクションリ
ークや素子間耐圧の劣化を招くものであり、今後の微細
化への対応ができない等の問題があった。
ＳＴＩ技術のもとでは配線とコンタクトとの合わせずれ
が発生するため、コンタクトにおけるジャンクションリ
ークや素子間耐圧の劣化を招くものであり、今後の微細
化への対応ができない等の問題があった。
【００２０】この発明は上記事情を考慮してなされたも
のであり、その目的は、ジャンクションリークや素子間
耐圧の劣化を招くことなく、微細化にも容易に対応で
き、デバイス特性の安定化を図ることが可能な半導体記
憶装置及びその製造方法を提供することにある。
のであり、その目的は、ジャンクションリークや素子間
耐圧の劣化を招くことなく、微細化にも容易に対応で
き、デバイス特性の安定化を図ることが可能な半導体記
憶装置及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板と、前記半導体基板上に複数配列され
たトランジスタのゲート電極部材と、前記ゲート電極部
材間の前記基板内に及ぶ溝と、前記溝に自己整合的に埋
め込まれた素子分離領域としての第１の絶縁膜及びこの
第１の絶縁膜上の第２の絶縁膜と、前記トランジスタの
電流通路の一端に接続されるデータ伝送用の配線のコン
タクト部とを具備し、前記コンタクト部配列間の前記素
子分離領域における前記第１の絶縁膜上の第２の絶縁膜
が前記コンタクト部の形成の際のエッチング防止層とな
ることを特徴とする半導体記憶装置。
置は、半導体基板と、前記半導体基板上に複数配列され
たトランジスタのゲート電極部材と、前記ゲート電極部
材間の前記基板内に及ぶ溝と、前記溝に自己整合的に埋
め込まれた素子分離領域としての第１の絶縁膜及びこの
第１の絶縁膜上の第２の絶縁膜と、前記トランジスタの
電流通路の一端に接続されるデータ伝送用の配線のコン
タクト部とを具備し、前記コンタクト部配列間の前記素
子分離領域における前記第１の絶縁膜上の第２の絶縁膜
が前記コンタクト部の形成の際のエッチング防止層とな
ることを特徴とする半導体記憶装置。
【００２２】また、この発明の半導体記憶装置の製造方
法は、半導体基板上にトランジスタのゲート絶縁膜及び
その上に多結晶シリコン膜からなるゲート電極を形成す
る工程と、前記多結晶シリコン膜を加工するマスクとし
てシリコン酸化膜を形成し、フォトリソグラフィ技術を
用いて前記シリコン酸化膜をパターニングする工程と、
前記シリコン酸化膜をマスクに前記多結晶シリコン膜と
前記ゲート絶縁膜と半導体基板内にかけてエッチングし
素子分離領域となる溝を形成する工程と、前記溝から前
記多結晶シリコン膜にわたる第１の絶縁膜を堆積した
後、この第１の絶縁膜を前記多結晶シリコン膜の側面部
の途中までエッチバックする工程と、前記第１の絶縁膜
上と前記多結晶シリコン膜にわたって前記第１の絶縁膜
のエッチングの防止層となる第２の絶縁膜を堆積した
後、前記多結晶シリコン膜の側面部の途中までエッチバ
ックし、前記第１の絶縁膜上に第２の絶縁膜を残存させ
る工程とを具備することを特徴とする。
法は、半導体基板上にトランジスタのゲート絶縁膜及び
その上に多結晶シリコン膜からなるゲート電極を形成す
る工程と、前記多結晶シリコン膜を加工するマスクとし
てシリコン酸化膜を形成し、フォトリソグラフィ技術を
用いて前記シリコン酸化膜をパターニングする工程と、
前記シリコン酸化膜をマスクに前記多結晶シリコン膜と
前記ゲート絶縁膜と半導体基板内にかけてエッチングし
素子分離領域となる溝を形成する工程と、前記溝から前
記多結晶シリコン膜にわたる第１の絶縁膜を堆積した
後、この第１の絶縁膜を前記多結晶シリコン膜の側面部
の途中までエッチバックする工程と、前記第１の絶縁膜
上と前記多結晶シリコン膜にわたって前記第１の絶縁膜
のエッチングの防止層となる第２の絶縁膜を堆積した
後、前記多結晶シリコン膜の側面部の途中までエッチバ
ックし、前記第１の絶縁膜上に第２の絶縁膜を残存させ
る工程とを具備することを特徴とする。
【００２３】この発明によれば、素子分離領域の表面
に、後のコンタクト部形成のためのエッチング工程に対
し選択性のある第２の絶縁膜を自己整合的に形成する。
これにより、コンタクトの開口エッチング時の合わせず
れによる素子分離領域（第１の絶縁膜）のエッチングを
防止することができる。
に、後のコンタクト部形成のためのエッチング工程に対
し選択性のある第２の絶縁膜を自己整合的に形成する。
これにより、コンタクトの開口エッチング時の合わせず
れによる素子分離領域（第１の絶縁膜）のエッチングを
防止することができる。
【００２４】
【発明の実施の形態】図１（ａ）〜（ｈ）、図２（ａ）
〜（ｃ）はこの発明の実施の形態に係る半導体記憶装置
のメモリセルトランジスタ及びビット線コンタクトの製
造方法を工程順に示す断面図である。図１（ａ）〜
（ｈ）は図５のＡ−Ａ線に沿った断面、続く図２（ａ）
〜（ｃ）は図５のＢ−Ｂ線に沿った断面について主な工
程を示している。
〜（ｃ）はこの発明の実施の形態に係る半導体記憶装置
のメモリセルトランジスタ及びビット線コンタクトの製
造方法を工程順に示す断面図である。図１（ａ）〜
（ｈ）は図５のＡ−Ａ線に沿った断面、続く図２（ａ）
〜（ｃ）は図５のＢ−Ｂ線に沿った断面について主な工
程を示している。
【００２５】まず、図１（ａ）に示すように、平坦に仕
上げられたシリコン基板100 の表面に、熱酸化法により
シリコン酸化膜101 を１０ｎｍの厚さに形成する。続い
て、原料ガスとしてモノシランを用いたＬＰＣＶＤ法に
より、シリコン酸化膜101 上に多結晶シリコン膜を６０
０ｎｍの厚さに堆積し、不純物としてリン（Ｐ）を熱拡
散させることにより、第１の導電性多結晶シリコン膜10
2 を形成する。
上げられたシリコン基板100 の表面に、熱酸化法により
シリコン酸化膜101 を１０ｎｍの厚さに形成する。続い
て、原料ガスとしてモノシランを用いたＬＰＣＶＤ法に
より、シリコン酸化膜101 上に多結晶シリコン膜を６０
０ｎｍの厚さに堆積し、不純物としてリン（Ｐ）を熱拡
散させることにより、第１の導電性多結晶シリコン膜10
2 を形成する。
【００２６】第１の導電性多結晶シリコン膜102 はこの
半導体記憶装置のメモリセルトランジスタを構成するた
めの電荷蓄積領域であり、フローディングゲートとな
る。ただし、選択トランジスタではゲート電極として使
われる。
半導体記憶装置のメモリセルトランジスタを構成するた
めの電荷蓄積領域であり、フローディングゲートとな
る。ただし、選択トランジスタではゲート電極として使
われる。
【００２７】次に、原料ガスにＴＥＯＳ（テトラエトキ
シシラン）を用いＬＰＣＶＤ法にて第２のシリコン酸化
膜103 を１００ｎｍ堆積する。その後、フォトリソグラ
フィ技術を用いてシリコン酸化膜103 をパターニングす
る。
シシラン）を用いＬＰＣＶＤ法にて第２のシリコン酸化
膜103 を１００ｎｍ堆積する。その後、フォトリソグラ
フィ技術を用いてシリコン酸化膜103 をパターニングす
る。
【００２８】その後、図１（ｂ）に示すように、パター
ニングしたシリコン酸化膜103 をマスクに多結晶シリコ
ン102 を選択的に異方性エッチングする。次に、図１
（ｃ）に示すように、シリコン酸化膜103 のマスクに比
べ十分薄いシリコン酸化膜101と、シリコン基板100 を
１μｍ程度エッチングして素子分離領域の溝部104 を形
成する。
ニングしたシリコン酸化膜103 をマスクに多結晶シリコ
ン102 を選択的に異方性エッチングする。次に、図１
（ｃ）に示すように、シリコン酸化膜103 のマスクに比
べ十分薄いシリコン酸化膜101と、シリコン基板100 を
１μｍ程度エッチングして素子分離領域の溝部104 を形
成する。
【００２９】次に図１（ｄ）に示すように、素子分離領
域の溝部104 を埋めるため、ＴＥＯＳとＯ3 を原料ガス
としてＬＰＣＶＤ法によりシリコン酸化膜105 を５００
ｎｍ堆積する。その後、図１（ｅ）に示すように、異方
性エッチングで全表面をエッチバックして、第１の導電
性多結晶シリコン膜102 が高さ４００ｎｍ程度露出する
までエッチングする。
域の溝部104 を埋めるため、ＴＥＯＳとＯ3 を原料ガス
としてＬＰＣＶＤ法によりシリコン酸化膜105 を５００
ｎｍ堆積する。その後、図１（ｅ）に示すように、異方
性エッチングで全表面をエッチバックして、第１の導電
性多結晶シリコン膜102 が高さ４００ｎｍ程度露出する
までエッチングする。
【００３０】次に図１（ｆ）に示すように、ジクロルシ
ランガスとアンモニアガスを原料ガスとしてＬＰＣＶＤ
法によりシリコン窒化膜106 を５００ｎｍ堆積した後、
異方性エッチングで全表面をエッチバックして、第１の
導電性多結晶シリコン膜102が高さ２００ｎｍ程度露出
するまでエッチングする。
ランガスとアンモニアガスを原料ガスとしてＬＰＣＶＤ
法によりシリコン窒化膜106 を５００ｎｍ堆積した後、
異方性エッチングで全表面をエッチバックして、第１の
導電性多結晶シリコン膜102が高さ２００ｎｍ程度露出
するまでエッチングする。
【００３１】次に図１（ｇ）に示すように、第１の導電
性多結晶シリコン膜102 上に原料ガスとしてジクロルシ
ランガスと亜酸化窒素を用いて１０ｎｍのシリコン酸化
膜を、連続してジクロルシランガスとアンモニアガスを
用いて１０ｎｍのシリコン窒化膜を、連続してジクロル
シランガスと亜酸化窒素を用いて１０ｎｍのシリコン酸
化膜を形成することで、シリコン酸化膜／シリコン窒化
膜／シリコン酸化膜３層の絶縁層からなるＯＮＯ膜107
を形成する。
性多結晶シリコン膜102 上に原料ガスとしてジクロルシ
ランガスと亜酸化窒素を用いて１０ｎｍのシリコン酸化
膜を、連続してジクロルシランガスとアンモニアガスを
用いて１０ｎｍのシリコン窒化膜を、連続してジクロル
シランガスと亜酸化窒素を用いて１０ｎｍのシリコン酸
化膜を形成することで、シリコン酸化膜／シリコン窒化
膜／シリコン酸化膜３層の絶縁層からなるＯＮＯ膜107
を形成する。
【００３２】次に、図１（ｈ）に示すように、ＯＮＯ膜
107 の表面上に多結晶シリコン膜を３５０ｎｍ堆積し、
不純物としてリン（Ｐ）を熱拡散させて第２の導電性多
結晶シリコン膜108 を形成する。
107 の表面上に多結晶シリコン膜を３５０ｎｍ堆積し、
不純物としてリン（Ｐ）を熱拡散させて第２の導電性多
結晶シリコン膜108 を形成する。
【００３３】この第２の導電性多結晶シリコン膜108 は
この半導体記憶装置のメモリセルトランジスタを構成す
るためのコントロールゲート（ワード線）となる。ただ
し、選択トランジスタではゲート電極に接続されるため
の配線となる。
この半導体記憶装置のメモリセルトランジスタを構成す
るためのコントロールゲート（ワード線）となる。ただ
し、選択トランジスタではゲート電極に接続されるため
の配線となる。
【００３４】その後、図２（ａ）に示すように、第２の
導電性多結晶シリコン膜108 上にフォトレジスト（図示
せず）を塗布し、フォトリソグラフィ技術を用いて第２
の導電性多結晶シリコン膜108 、ＯＮＯ膜107 、第１の
導電性多結晶シリコン膜102を順に異方性エッチングに
より選択的に除去し、ゲート電極を自己整合的に加工す
る（ただし、ここからは図５のＢ−Ｂ線に相当する）。
導電性多結晶シリコン膜108 上にフォトレジスト（図示
せず）を塗布し、フォトリソグラフィ技術を用いて第２
の導電性多結晶シリコン膜108 、ＯＮＯ膜107 、第１の
導電性多結晶シリコン膜102を順に異方性エッチングに
より選択的に除去し、ゲート電極を自己整合的に加工す
る（ただし、ここからは図５のＢ−Ｂ線に相当する）。
【００３５】続いて、図２（ｂ）に示すように、第１及
び第２の導電性多結晶シリコン膜のゲート電極に熱酸化
法によりシリコン酸化膜109 （後酸化膜）を形成した
後、イオン注入によりシリコン基板の表面側にソース及
びドレインとなる拡散領域110を形成する。さらに、シ
リコン酸化膜109 上の層間絶縁膜111 として、リンガラ
ス膜（ＰＳＧ膜）またはボロンリンガラス膜（ＢＰＳＧ
膜）を堆積した後、ビット線のコンタクトとなる部分に
コンタクト開口部112 を形成する。
び第２の導電性多結晶シリコン膜のゲート電極に熱酸化
法によりシリコン酸化膜109 （後酸化膜）を形成した
後、イオン注入によりシリコン基板の表面側にソース及
びドレインとなる拡散領域110を形成する。さらに、シ
リコン酸化膜109 上の層間絶縁膜111 として、リンガラ
ス膜（ＰＳＧ膜）またはボロンリンガラス膜（ＢＰＳＧ
膜）を堆積した後、ビット線のコンタクトとなる部分に
コンタクト開口部112 を形成する。
【００３６】次に図２（ｃ）に示すように、層間絶縁膜
111 上にスパッタリングによりアルミニウムを６００ｎ
ｍ成膜した後、フォトレジストを塗布し、フォトリソグ
ラフィ技術によりパターニングしアルミニウム配線113
を形成しメモリの素子部を形成する。このアルミニウム
配線113 はメモリセルトランジスタと外部との間でデー
タを伝送するためのビット線（データ線）となる。
111 上にスパッタリングによりアルミニウムを６００ｎ
ｍ成膜した後、フォトレジストを塗布し、フォトリソグ
ラフィ技術によりパターニングしアルミニウム配線113
を形成しメモリの素子部を形成する。このアルミニウム
配線113 はメモリセルトランジスタと外部との間でデー
タを伝送するためのビット線（データ線）となる。
【００３７】図３、図４は、以上のようなこの発明で構
成された場合の図５のＣ−Ｃ線に沿った断面図であり、
それぞれ、素子分離領域に影響しない程度でしか合わせ
ずれが発生していない状態、素子分離領域に影響するよ
うな合わせずれが発生している状態とを示す。素子分離
領域としてのシリコン酸化膜105 の表面がシリコン窒化
膜106 で被覆されているので、図４のように合わせずれ
が素子分離領域まで到達しても、コンタクト開口を行う
際の異方性エッチングによるエッチングが、素子分離領
域（シリコン酸化膜105 ）においてほとんど進行しな
い。
成された場合の図５のＣ−Ｃ線に沿った断面図であり、
それぞれ、素子分離領域に影響しない程度でしか合わせ
ずれが発生していない状態、素子分離領域に影響するよ
うな合わせずれが発生している状態とを示す。素子分離
領域としてのシリコン酸化膜105 の表面がシリコン窒化
膜106 で被覆されているので、図４のように合わせずれ
が素子分離領域まで到達しても、コンタクト開口を行う
際の異方性エッチングによるエッチングが、素子分離領
域（シリコン酸化膜105 ）においてほとんど進行しな
い。
【００３８】上述の製造工程で示したように、素子分離
領域の埋め込み材に使用されているシリコン酸化膜105
とこのシリコン窒化膜106 は、溝部に残存させるように
したエッチバックにより自己整合的に形成されるため、
被覆の働きをするシリコン窒化膜106 の素子分離領域
（シリコン酸化膜105 ）に対しての合わせずれがないた
め、アルミニウム配線113 の拡散層領域110 外へのジャ
ンクションリークや素子分離領域の後退による素子間耐
圧低下を防止することができる。従って、この発明によ
れば、デバイス特性を劣化させることなく素子の微細化
を可能にできる。
領域の埋め込み材に使用されているシリコン酸化膜105
とこのシリコン窒化膜106 は、溝部に残存させるように
したエッチバックにより自己整合的に形成されるため、
被覆の働きをするシリコン窒化膜106 の素子分離領域
（シリコン酸化膜105 ）に対しての合わせずれがないた
め、アルミニウム配線113 の拡散層領域110 外へのジャ
ンクションリークや素子分離領域の後退による素子間耐
圧低下を防止することができる。従って、この発明によ
れば、デバイス特性を劣化させることなく素子の微細化
を可能にできる。
【００３９】なお、この発明は実施の形態において、ト
レンチ素子分離領域の絶縁膜としてシリコン酸化膜105
を、また第２の絶縁膜としてシリコン窒化膜106 を用い
て説明したが、これに限らず、例えば第２の絶縁膜がタ
ンタルオキサイド膜を用いた構造でもよい。すなわち第
１と第２の絶縁膜が互いに異方性エッチングに対し選択
性があれば、種々変形可能であることはもちろんであ
る。
レンチ素子分離領域の絶縁膜としてシリコン酸化膜105
を、また第２の絶縁膜としてシリコン窒化膜106 を用い
て説明したが、これに限らず、例えば第２の絶縁膜がタ
ンタルオキサイド膜を用いた構造でもよい。すなわち第
１と第２の絶縁膜が互いに異方性エッチングに対し選択
性があれば、種々変形可能であることはもちろんであ
る。
【００４０】
【発明の効果】以上述べたように、本発明によれば、素
子分離領域の表面にエッチングに対し選択性のある絶縁
膜を自己整合的に形成することによって、コンタクトの
開口エッチング時の合わせずれによる素子分離領域の絶
縁膜のエッチングを防止することができるため、ジャン
クションリークや素子間耐圧の劣化などのデバイス特性
の低下を招くことなく、微細化に対し容易に対応可能な
半導体記憶装置及びその製造方法を提供することができ
る。
子分離領域の表面にエッチングに対し選択性のある絶縁
膜を自己整合的に形成することによって、コンタクトの
開口エッチング時の合わせずれによる素子分離領域の絶
縁膜のエッチングを防止することができるため、ジャン
クションリークや素子間耐圧の劣化などのデバイス特性
の低下を招くことなく、微細化に対し容易に対応可能な
半導体記憶装置及びその製造方法を提供することができ
る。
【図１】図１（ａ）〜（ｈ）それぞれは、この発明の実
施の形態に係る半導体記憶装置のメモリセルトランジス
タの製造方法の要部を図５のＡ−Ａ線に沿って工程順に
示す断面図。
施の形態に係る半導体記憶装置のメモリセルトランジス
タの製造方法の要部を図５のＡ−Ａ線に沿って工程順に
示す断面図。
【図２】図２（ａ）〜（ｃ）それぞれは、図１（ｈ）に
続いてこの発明の実施の形態に係る半導体記憶装置のメ
モリセルトランジスタ及びビット線コンタクトの製造方
法の要部を図５のＢ−Ｂ線に沿って工程順に示す断面
図。
続いてこの発明の実施の形態に係る半導体記憶装置のメ
モリセルトランジスタ及びビット線コンタクトの製造方
法の要部を図５のＢ−Ｂ線に沿って工程順に示す断面
図。
【図３】この発明の実施の形態に係る半導体記憶装置の
ビット線コンタクトと素子分離の関係を図５のＣ−Ｃ線
に沿って示す第１の断面図。
ビット線コンタクトと素子分離の関係を図５のＣ−Ｃ線
に沿って示す第１の断面図。
【図４】この発明の実施の形態に係る半導体記憶装置の
ビット線コンタクトと素子分離の関係を図５のＣ−Ｃ線
に沿って示す第２の断面図。
ビット線コンタクトと素子分離の関係を図５のＣ−Ｃ線
に沿って示す第２の断面図。
【図５】トレンチ素子分離方法（ＳＴＩ）を用いた不揮
発性メモリのセルアレイの一部の平面図。
発性メモリのセルアレイの一部の平面図。
【図６】図５の等価回路図。
【図７】図７（ａ）〜（ｈ）それぞれは、従来の半導体
記憶装置のメモリセルトランジスタの製造方法の要部を
図５のＡ−Ａ線に沿って工程順に示す断面図。
記憶装置のメモリセルトランジスタの製造方法の要部を
図５のＡ−Ａ線に沿って工程順に示す断面図。
【図８】図２（ａ）〜（ｃ）それぞれは、図１（ｈ）に
続いて従来の半導体記憶装置のメモリセルトランジスタ
及びビット線コンタクトの製造方法の要部を図５のＢ−
Ｂ線に沿って工程順に示す断面図。
続いて従来の半導体記憶装置のメモリセルトランジスタ
及びビット線コンタクトの製造方法の要部を図５のＢ−
Ｂ線に沿って工程順に示す断面図。
【図９】従来の半導体記憶装置のビット線コンタクトと
素子分離の関係を図５のＣ−Ｃ線に沿って示す第１の断
面図。
素子分離の関係を図５のＣ−Ｃ線に沿って示す第１の断
面図。
【図１０】従来の半導体記憶装置のビット線コンタクト
と素子分離の関係を図５のＣ−Ｃ線に沿って示す第２の
断面図。
と素子分離の関係を図５のＣ−Ｃ線に沿って示す第２の
断面図。
100 …半導体基板 101 ，103 ，105 ，109 …シリコン酸化膜 102 …第１の導電性多結晶シリコン膜 104 …溝部 106 …シリコン窒化膜 107 …ＯＮＯ膜 108 …第２の導電性多結晶シリコン膜 110 …ソース及びドレインとなる拡散領域 111 …層間絶縁膜 112 …コンタクト開口部 113 …アルミニウム配線
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板上に複数配列されたトランジスタのゲー
ト電極部材と、 前記ゲート電極部材間の前記基板内に及ぶ溝と、 前記溝に自己整合的に埋め込まれた素子分離領域として
の第１の絶縁膜及びこの第１の絶縁膜上の第２の絶縁膜
と、 前記トランジスタの電流通路の一端に接続されるデータ
伝送用の配線のコンタクト部とを具備し、 前記コンタクト部配列間の前記素子分離領域における前
記第１の絶縁膜上の第２の絶縁膜が前記コンタクト部の
形成の際のエッチング防止層となることを特徴とする半
導体記憶装置。 - 【請求項２】 前記トランジスタは電荷蓄積領域を有す
る不揮発性のメモリトラジスタ及びこのメモリトラジス
タ選択用の選択トランジスタを含むＮＡＮＤ型のメモリ
セルアレイを構成し、前記コンタクト部はこの選択トラ
ンジスタの電流通路に接続されることを特徴とする半導
体記憶装置。 - 【請求項３】 半導体基板上にトランジスタのゲート絶
縁膜及びその上に多結晶シリコン膜からなるゲート電極
を形成する工程と、 前記多結晶シリコン膜を加工するマスクとしてシリコン
酸化膜を形成し、フォトリソグラフィ技術を用いて前記
シリコン酸化膜をパターニングする工程と、 前記シリコン酸化膜をマスクに前記多結晶シリコン膜と
前記ゲート絶縁膜と半導体基板内にかけてエッチングし
素子分離領域となる溝を形成する工程と、 前記溝から前記多結晶シリコン膜にわたる第１の絶縁膜
を堆積した後、この第１の絶縁膜を前記多結晶シリコン
膜の側面部の途中までエッチバックする工程と、 前記第１の絶縁膜上と前記多結晶シリコン膜にわたって
前記第１の絶縁膜のエッチングの防止層となる第２の絶
縁膜を堆積した後、前記多結晶シリコン膜の側面部の途
中までエッチバックし、前記第１の絶縁膜上に第２の絶
縁膜を残存させる工程とを具備することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05472496A JP3400231B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体記憶装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05472496A JP3400231B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体記憶装置及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246500A true JPH09246500A (ja) | 1997-09-19 |
| JP3400231B2 JP3400231B2 (ja) | 2003-04-28 |
Family
ID=12978758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05472496A Expired - Fee Related JP3400231B2 (ja) | 1996-03-12 | 1996-03-12 | 半導体記憶装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400231B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326264B1 (en) | 1998-07-10 | 2001-12-04 | Nec Corporation | Semiconductor device and method for manufacturing same |
| KR100331556B1 (ko) * | 1999-10-05 | 2002-04-06 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
-
1996
- 1996-03-12 JP JP05472496A patent/JP3400231B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
| US6326264B1 (en) | 1998-07-10 | 2001-12-04 | Nec Corporation | Semiconductor device and method for manufacturing same |
| KR100331556B1 (ko) * | 1999-10-05 | 2002-04-06 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3400231B2 (ja) | 2003-04-28 |
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