JP2795156B2 - 半導体集積回路装置の製造方法及び半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置の製
造方法及び半導体集積回路装置に係り、特に記憶素子に
関する半導体集積回路装置の製造方法及び半導体集積回
路装置に関する。

【０００２】

【従来の技術】半導体集積回路装置、例えば高集積のダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
等のメモリセルの製造は従来、図４に断面図を示すよう
に、まず最初に半導体基板１上にゲート酸化膜３、ワー
ド線４、拡散層５ａ及び５ｂよりなるＭＩＳ型電界効果
トランジスタを形成した後、その上部に第１の層間絶縁
膜６を介してビット線７を形成する。

【０００３】その後、上部に第２の層間絶縁膜８を介し
て、下部電極９、容量絶縁膜１０、上部電極１１よりな
るキャパシタが形成される。また、各素子間は、シリコ
ン窒化膜をマスクとして使ったＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法と呼ば
れる選択酸化法で半導体基板１上に形成されたフィール
ド酸化膜２と呼ばれる厚い酸化膜により分離されてい
る。

【０００４】ところが、メモリセルの高集積化、微細化
が進むにつれて、メモリセルの加工は困難さを増してい
る。特に、ビット線７あるいは下部電極９を拡散層５
ａ、５ｂと接続するための開孔部の形成は特に困難な工
程の一つである。そこで、シリコン（Ｓｉ）基板にトレ
ンチを形成し、このトレンチ内にビット線を形成する埋
め込み型ビット線が提案されている（Ｙ．Ｋｏｈｙａｍ
ａ ｅｔ ａｌ．，”Ｂｕｒｉｅｄ Ｂｉｔ−Ｌｉｎｅ
Ｃｅｌｌ ｆｏｒ ６４ＭＢ ＤＲＡＭｓ”，Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ，ｐ．１７−１８（１９９０））。

【０００５】ここで、代表的な埋め込み型ビット線の製
造方法について図５乃至図７と共に説明する。図５は埋
め込み型ビット線のマスクパターンの一例の平面図を示
す。１２は埋め込みビット線のパターン、１３は第１の
フィールド酸化膜のパターン、１４はビット線と拡散層
との接続部を形成するためのパターンである。斜線部分
はレジストの残らない部分を示す。

【０００６】まず、図５のａ−ｂ線に沿った図６の断面
図で埋め込み型ビット線の製造方法について製造工程に
従って説明する。まず、図６（Ａ）に示すように、半導
体基板１を熱酸化してシリコン酸化膜１５を形成し、そ
の上部に例えばＬＰＣＶＤ法により第１のシリコン窒化
膜１６を堆積する。次に、図６（Ｂ）に示すように、通
常のフォトリソグラフィー法とドライエッチング法によ
り、第１のシリコン窒化膜１６を所定の形状にパターニ
ングする。

【０００７】 次に、図６（Ｃ）に示すように、熱酸化
することにより、第１のシリコン窒化膜１６の残ってい
ない部分のみが選択的に酸化され、更に例えば加熱した
リン酸による処理を行うことによって第１のシリコン窒
化膜１６をすべて取り除く。

【０００８】 次に、図５のｃ−ｄ線に沿った図７の断
面図で埋め込み型ビット線の製造方法について製造工程
に従って説明する。まず、図７（Ａ）に示すように、半
導体基板１上のシリコン酸化膜１５の上部に例えばＬＰ
ＣＶＤ法により第２のシリコン窒化膜１８を堆積する。
次に、通常のフォトリソグラフィー法並びにドライエッ
チング法により、所定の形状に第２のシリコン窒化膜１
８、シリコン酸化膜１５、半導体基板１のエッチングを
行い、半導体基板１中にビット線を埋め込むための開孔
（トレンチ）を図７（Ａ）に示すように形成する。

【０００９】次に、図７（Ｂ）に示すように、半導体基
板１の熱酸化を行うことにより、第２のシリコン窒化膜
１８の堆積していないトレンチの部分のみを選択的に酸
化することにより、第２のフィールド酸化膜１９を形成
する。次に、図７（Ｃ）に示すように、上記のトレンチ
の一部の片側方向に開孔パターンを有するレジスト２０
を形成する。

【００１０】更に、図７（Ｄ）に示すように、レジスト
２０をマスクとして弗酸溶液によるエッチングにより、
所定部分の第２のフィールド酸化膜１９のみを除去し、
その後レジスト２０を除去する。続いて、図７（Ｄ）に
示すように第１の多結晶シリコン膜２１を堆積して、斜
め方向からの不純物のイオン注入により、シリコン酸化
膜が除去された部分の半導体基板１中に不純物を拡散
し、ビット線と接続するための拡散層２２を形成する。

【００１１】次に、図７（Ｅ）に示すように、例えばリ
ン等の不純物を含む第２の多結晶シリコン膜を全面に堆
積し、次にトレンチ内部のみに第２の多結晶シリコン膜
２３ａ、２３ｂが残るようにエッチング時間を制御して
ドライエッチングを行う。この第２の多結晶シリコン膜
２３ａ、２３ｂは前記図５に示した埋め込みビット線１
２に相当する。

【００１２】更に、図７（Ｆ）に示すように、熱酸化を
行うと、第２の多結晶シリコン膜２３ａ及び２３ｂの上
部のみが選択的に酸化することにより第３のフィールド
酸化膜２４ａ及び２４ｂがそれぞれ形成される。そし
て、第２のシリコン窒化膜１８を加熱したリン酸溶液に
より除去する。以上により、ビット線となる第２の多結
晶シリコン膜２３ａ及び２３ｂが半導体基板１中に埋め
込まれ、かつ、第２のフィールド酸化膜１９と第３のフ
ィールド酸化膜２４ａ及び２４ｂとに囲まれた形の埋め
込み型ビット線を形成することができる。

【００１３】次に、ＤＲＡＭのメモリセルにこの製造方
法を適用した場合は、これ以降の工程は図８に示す如く
になる。まず、図８（Ａ）に示すように、半導体基板１
上にゲート酸化膜３を形成し、続いて例えばリン等の不
純物を含む多結晶シリコン膜の堆積、パターニングによ
りワード線４を形成し、その後イオン注入法により、半
導体基板１の表面にソース領域、ドレイン領域としての
拡散層５ａ、５ｂを形成する。

【００１４】次に、図８（Ｂ）に示すように、例えば二
酸化シリコンよりなる第１の層間絶縁膜６を全面に堆積
し、更に通常のフォトリソグラフィー法とドライエッチ
ング法により、所定の領域に後述の下部電極９と拡散層
５ａを接続するための開孔部６ａ、６ｂを形成する。

【００１５】次に、図８（Ｃ）に示すように、例えばリ
ン等の不純物を含む多結晶シリコン膜を全面に堆積し、
パターニングを行うことにより、キャパシタ下部電極９
を形成し、その後容量絶縁膜１０を形成し、更にその上
に例えばリン等の不純物を含む多結晶シリコン膜を堆積
し、パターニングを行って上部電極１１を形成する。以
上によりＤＲＡＭのメモリセル部を形成することができ
る。

【００１６】この埋め込み型ビット線を用いた方法によ
れば、ビット線が半導体基板１中に埋め込まれているた
め、（ビット線の膜厚＋ビット線上の層間絶縁膜の膜
厚）だけ下部電極９の下の膜厚が薄くなり、平坦化が行
われることになる。以上のように、埋め込み型ビット線
の場合には、アスペクト比並びに平坦化の点で有利にな
るため、下部電極９と拡散層５ａ、５ｂとを接続する開
孔部６ａ、６ｂの形成が非常に楽になるという利点があ
る。

【００１７】

【発明が解決しようとする課題】しかるに、ＤＲＡＭの
メモリセル部を上記の埋め込み型ビット線を用いた方法
により製造すると、埋め込みビット線がワード線に沿っ
た方向の素子分離を兼ねることとなるが、ビット線に沿
った方向の素子分離は従来と同様にＬＯＣＯＳ法を用い
た選択酸化によるフィールド酸化膜で分離されているた
め、フィールド酸化膜が厚くなるとフィールド酸化膜の
横方向の広がり（バーズビーク）が大きくなる。このバ
ーズビークがあるために、従来はフィールド酸化膜を所
定の膜厚以上に厚くすることができない。また、ＬＯＣ
ＯＳ法により形成されたフィールド酸化膜による素子分
離は、素子分離幅が０．３５μｍ程度以下では必要な素
子分離能力を得ることが困難になる。

【００１８】従って、これ以上に微細化が進んだ場合の
素子分離を実現しようとする場合には、半導体基板中に
トレンチを形成し、トレンチ中に絶縁膜を形成するトレ
ンチアイソレーション等の方法を用いる必要がある。従
来の製造方法によれば、埋め込みビット線もトレンチア
イソレーションも半導体基板中にトレンチを形成するの
に、それぞれ１回ずつのフォトリソグラフィーと基板エ
ッチングが必要になってくる。

【００１９】すなわち、例えば図５において第１のフィ
ールド酸化膜のパターン１３でそのまま半導体基板を所
定の深さまでエッチングし、絶縁膜をトレンチ内に形成
するような工程を経ることになる。従って、埋め込みビ
ット線とトレンチアイソレーションを同時に用いること
は非常に工程数が増大し、半導体装置の製造過程におけ
るコストを増大させるという課題がある。また、一度ト
レンチを形成した後に、更にトレンチを形成することに
なるため、二度目のトレンチは形状等が崩れやすい等の
理由により、信頼性上の問題もある。

【００２０】 本発明は以上の点に鑑みなされたもの
で、半導体装置の微細化に際して、信頼性を向上させつ
つ、かつ、製造コストを低減した半導体集積回路装置の
製造方法及び半導体集積回路装置を提供することを目的
とする。

【００２１】

【課題を解決するための手段】本発明は上記の目的を達
成するため、ビット線方向に隣接するメモリセル活性領
域間にワード線方向に隣接するメモリセル活性領域間よ
りも狭いトレンチを形成する工程と、ビット線方向に隣
接する活性領域間の該トレンチが絶縁膜で埋まり、か
つ、ワード線方向に隣接する活性領域間のトレンチの一
部が残るように、絶縁膜を形成する工程と、残存したト
レンチ内にビット線を形成する工程とを含む構成とした
ものである。また、上記の目的を達成するため、本発明
は、ワード線及びビット線方向に配置されたメモリセル
活性領域を有する半導体集積回路装置であって、ビット
線方向に隣接するメモリセル活性領域間とワード線方向
に隣接するメモリセル活性領域間のトレンチは同じ深さ
であり、ビット線方向に隣接するメモリセル活性領域間
はワード線方向に隣接するメモリセル活性領域間より狭
い幅のトレンチであり、ビット線方向に隣接するメモリ
セル活性領域間のトレンチは絶縁膜により埋め込まれ、
ワード線方向に隣接するメモリセル活性領域間のトレン
チは絶縁膜と導電材により埋め込まれている構成とした
ものである。

【００２２】

【作用】本発明では、トレンチ内に絶縁膜がトレンチの
ビット線方向側を埋め、かつ、トレンチのワード線方向
側をトレンチの一部が細長く残るように形成された後、
その残存したトレンチ内にビット線を形成するため、段
差平坦化やコンタクト形成の容易化などの利点のある埋
め込み型ビット線を形成するためのトレンチの形成と、
微細化における素子分離能力向上等の利点のあるトレン
チアイソレーションを形成するためのトレンチの形成
を、同時に１回で行うことができる。

【００２３】

【実施例】次に本発明の実施例について説明する。図１
乃至図３はそれぞれ本発明の一実施例の各工程における
装置平面図及び断面図で、図１は初期工程、図２は主要
工程、図３は最終工程を説明する装置平面図及び断面図
を示す。また、図１乃至図３のそれぞれにおいて、左側
に示す各平面図中の一点鎖線の部分の断面が右側に示さ
れている。

【００２４】 まず、図１（Ａ２）の断面図に示すよう
に、ビット線方向と比較するとワード線方向に広い幅を
持つフィールド領域を形成する半導体基板１を熱酸化し
てシリコン酸化膜１５を形成し、その上部に例えばＬＰ
ＣＶＤ法によりシリコン窒化膜２５を堆積する。その
後、通常のフォトリソグラフィー法並びにドライエッチ
ング法を適用して、所定の形状にシリコン窒化膜２５、
シリコン酸化膜１５及び半導体基板１のエッチングを行
い、図１（Ａ２）に示すように半導体基板１中にビット
線を埋め込むためのトレンチｔを形成する。

【００２５】 図１（Ａ１）は上記の状態を上面から見
た平面図で、シリコン窒化膜２５が大略長方形状に残
り、その周りはすべてトレンチｔとなっている。また、
マスク上では相隣るシリコン窒化膜２５の長手方向と直
交する方向（ワード線方向）の長さが長手方向（ビッ
ト線方向）の長さよりも長くなるように形成してお
く。理論的には長さが長さよりも少しでも長ければ
よいが、ビット線の形成のし易さからすると、例えば長
さが０．２μｍのときには長さは０．３μｍ程度以
上は必要である。

【００２６】次に、図１（Ｂ２）の断面図に示すよう
に、半導体基板１の熱酸化を行うことにより、シリコン
窒化膜２５の堆積していないトレンチの部分のみを選択
的に酸化し、第１のフィールド酸化膜２６を形成する。
このときの平面図は図１（Ｂ１）に示す如くになる。

【００２７】次に、図１（Ｃ２）の断面図に示すよう
に、例えばＬＰＣＶＤ法を適用して、シリコン酸化膜よ
りなる絶縁膜２７を全面に堆積する。このときの平面図
は図１（Ｃ１）に示すように、前記長さの方向には絶
縁膜２７によりトレンチが埋め込まれるが、前記長さ
の方向には絶縁膜２７が堆積せず、トレンチがまだ残っ
ている状態になるような膜厚だけ成長する。例えば、長
さが０．２μｍ、長さが０．３μｍのときには、フ
ィールド酸化膜２６の膜厚が４００Åで、絶縁膜２７の
膜厚が８００Å〜１０００Å程度が適当である。

【００２８】次に、図２（Ａ２）の断面図に示すよう
に、従来の埋め込み型ビット線と同様にして、フォトリ
ソグラフィー法により、トレンチの一部の片側方向に開
孔パターンを形成し、これをマスクとして、弗酸溶液に
よるエッチングにより、所定部分の第１のフィールド酸
化膜２６と絶縁膜２７のみを除去する。これにより、図
２（Ａ１）の平面図に示すように、上面から見ると所定
部分のみシリコン窒化膜２５が覗いている形になる。

【００２９】次に、図２（Ｂ２）の断面図に示すよう
に、第１の多結晶シリコン膜２１を堆積して、斜め方向
からの不純物のイオン注入により、第１のフィールド酸
化膜２６と絶縁膜２７が除去された部分の半導体基板１
中に不純物を拡散し、拡散層２２を形成する。続いて、
例えば、リン等の不純物を含む第２の多結晶シリコン膜
２３を全面に堆積し、更にトレンチ中に多結晶シリコン
膜２３が残るようにエッチング時間を制御してドライエ
ッチングを行い、続いてシリコン窒化膜２５が上面に現
れる程度にエッチング時間を制御して、絶縁膜２７のド
ライエッチングを行う。これにより、図２（Ｂ２）の断
面図及び図２（Ｂ１）の平面図に示すように、細長いト
レンチ中には多結晶シリコン膜２３がビット線として埋
め込まれ、また、シリコン窒化膜２５が上面に現れる。

【００３０】次に、熱酸化を行うことにより、図３
（Ｂ）の断面図に示すように、多結晶シリコン膜２１、
２３の上部のみを選択的に酸化することにより第２のフ
ィールド酸化膜２８を形成した後、シリコン窒化膜２５
を加熱したリン酸溶液により除去する。これにより、図
３（Ｂ）の断面図及び図３（Ａ）の平面図に示すよう
に、上面はすべてフィールド酸化膜２８などで覆われ、
ビット線となる多結晶シリコン膜２３が半導体基板１中
に埋め込まれた構造になる。

【００３１】このように、本実施例によれば、段差平坦
化やコンタクト形成の容易化などの利点のある埋め込み
型ビット線を形成するためのトレンチの形成と、微細化
における素子分離能力向上等の利点のあるトレンチアイ
ソレーションを形成するためのトレンチの形成が、同時
に１回のフォトリソグラフィー並びに基板エッチングで
行われることになる。

【００３２】なお、これ以降の工程は例えばＤＲＡＭで
は従来と同様にして、図８に示した工程と同様の工程を
経れば良い。

【００３３】なお、本発明は上記の実施例に限定される
ものではなく、上記実施例では半導体基板１中にトレン
チを形成した後に、熱酸化を行って第１のフィールド酸
化膜２６を形成した後に、絶縁膜２７の成長を行ってい
るが、熱酸化を行わずに絶縁膜２７を成長してもよい。
また、本発明はＤＲＡＭ以外の半導体装置にも適用する
ことができる。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
段差平坦化やコンタクト形成の容易化などの利点のある
埋め込み型ビット線を形成するためのトレンチの形成
と、微細化における素子分離能力向上等の利点のあるト
レンチアイソレーションを形成するためのトレンチの形
成が、同時に１回のフォトリソグラフィー並びに基板エ
ッチングで行われるようにしたため、微細な半導体装置
を信頼性高く、しかも安価に製造することができる。

【図面の簡単な説明】

【図１】本発明方法の一実施例の初期工程を説明する装
置平面図及び断面図である。

【図２】本発明方法の一実施例の主要工程を説明する装
置平面図及び断面図である。

【図３】本発明方法の一実施例の最終工程を説明する装
置平面図及び断面図である。

【図４】従来のＤＲＡＭのメモリセルの一例の断面図で
ある。

【図５】埋め込み型ビット線のマスクパターンの一例の
平面図である。

【図６】従来方法の一例の初期工程を説明する装置断面
図である。

【図７】従来方法の一例の主要工程を説明する装置断面
図である。

【図８】従来方法の一例の最終工程を説明する装置断面
図である。

【符号の説明】

１ 半導体基板１５ シリコン酸化膜 ２１ 第１の多結晶シリコン膜 ２２ 拡散層 ２３ 第２の多結晶シリコン膜（ビット線） ２５ シリコン窒化膜 ２６ 第１のフィールド酸化膜 ２７ 絶縁膜 ２８ 第２のフィールド酸化膜

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ビット線方向に隣接するメモリセル活性
   領域間にワード線方向に隣接するメモリセル活性領域間
   よりも狭いトレンチを形成する工程と、ビット線方向に隣接する活性領域間の該トレンチが 絶縁
   膜で埋まり、かつ、ワード線方向に隣接する活性領域間
   の該トレンチの一部が残るように、絶縁膜を形成する工
   程と、 残存した該トレンチ内にビット線を形成する工程とを含
   むことを特徴とする半導体集積回路装置の製造方法。
2. 【請求項２】 ワード線及びビット線方向に配置された
   メモリセル活性領域を有する半導体集積回路装置であっ
   て、 ビット線方向に隣接する該メモリセル活性領域間とワー
   ド線方向に隣接する該メモリセル活性領域間のトレンチ
   は同じ深さであり、 ビット線方向に隣接する該メモリセル活性領域間はワー
   ド線方向に隣接する該メモリセル活性領域間より狭い幅
   のトレンチであり、 ビット線方向に隣接する該メモリセル活性領域間のトレ
   ンチは絶縁膜により埋め込まれ、ワード線方向に隣接す
   る該メモリセル活性領域間のトレンチは絶縁膜と導電材
   により埋め込まれていることを特徴とする半導体集積回
   路装置。