JP2003086716A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置におけるトンネル絶
縁膜にバーズビークが発生すること防止すると共に容量
絶縁膜の膜質の向上と所定の膜厚とを得られるようにす
る。 【解決手段】 急速熱酸化装置を用いて、温度が約９０
０℃〜約１１００℃で、圧力が約１０００Ｐａ〜約２０
００Ｐａのチャンバ内に、０．５％〜３３％程度の水素
を添加した酸素を直接に導入し、加熱した半導体基板１
１上で、導入された水素と酸素とから水蒸気を発生させ
る内燃方式のパイロジェニック酸化（ＩＳＳＧ）法によ
り、フローティングゲート電極１４Ｂの上面及び側面を
酸化する。これにより、フローティングゲート電極１４
Ｂの表面に酸化シリコンからなる第２の絶縁膜１５を形
成する。
縁膜にバーズビークが発生すること防止すると共に容量
絶縁膜の膜質の向上と所定の膜厚とを得られるようにす
る。 【解決手段】 急速熱酸化装置を用いて、温度が約９０
０℃〜約１１００℃で、圧力が約１０００Ｐａ〜約２０
００Ｐａのチャンバ内に、０．５％〜３３％程度の水素
を添加した酸素を直接に導入し、加熱した半導体基板１
１上で、導入された水素と酸素とから水蒸気を発生させ
る内燃方式のパイロジェニック酸化（ＩＳＳＧ）法によ
り、フローティングゲート電極１４Ｂの上面及び側面を
酸化する。これにより、フローティングゲート電極１４
Ｂの表面に酸化シリコンからなる第２の絶縁膜１５を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的な書込み動
作及び消去動作が可能なフローティングゲートを備えた
不揮発性半導体記憶装置及びその製造方法に関する。
作及び消去動作が可能なフローティングゲートを備えた
不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、電気的な書込み動作及び消去動作
が可能な半導体記憶装置として、例えば特開昭６１−１
２７１７９号公報に開示されているような、フローティ
ングゲート電極とその上に積層されたコントロールゲー
ト電極とからなる、いわゆるスタックゲート構造を有す
るフローティングゲート型不揮発性半導体記憶装置が良
く知られている。
が可能な半導体記憶装置として、例えば特開昭６１−１
２７１７９号公報に開示されているような、フローティ
ングゲート電極とその上に積層されたコントロールゲー
ト電極とからなる、いわゆるスタックゲート構造を有す
るフローティングゲート型不揮発性半導体記憶装置が良
く知られている。
【０００３】図１４に示すように、スタックゲート構造
を有する従来の不揮発性半導体記憶装置は、上部にイオ
ン注入により形成されたソース領域１０２とドレイン領
域１０３とを有する半導体基板１０１と、半導体基板１
０１におけるソース領域１０２とドレイン領域１０３と
の間の領域、すなわちチャネル領域の上に形成されたス
タックゲート構造体１１０とから構成されている。スタ
ックゲート構造体１１０は、基板側から順次形成され
た、トンネル絶縁膜１０４、フローティングゲート電極
１０５、容量絶縁膜１０６及びコントロールゲート電極
１０７を含んでいる。
を有する従来の不揮発性半導体記憶装置は、上部にイオ
ン注入により形成されたソース領域１０２とドレイン領
域１０３とを有する半導体基板１０１と、半導体基板１
０１におけるソース領域１０２とドレイン領域１０３と
の間の領域、すなわちチャネル領域の上に形成されたス
タックゲート構造体１１０とから構成されている。スタ
ックゲート構造体１１０は、基板側から順次形成され
た、トンネル絶縁膜１０４、フローティングゲート電極
１０５、容量絶縁膜１０６及びコントロールゲート電極
１０７を含んでいる。
【０００４】このような、従来のスタックゲート型不揮
発性半導体記憶装置におけるデータの読出しは、ソース
領域１０２とドレイン領域１０３との間に１．５Ｖ程度
の電位差を設け且つコントロールゲート電極１０７に５
Ｖ程度の電圧を印加し、ソース領域１０２とドレイン領
域１０３との間に流れる電流値を検出することにより行
なう。
発性半導体記憶装置におけるデータの読出しは、ソース
領域１０２とドレイン領域１０３との間に１．５Ｖ程度
の電位差を設け且つコントロールゲート電極１０７に５
Ｖ程度の電圧を印加し、ソース領域１０２とドレイン領
域１０３との間に流れる電流値を検出することにより行
なう。
【０００５】また、データの消去は、コントロールゲー
ト電極１０７に０Ｖ、ドレイン領域１０３に１０Ｖ〜１
５Ｖ程度の電圧を印加し、トンネル絶縁膜１０４におけ
るフローティングゲート電極１０５とドレイン領域１０
３との重なり部分を介して、ファウラー・ノールドハイ
ム・トンネリング(Fowler Nordheim Tunneling）現象に
より、フローティングゲート電極１０５に蓄積されてい
た電子をドレイン領域１０３に引き抜くことにより行な
う。
ト電極１０７に０Ｖ、ドレイン領域１０３に１０Ｖ〜１
５Ｖ程度の電圧を印加し、トンネル絶縁膜１０４におけ
るフローティングゲート電極１０５とドレイン領域１０
３との重なり部分を介して、ファウラー・ノールドハイ
ム・トンネリング(Fowler Nordheim Tunneling）現象に
より、フローティングゲート電極１０５に蓄積されてい
た電子をドレイン領域１０３に引き抜くことにより行な
う。
【０００６】ところが、従来のスタックゲート型不揮発
性半導体記憶装置は、消去時におけるフローティングゲ
ート電極１０５からの電子の引き抜きが過剰となり、チ
ャネル領域がディプレッションモードとなってしまう、
いわゆる過消去現象が起こり易い。これにより、読出し
時には、非選択のメモリセルにも電流が流れてしまい、
誤読出しが起こる。
性半導体記憶装置は、消去時におけるフローティングゲ
ート電極１０５からの電子の引き抜きが過剰となり、チ
ャネル領域がディプレッションモードとなってしまう、
いわゆる過消去現象が起こり易い。これにより、読出し
時には、非選択のメモリセルにも電流が流れてしまい、
誤読出しが起こる。
【０００７】近年、この誤読出しを解決するために、コ
ントロールゲート電極の一部がチャネル領域と対向す
る、いわゆるスプリットゲート構造を有するフローティ
ングゲート型不揮発性半導体記憶装置が、例えば、S. K
ianian, et al., VLSI Technologies Dig. pp.71-72, 1
994等により提案されている。
ントロールゲート電極の一部がチャネル領域と対向す
る、いわゆるスプリットゲート構造を有するフローティ
ングゲート型不揮発性半導体記憶装置が、例えば、S. K
ianian, et al., VLSI Technologies Dig. pp.71-72, 1
994等により提案されている。
【０００８】図１５に示すように、スプリットゲート構
造を有する従来の不揮発性半導体記憶装置は、上部にイ
オン注入により形成されたソース領域１０２とドレイン
領域１０３とを有する半導体基板１０１と、半導体基板
１０１におけるソース領域１０２とドレイン領域１０３
との間のチャネル領域上に形成されたスプリットゲート
構造体１１１とから構成されている。
造を有する従来の不揮発性半導体記憶装置は、上部にイ
オン注入により形成されたソース領域１０２とドレイン
領域１０３とを有する半導体基板１０１と、半導体基板
１０１におけるソース領域１０２とドレイン領域１０３
との間のチャネル領域上に形成されたスプリットゲート
構造体１１１とから構成されている。
【０００９】スプリットゲート構造体１１１は、側部が
ソース領域１０２と重なるようにトンネル絶縁膜１０４
を介在して形成されたフローティングゲート電極１０５
と、フローティングゲート電極１０５及び半導体基板１
０１を覆う容量絶縁膜１０６と、フローティングゲート
電極１０５におけるドレイン領域１０３側の上面及び側
面並びにドレイン領域１０３の端部を跨ぐと共にフロー
ティングゲート電極１０５と容量結合するコントロール
ゲート電極１０７とから構成されている。
ソース領域１０２と重なるようにトンネル絶縁膜１０４
を介在して形成されたフローティングゲート電極１０５
と、フローティングゲート電極１０５及び半導体基板１
０１を覆う容量絶縁膜１０６と、フローティングゲート
電極１０５におけるドレイン領域１０３側の上面及び側
面並びにドレイン領域１０３の端部を跨ぐと共にフロー
ティングゲート電極１０５と容量結合するコントロール
ゲート電極１０７とから構成されている。
【００１０】このようなスプリットゲート構造体１１１
を有しているため、たとえフローティングゲート電極１
０５が過消去状態になったとしても、コントロールゲー
ト電極１０７の下側にもチャネル領域が形成されるた
め、読出し時の非選択のメモリセルに電流が流れること
がなく、誤読出しが起こらない。
を有しているため、たとえフローティングゲート電極１
０５が過消去状態になったとしても、コントロールゲー
ト電極１０７の下側にもチャネル領域が形成されるた
め、読出し時の非選択のメモリセルに電流が流れること
がなく、誤読出しが起こらない。
【００１１】
【発明が解決しようとする課題】しかしながら、前記従
来のスタックゲート型及びスプリットゲート型不揮発性
半導体記憶装置は、フローティングゲート電極１０５を
形成した後、コントロールゲート電極１０７と容量結合
する容量絶縁膜１０６を熱酸化によって形成する場合が
多く、このとき、トンネル絶縁膜１０４におけるゲート
長方向側の側部にバーズビークと呼ばれる膜太りが発生
する。このバーズビークにより、読出し時には、読出し
電流値が減少し、消去時には、トンネル絶縁膜１０４に
印加される電界が弱められるため、消去速度が著しく低
下するという問題がある。
来のスタックゲート型及びスプリットゲート型不揮発性
半導体記憶装置は、フローティングゲート電極１０５を
形成した後、コントロールゲート電極１０７と容量結合
する容量絶縁膜１０６を熱酸化によって形成する場合が
多く、このとき、トンネル絶縁膜１０４におけるゲート
長方向側の側部にバーズビークと呼ばれる膜太りが発生
する。このバーズビークにより、読出し時には、読出し
電流値が減少し、消去時には、トンネル絶縁膜１０４に
印加される電界が弱められるため、消去速度が著しく低
下するという問題がある。
【００１２】さらに、フローティングゲート電極１０５
の上に形成されるポリシリコンが酸化されてなる容量絶
縁膜１０６は、シリコン酸化膜と比べて、同一の酸化時
間で２倍程度の厚さに成膜される上にその絶縁耐圧が低
い。その結果、コントロールゲート電極１０７とフロー
ティングゲート電極１０５との容量結合比の値が低下し
て信頼性が劣化するという問題がある。
の上に形成されるポリシリコンが酸化されてなる容量絶
縁膜１０６は、シリコン酸化膜と比べて、同一の酸化時
間で２倍程度の厚さに成膜される上にその絶縁耐圧が低
い。その結果、コントロールゲート電極１０７とフロー
ティングゲート電極１０５との容量結合比の値が低下し
て信頼性が劣化するという問題がある。
【００１３】なお、容量結合比とは、フローティングゲ
ート電極１０５とコントロールゲート電極１０７との間
の静電容量の全静電容量に対する比をいう。また、全静
電容量とは、フローティングゲート電極１０５とコント
ロールゲート電極１０７との間の静電容量、及びフロー
ティングゲート電極１０５と半導体基板１０１（チャネ
ル領域、ソース領域１０２及びドレイン領域１０３）と
の間の静電容量の和をいう。
ート電極１０５とコントロールゲート電極１０７との間
の静電容量の全静電容量に対する比をいう。また、全静
電容量とは、フローティングゲート電極１０５とコント
ロールゲート電極１０７との間の静電容量、及びフロー
ティングゲート電極１０５と半導体基板１０１（チャネ
ル領域、ソース領域１０２及びドレイン領域１０３）と
の間の静電容量の和をいう。
【００１４】本発明は、前記従来の問題を解決し、不揮
発性半導体記憶装置におけるトンネル絶縁膜にバーズビ
ークが発生すること防止すると共に、容量絶縁膜の膜質
の向上と所定の膜厚とを得られるようにすることを目的
とする。
発性半導体記憶装置におけるトンネル絶縁膜にバーズビ
ークが発生すること防止すると共に、容量絶縁膜の膜質
の向上と所定の膜厚とを得られるようにすることを目的
とする。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、容量絶縁膜の形成に、内燃方式のパイロ
ジェニック酸化法を用いる構成とする。
め、本発明は、容量絶縁膜の形成に、内燃方式のパイロ
ジェニック酸化法を用いる構成とする。
【００１６】具体的に、本発明に係る不揮発性半導体記
憶装置は、半導体基板上に第１の絶縁膜を介在して形成
され、電気的に浮遊状態にあるフローティングゲート電
極と、フローティングゲート電極の上に第２の絶縁膜を
介在して形成され、半導体基板及びフローティングゲー
ト電極に所定の電位を供給するコントロールゲート電極
とを備え、第１の絶縁膜は、フローティングゲート電極
と対向する部分がほぼ均一な膜厚を有している。
憶装置は、半導体基板上に第１の絶縁膜を介在して形成
され、電気的に浮遊状態にあるフローティングゲート電
極と、フローティングゲート電極の上に第２の絶縁膜を
介在して形成され、半導体基板及びフローティングゲー
ト電極に所定の電位を供給するコントロールゲート電極
とを備え、第１の絶縁膜は、フローティングゲート電極
と対向する部分がほぼ均一な膜厚を有している。
【００１７】本発明の不揮発性半導体記憶装置による
と、トンネル膜として機能する第１の絶縁膜は、フロー
ティングゲート電極と対向する部分がほぼ均一な膜厚を
有しており、第１の絶縁膜のゲート長方向側の端部にバ
ーズビーク状の膜太りがない。このため、読出し電流値
が減少したり、消去速度が低下したりすることがない。
と、トンネル膜として機能する第１の絶縁膜は、フロー
ティングゲート電極と対向する部分がほぼ均一な膜厚を
有しており、第１の絶縁膜のゲート長方向側の端部にバ
ーズビーク状の膜太りがない。このため、読出し電流値
が減少したり、消去速度が低下したりすることがない。
【００１８】本発明の不揮発性半導体記憶装置におい
て、コントロールゲート電極が、フローティングゲート
電極の上面からその一側面上及び該一側面と連なる半導
体基板上にも形成され、一側面とは第２の絶縁膜を介在
して形成され、半導体基板上とは第３の絶縁膜を介在し
て形成されていることが好ましい。このようにすると、
ゲート構造をスプリットゲート型とすることができる。
て、コントロールゲート電極が、フローティングゲート
電極の上面からその一側面上及び該一側面と連なる半導
体基板上にも形成され、一側面とは第２の絶縁膜を介在
して形成され、半導体基板上とは第３の絶縁膜を介在し
て形成されていることが好ましい。このようにすると、
ゲート構造をスプリットゲート型とすることができる。
【００１９】本発明の不揮発性半導体記憶装置におい
て、第１の絶縁膜と第３の絶縁膜とが同一の工程により
形成されていることが好ましい。
て、第１の絶縁膜と第３の絶縁膜とが同一の工程により
形成されていることが好ましい。
【００２０】本発明の不揮発性半導体記憶装置におい
て、第２の絶縁膜と第３の絶縁膜とが同一の工程により
形成されていることが好ましい。
て、第２の絶縁膜と第３の絶縁膜とが同一の工程により
形成されていることが好ましい。
【００２１】本発明に係る不揮発性半導体記憶装置の製
造方法は、半導体基板上に第１の絶縁膜及び第１の導体
膜を形成した後、第１の導体膜に対してパターニングを
行なうことにより、第１の導体膜からフローティングゲ
ート電極を形成する第１の工程と、加熱した半導体基板
上に水素と酸素とを導入し、導入された水素及び酸素か
ら半導体基板上で水蒸気を発生させることにより、フロ
ーティングゲート電極の上部及び側部に第２の絶縁膜を
形成する第２の工程と、フローティングゲート電極の上
に、第２の導体膜からなるコントロールゲート電極を第
２の絶縁膜を介在させて形成する第３の工程とを備えて
いる。
造方法は、半導体基板上に第１の絶縁膜及び第１の導体
膜を形成した後、第１の導体膜に対してパターニングを
行なうことにより、第１の導体膜からフローティングゲ
ート電極を形成する第１の工程と、加熱した半導体基板
上に水素と酸素とを導入し、導入された水素及び酸素か
ら半導体基板上で水蒸気を発生させることにより、フロ
ーティングゲート電極の上部及び側部に第２の絶縁膜を
形成する第２の工程と、フローティングゲート電極の上
に、第２の導体膜からなるコントロールゲート電極を第
２の絶縁膜を介在させて形成する第３の工程とを備えて
いる。
【００２２】本発明の不揮発性半導体記憶装置の製造方
法によると、半導体基板上に第１の絶縁膜を形成した
後、加熱した半導体基板上に導入された水素及び酸素か
ら半導体基板上で水蒸気を発生させる、いわゆる内燃方
式のパイロジェニック酸化法により、フローティングゲ
ート電極の上部及び側部に第２の絶縁膜を形成する。こ
の内燃方式のパイロジェニック酸化法は、既に形成され
た第１の絶縁膜（トンネル膜）にバーズビークを生じさ
せないため、第１の絶縁膜の膜厚が実質的に均一とな
る。その結果、読出し電流値が減少したり、消去速度が
低下したりすることがなくなる。さらに、容量絶縁膜と
なる第２の絶縁膜は内燃方式のパイロジェニック酸化法
により形成されるため、第２の絶縁膜がポリシリコンを
酸化したシリコン酸化膜であっても、その膜厚値に所定
値を得られると共に、膜質が緻密となるので、容量結合
比が低下することがない。
法によると、半導体基板上に第１の絶縁膜を形成した
後、加熱した半導体基板上に導入された水素及び酸素か
ら半導体基板上で水蒸気を発生させる、いわゆる内燃方
式のパイロジェニック酸化法により、フローティングゲ
ート電極の上部及び側部に第２の絶縁膜を形成する。こ
の内燃方式のパイロジェニック酸化法は、既に形成され
た第１の絶縁膜（トンネル膜）にバーズビークを生じさ
せないため、第１の絶縁膜の膜厚が実質的に均一とな
る。その結果、読出し電流値が減少したり、消去速度が
低下したりすることがなくなる。さらに、容量絶縁膜と
なる第２の絶縁膜は内燃方式のパイロジェニック酸化法
により形成されるため、第２の絶縁膜がポリシリコンを
酸化したシリコン酸化膜であっても、その膜厚値に所定
値を得られると共に、膜質が緻密となるので、容量結合
比が低下することがない。
【００２３】本発明の不揮発性半導体記憶装置の製造方
法において、第１の工程が第１の絶縁膜をフローティン
グゲート電極をマスクとして除去する工程を含み、第２
の工程において、第２の絶縁膜を半導体基板の上部にも
形成することが好ましい。
法において、第１の工程が第１の絶縁膜をフローティン
グゲート電極をマスクとして除去する工程を含み、第２
の工程において、第２の絶縁膜を半導体基板の上部にも
形成することが好ましい。
【００２４】本発明の不揮発性半導体記憶装置の製造方
法において、第３の工程が、第２の導体膜を、半導体基
板上にフローティングゲート電極を含む全面にわたって
堆積する工程と、堆積した第２の導体膜を、コントロー
ルゲート電極がフローティングゲート電極の上にのみ位
置するようにパターニングする工程とを含むことが好ま
しい。このようにすると、スタックゲート型のゲート構
造を得ることができる。
法において、第３の工程が、第２の導体膜を、半導体基
板上にフローティングゲート電極を含む全面にわたって
堆積する工程と、堆積した第２の導体膜を、コントロー
ルゲート電極がフローティングゲート電極の上にのみ位
置するようにパターニングする工程とを含むことが好ま
しい。このようにすると、スタックゲート型のゲート構
造を得ることができる。
【００２５】本発明の不揮発性半導体記憶装置の製造方
法において、第３の工程が、第２の導体膜を、半導体基
板上にフローティングゲート電極を含む全面にわたって
堆積する工程と、堆積した第２の導体膜を、コントロー
ルゲート電極がフローティングゲート電極における上面
及びその一側面を跨ぐようにパターニングする工程とを
含むことが好ましい。このようにすると、スプリットゲ
ート型のゲート構造を得ることができる。
法において、第３の工程が、第２の導体膜を、半導体基
板上にフローティングゲート電極を含む全面にわたって
堆積する工程と、堆積した第２の導体膜を、コントロー
ルゲート電極がフローティングゲート電極における上面
及びその一側面を跨ぐようにパターニングする工程とを
含むことが好ましい。このようにすると、スプリットゲ
ート型のゲート構造を得ることができる。
【００２６】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００２７】図１は本発明のスタックゲート型のゲート
構造を有する不揮発性半導体記憶装置の断面構成を示し
ている。
構造を有する不揮発性半導体記憶装置の断面構成を示し
ている。
【００２８】図１に示すように、例えば、ｐ型シリコン
からなる半導体基板１１の上部に、酸化シリコン等から
なる素子分離領域１２と、該素子分離領域１２に囲まれ
てなる素子形成領域とが選択的に形成されている。半導
体基板１１の素子形成領域上には、膜厚が約８ｎｍ〜約
１１ｎｍの第１の絶縁膜１３と、ｎ型ポリシリコンから
なるフローティングゲート電極１４Ｂと、該フローティ
ングゲート電極１４Ｂの上面及び側面を覆う、膜厚が約
８ｎｍ〜約２０ｎｍの第２の絶縁膜１５と、フローティ
ングゲート電極１４Ｂの上に第２の絶縁膜１５を介在し
た、ｎ型ポリシリコンからなるコントロールゲート電極
１６Ｂとが形成されている。さらに、半導体基板１１に
おけるフローティングゲート電極１４Ｂの側方の領域に
はｎ型のソース領域１７及びｎ型のドレイン領域１８が
それぞれ形成されている。
からなる半導体基板１１の上部に、酸化シリコン等から
なる素子分離領域１２と、該素子分離領域１２に囲まれ
てなる素子形成領域とが選択的に形成されている。半導
体基板１１の素子形成領域上には、膜厚が約８ｎｍ〜約
１１ｎｍの第１の絶縁膜１３と、ｎ型ポリシリコンから
なるフローティングゲート電極１４Ｂと、該フローティ
ングゲート電極１４Ｂの上面及び側面を覆う、膜厚が約
８ｎｍ〜約２０ｎｍの第２の絶縁膜１５と、フローティ
ングゲート電極１４Ｂの上に第２の絶縁膜１５を介在し
た、ｎ型ポリシリコンからなるコントロールゲート電極
１６Ｂとが形成されている。さらに、半導体基板１１に
おけるフローティングゲート電極１４Ｂの側方の領域に
はｎ型のソース領域１７及びｎ型のドレイン領域１８が
それぞれ形成されている。
【００２９】第１の実施形態は、ゲート構造がスタック
ゲート型であって、フローティングゲート電極１４Ｂと
半導体基板１１との対向部分がトンネル膜として機能す
る第１の絶縁膜１３には、そのゲート長方向側の側端部
にバーズビーク状の膜太りがなく、その膜厚がほぼ均一
となるように形成されている。
ゲート型であって、フローティングゲート電極１４Ｂと
半導体基板１１との対向部分がトンネル膜として機能す
る第１の絶縁膜１３には、そのゲート長方向側の側端部
にバーズビーク状の膜太りがなく、その膜厚がほぼ均一
となるように形成されている。
【００３０】なお、第２の絶縁膜１３におけるフローテ
ィングゲート電極１４Ｂとコントロールゲート電極１６
Ｂとの対向部分は容量膜として機能する。
ィングゲート電極１４Ｂとコントロールゲート電極１６
Ｂとの対向部分は容量膜として機能する。
【００３１】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。
導体記憶装置の製造方法について図面を参照しながら説
明する。
【００３２】図２（ａ）〜図２（ｄ）及び図３（ａ）〜
図３（ｄ）は本発明の第１の実施形態に係る不揮発性半
導体記憶装置の製造方法の工程順の断面構成を示してい
る。
図３（ｄ）は本発明の第１の実施形態に係る不揮発性半
導体記憶装置の製造方法の工程順の断面構成を示してい
る。
【００３３】まず、図２（ａ）に示すように、ｐ型シリ
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
【００３４】次に、図２（ｂ）に示すように、第１のレ
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜約１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜
１３を形成する。その後、ＣＶＤ法を用いて、第１のポ
リシリコン膜１４Ａを堆積する。ここで、第１のポリシ
リコン膜１４Ａは、堆積時にリン（Ｐ）を添加しながら
導電性を持たせても良く、また、堆積後にリンイオンを
注入して導電性を持たせても良い。続いて、フォトリソ
グラフィ法により、第１のポリシリコン膜１４Ａ上にフ
ローティングゲートパターンを有する第２のレジストパ
ターン５２を形成する。
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜約１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜
１３を形成する。その後、ＣＶＤ法を用いて、第１のポ
リシリコン膜１４Ａを堆積する。ここで、第１のポリシ
リコン膜１４Ａは、堆積時にリン（Ｐ）を添加しながら
導電性を持たせても良く、また、堆積後にリンイオンを
注入して導電性を持たせても良い。続いて、フォトリソ
グラフィ法により、第１のポリシリコン膜１４Ａ上にフ
ローティングゲートパターンを有する第２のレジストパ
ターン５２を形成する。
【００３５】次に、図２（ｃ）に示すように、第２のレ
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａに対してエッチングを行なうことにより、第
１のポリシリコン膜１４Ａからフローティングゲート電
極１４Ｂを形成する。ここで、第１の絶縁膜１３におけ
るフローティングゲート電極１４Ｂと半導体基板１１
（チャネル領域）との対向部分はトンネル膜として機能
する。その後、第２のレジストパターン５２を除去す
る。
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａに対してエッチングを行なうことにより、第
１のポリシリコン膜１４Ａからフローティングゲート電
極１４Ｂを形成する。ここで、第１の絶縁膜１３におけ
るフローティングゲート電極１４Ｂと半導体基板１１
（チャネル領域）との対向部分はトンネル膜として機能
する。その後、第２のレジストパターン５２を除去す
る。
【００３６】次に、図２（ｄ）に示すように、急速熱酸
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させる内燃方式のパイロジ
ェニック酸化法により、フローティングゲート電極１４
Ｂの上面及び側面を酸化する。これにより、フローティ
ングゲート電極１４Ｂの表面に酸化シリコンからなる第
２の絶縁膜１５が形成される。なお、内燃方式のパイロ
ジェニック酸化法は、M.Bidaud et al., 197th ECS Con
f. Volume 2000-1, Abs.No.540、又はT.Trowbridge et
al., 199th ECS Conf. Volume 2001-1, Abs.No.269等に
報告されており、そのなかで、In Situ Steam Generati
on(ISSG)と呼ばれている。
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させる内燃方式のパイロジ
ェニック酸化法により、フローティングゲート電極１４
Ｂの上面及び側面を酸化する。これにより、フローティ
ングゲート電極１４Ｂの表面に酸化シリコンからなる第
２の絶縁膜１５が形成される。なお、内燃方式のパイロ
ジェニック酸化法は、M.Bidaud et al., 197th ECS Con
f. Volume 2000-1, Abs.No.540、又はT.Trowbridge et
al., 199th ECS Conf. Volume 2001-1, Abs.No.269等に
報告されており、そのなかで、In Situ Steam Generati
on(ISSG)と呼ばれている。
【００３７】次に、図３（ａ）に示すように、ＣＶＤ法
により、第１の絶縁膜１３上に第２の絶縁膜１５を含む
全面にわたって、第２のポリシリコン膜１６Ａを堆積す
る。なお、第２のポリシリコン膜１６Ａについても、堆
積時にリンを添加しながら導電性を持たせても良く、ま
た、堆積後にリンイオンを注入して導電性を持たせても
良い。その後、フォトリソグラフィ法により、第２のポ
リシリコン膜１６Ａ上に、コントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
により、第１の絶縁膜１３上に第２の絶縁膜１５を含む
全面にわたって、第２のポリシリコン膜１６Ａを堆積す
る。なお、第２のポリシリコン膜１６Ａについても、堆
積時にリンを添加しながら導電性を持たせても良く、ま
た、堆積後にリンイオンを注入して導電性を持たせても
良い。その後、フォトリソグラフィ法により、第２のポ
リシリコン膜１６Ａ上に、コントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
【００３８】次に、図３（ｂ）に示すように、第３のレ
ジストパターン５３をマスクとして、第２のポリシリコ
ン膜１６Ａに対してエッチングを行なうことにより、第
２のポリシリコン膜１６Ａから、フローティングゲート
電極１４Ｂ上に、第２の絶縁膜１５を介在させたコント
ロールゲート電極１６Ｂを形成する。ここで、第２の絶
縁膜１５におけるフローティングゲート電極１４Ｂとコ
ントロールゲート電極１６Ｂとの対向部分は容量膜とし
て機能する。その後、第３のレジストパターン５３を除
去する。
ジストパターン５３をマスクとして、第２のポリシリコ
ン膜１６Ａに対してエッチングを行なうことにより、第
２のポリシリコン膜１６Ａから、フローティングゲート
電極１４Ｂ上に、第２の絶縁膜１５を介在させたコント
ロールゲート電極１６Ｂを形成する。ここで、第２の絶
縁膜１５におけるフローティングゲート電極１４Ｂとコ
ントロールゲート電極１６Ｂとの対向部分は容量膜とし
て機能する。その後、第３のレジストパターン５３を除
去する。
【００３９】次に、図３（ｃ）に示すように、素子形成
領域に開口部を有する第４のレジストパターン５４並び
にコントロールゲート電極１６Ｂ及びフローティングゲ
ート電極１４Ｂをマスクとして、半導体基板１１に対し
てリン又はヒ素（Ａｓ）イオンをイオン注入することに
より、素子形成領域にソース領域１７及びドレイン領域
１８を形成する。
領域に開口部を有する第４のレジストパターン５４並び
にコントロールゲート電極１６Ｂ及びフローティングゲ
ート電極１４Ｂをマスクとして、半導体基板１１に対し
てリン又はヒ素（Ａｓ）イオンをイオン注入することに
より、素子形成領域にソース領域１７及びドレイン領域
１８を形成する。
【００４０】次に、図３（ｄ）に示すように、第４のレ
ジストパターン５４を除去すると、図１に示す不揮発性
半導体記憶装置を得ることができる。
ジストパターン５４を除去すると、図１に示す不揮発性
半導体記憶装置を得ることができる。
【００４１】このように、第１の実施形態に係る不揮発
性半導体記憶装置の製造方法によると、フローティング
ゲート電極１４Ｂの表面に第２の絶縁膜１５を形成する
際に、チャンバ内に導入された水素及び酸素から半導体
基板１１上で水蒸気を発生させる内燃方式のパイロジェ
ニック酸化（ＩＳＳＧ）法を用いている。このため、本
実施形態に係る第１の絶縁膜１３におけるフローティン
グゲート電極１４Ｂの下側部分には、通常の酸化法、例
えば、水蒸気を含まない酸素ガスをチャンバ内に導入す
るドライ酸化法、又は外部で生成した水蒸気をチャンバ
内に導入するウェット酸化法により形成した場合に発生
する、図１４に示したようなバーズビークがほとんど生
じることがなく、従ってその膜厚はほぼ均一となる。
性半導体記憶装置の製造方法によると、フローティング
ゲート電極１４Ｂの表面に第２の絶縁膜１５を形成する
際に、チャンバ内に導入された水素及び酸素から半導体
基板１１上で水蒸気を発生させる内燃方式のパイロジェ
ニック酸化（ＩＳＳＧ）法を用いている。このため、本
実施形態に係る第１の絶縁膜１３におけるフローティン
グゲート電極１４Ｂの下側部分には、通常の酸化法、例
えば、水蒸気を含まない酸素ガスをチャンバ内に導入す
るドライ酸化法、又は外部で生成した水蒸気をチャンバ
内に導入するウェット酸化法により形成した場合に発生
する、図１４に示したようなバーズビークがほとんど生
じることがなく、従ってその膜厚はほぼ均一となる。
【００４２】その結果、素子のトランジスタとしての性
能劣化を抑えることができ、すなわち、第１の絶縁膜１
３（トンネル膜）が厚くなることによる消去速度の低下
を防止することができる。
能劣化を抑えることができ、すなわち、第１の絶縁膜１
３（トンネル膜）が厚くなることによる消去速度の低下
を防止することができる。
【００４３】その上、ＩＳＳＧ法により、ポリシリコン
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、図４に示すように、
その酸化速度が下地層であるポリシリコン膜に対するイ
オン注入量に依らずほぼ一定である。このため、第２の
絶縁膜１５の膜厚を、従来の酸化法による膜厚と比べて
６０％〜８０％程度にまで抑えることができるので、第
２の絶縁膜１５に所定の膜厚を得ることができる。ま
た、図５に示すように、ＩＳＳＧ法によって形成される
ポリシリコン酸化膜の耐圧も高くなる。その結果、フロ
ーティングゲート電極１４Ｂとコントロールゲート電極
１６Ｂとの容量結合比の値が増加するので、書込み速度
の向上及び読出し電流の増大を図ることができる。
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、図４に示すように、
その酸化速度が下地層であるポリシリコン膜に対するイ
オン注入量に依らずほぼ一定である。このため、第２の
絶縁膜１５の膜厚を、従来の酸化法による膜厚と比べて
６０％〜８０％程度にまで抑えることができるので、第
２の絶縁膜１５に所定の膜厚を得ることができる。ま
た、図５に示すように、ＩＳＳＧ法によって形成される
ポリシリコン酸化膜の耐圧も高くなる。その結果、フロ
ーティングゲート電極１４Ｂとコントロールゲート電極
１６Ｂとの容量結合比の値が増加するので、書込み速度
の向上及び読出し電流の増大を図ることができる。
【００４４】なお、第１の実施形態においては、コント
ロールゲート電極１６Ｂとフローティングゲート電極１
４Ｂとを別々にパターニングしたが、これに限らず、両
電極１６Ｂ、１４Ｂを同時にパターニングする等、他の
スタックゲート型構造を有する不揮発性記憶装置の製造
方法に適用可能であることはいうまでもない。
ロールゲート電極１６Ｂとフローティングゲート電極１
４Ｂとを別々にパターニングしたが、これに限らず、両
電極１６Ｂ、１４Ｂを同時にパターニングする等、他の
スタックゲート型構造を有する不揮発性記憶装置の製造
方法に適用可能であることはいうまでもない。
【００４５】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例に係る不揮発性半導体記
憶装置の製造方法について図面を参照しながら説明す
る。
明の第１の実施形態の一変形例に係る不揮発性半導体記
憶装置の製造方法について図面を参照しながら説明す
る。
【００４６】図６（ａ）〜図６（ｄ）及び図７（ａ）〜
図７（ｄ）は本発明の第１の実施形態の一変形例に係る
不揮発性半導体記憶装置の製造方法の工程順の断面構成
を示している。
図７（ｄ）は本発明の第１の実施形態の一変形例に係る
不揮発性半導体記憶装置の製造方法の工程順の断面構成
を示している。
【００４７】まず、図６（ａ）に示すように、ｐ型シリ
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
【００４８】次に、図６（ｂ）に示すように、第１のレ
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜１
３を形成する。その後、ＣＶＤ法を用いて、第１のポリ
シリコン膜１４Ａを堆積する。ここで、第１のポリシリ
コン膜１４Ａは、堆積時又は堆積後にｎ型の導電性を持
たせる。続いて、フォトリソグラフィ法により、第１の
ポリシリコン膜１４Ａ上に、フローティングゲートパタ
ーンを有する第２のレジストパターン５２を形成する。
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜１
３を形成する。その後、ＣＶＤ法を用いて、第１のポリ
シリコン膜１４Ａを堆積する。ここで、第１のポリシリ
コン膜１４Ａは、堆積時又は堆積後にｎ型の導電性を持
たせる。続いて、フォトリソグラフィ法により、第１の
ポリシリコン膜１４Ａ上に、フローティングゲートパタ
ーンを有する第２のレジストパターン５２を形成する。
【００４９】次に、図６（ｃ）に示すように、第２のレ
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａ及び第１の絶縁膜１３に対して順次エッチン
グを行なうことにより、第１のポリシリコン膜１４Ａか
らフローティングゲート電極１４Ｂを形成し、続いて、
第１の絶縁膜１３からトンネル絶縁膜１３Ｂを形成す
る。その後、第２のレジストパターン５２を除去する。
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａ及び第１の絶縁膜１３に対して順次エッチン
グを行なうことにより、第１のポリシリコン膜１４Ａか
らフローティングゲート電極１４Ｂを形成し、続いて、
第１の絶縁膜１３からトンネル絶縁膜１３Ｂを形成す
る。その後、第２のレジストパターン５２を除去する。
【００５０】次に、図６（ｄ）に示すように、急速熱酸
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させるＩＳＳＧ法により、
半導体基板１１の素子形成領域並びにフローティングゲ
ート電極１４Ｂの上面及び側面上に、酸化シリコンから
なる第２の絶縁膜１５Ａを形成する。
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させるＩＳＳＧ法により、
半導体基板１１の素子形成領域並びにフローティングゲ
ート電極１４Ｂの上面及び側面上に、酸化シリコンから
なる第２の絶縁膜１５Ａを形成する。
【００５１】次に、図７（ａ）に示すように、ＣＶＤ法
により、第２の絶縁膜１５Ａ上に、第２のポリシリコン
膜１６Ａを堆積する。なお、第２のポリシリコン膜１６
Ａについても、堆積時にリンを添加しながら導電性を持
たせても良く、また、堆積後にリンイオンを注入して導
電性を持たせても良い。続いて、フォトリソグラフィ法
により、第２のポリシリコン膜１６Ａ上に、コントロー
ルゲートパターンを有する第３のレジストパターン５３
を形成する。
により、第２の絶縁膜１５Ａ上に、第２のポリシリコン
膜１６Ａを堆積する。なお、第２のポリシリコン膜１６
Ａについても、堆積時にリンを添加しながら導電性を持
たせても良く、また、堆積後にリンイオンを注入して導
電性を持たせても良い。続いて、フォトリソグラフィ法
により、第２のポリシリコン膜１６Ａ上に、コントロー
ルゲートパターンを有する第３のレジストパターン５３
を形成する。
【００５２】次に、図７（ｂ）に示すように、第３のレ
ジストパターン５３をマスクとして、第２のポリシリコ
ン膜１６Ａに対してエッチングを行なうことにより、第
２のポリシリコン膜１６Ａからコントロールゲート電極
１６Ｂを形成する。ここで、第２の絶縁膜１５Ａにおけ
るフローティングゲート電極１４Ｂとコントロールゲー
ト電極１６Ｂとの対向部分は容量膜として機能する。そ
の後、第３のレジストパターン５３を除去する。
ジストパターン５３をマスクとして、第２のポリシリコ
ン膜１６Ａに対してエッチングを行なうことにより、第
２のポリシリコン膜１６Ａからコントロールゲート電極
１６Ｂを形成する。ここで、第２の絶縁膜１５Ａにおけ
るフローティングゲート電極１４Ｂとコントロールゲー
ト電極１６Ｂとの対向部分は容量膜として機能する。そ
の後、第３のレジストパターン５３を除去する。
【００５３】次に、図７（ｃ）に示すように、素子形成
領域に開口部を有する第４のレジストパターン５４並び
にコントロールゲート電極１６Ｂ及びフローティングゲ
ート電極１４Ｂをマスクとして、半導体基板１１に対し
てリン又はヒ素イオンをイオン注入することにより、素
子形成領域にソース領域１７及びドレイン領域１８を形
成する。
領域に開口部を有する第４のレジストパターン５４並び
にコントロールゲート電極１６Ｂ及びフローティングゲ
ート電極１４Ｂをマスクとして、半導体基板１１に対し
てリン又はヒ素イオンをイオン注入することにより、素
子形成領域にソース領域１７及びドレイン領域１８を形
成する。
【００５４】次に、図７（ｄ）に示すように、第４のレ
ジストパターン５４を除去する。
ジストパターン５４を除去する。
【００５５】このように、本変形例は、第１の絶縁膜１
３をフローティングゲート電極１４Ｂと同一形状にパタ
ーニングする点が、第１の実施形態との相異点である。
３をフローティングゲート電極１４Ｂと同一形状にパタ
ーニングする点が、第１の実施形態との相異点である。
【００５６】従って、第１の実施形態と同様に、フロー
ティングゲート電極１４Ｂ及び半導体基板１１の表面に
第２の絶縁膜１５Ａを形成する際に、チャンバ内に導入
された水素及び酸素から半導体基板１１上で水蒸気を発
生させるＩＳＳＧ法を用いるため、トンネル絶縁膜１３
Ｂの両側部にはバーズビークがほとんど生じることがな
い。
ティングゲート電極１４Ｂ及び半導体基板１１の表面に
第２の絶縁膜１５Ａを形成する際に、チャンバ内に導入
された水素及び酸素から半導体基板１１上で水蒸気を発
生させるＩＳＳＧ法を用いるため、トンネル絶縁膜１３
Ｂの両側部にはバーズビークがほとんど生じることがな
い。
【００５７】その上、ＩＳＳＧ法により、ポリシリコン
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、従来の酸化法による
膜厚と比べて６０％〜８０％程度に小さくすることがで
きるので、第２の絶縁膜１５に所定の膜厚を得ることが
できる。
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、従来の酸化法による
膜厚と比べて６０％〜８０％程度に小さくすることがで
きるので、第２の絶縁膜１５に所定の膜厚を得ることが
できる。
【００５８】これにより、消去動作時における消去速度
が低下せず、またフローティングゲート電極１４Ｂとコ
ントロールゲート電極１６Ｃとの容量結合比の値が増加
するため、低電圧動作及び高速動作が可能となる。
が低下せず、またフローティングゲート電極１４Ｂとコ
ントロールゲート電極１６Ｃとの容量結合比の値が増加
するため、低電圧動作及び高速動作が可能となる。
【００５９】なお、本変形例においても、コントロール
ゲート電極１６Ｂとフローティングゲート電極１４Ｂと
を別々にパターニングしたが、これに限らず、両電極１
６Ｂ、１４Ｂを同時にパターニングする等、他のスタッ
クゲート型構造を有する不揮発性記憶装置の製造方法に
適用可能である。
ゲート電極１６Ｂとフローティングゲート電極１４Ｂと
を別々にパターニングしたが、これに限らず、両電極１
６Ｂ、１４Ｂを同時にパターニングする等、他のスタッ
クゲート型構造を有する不揮発性記憶装置の製造方法に
適用可能である。
【００６０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００６１】図８は本発明のスプリットゲート型のゲー
ト構造を有する不揮発性半導体記憶装置の断面構成を示
している。
ト構造を有する不揮発性半導体記憶装置の断面構成を示
している。
【００６２】図８に示すように、例えば、ｐ型シリコン
からなる半導体基板１１の上部に、酸化シリコン等から
なる素子分離領域１２と、該素子分離領域１２に囲まれ
てなる素子形成領域とが選択的に形成されている。半導
体基板１１における素子形成領域上には、膜厚が約８ｎ
ｍ〜約１１ｎｍの第１の絶縁膜１３と、ｎ型ポリシリコ
ンからなるフローティングゲート電極１４Ｂと、該フロ
ーティングゲート電極１４Ｂの上面及び側面を覆う、膜
厚が約８ｎｍ〜約２０ｎｍの第２の絶縁膜１５と、第２
の絶縁膜１５を介在し且つフローティングゲート電極１
４Ｂの一側面を跨ぐｎ型ポリシリコンからなるコントロ
ールゲート電極１６Ｃとが形成されている。さらに、半
導体基板１１におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にｎ型のソース領域１７が形成され、コントロールゲー
ト電極１６Ｃ側の領域にドレイン領域１８がそれぞれ形
成されている。
からなる半導体基板１１の上部に、酸化シリコン等から
なる素子分離領域１２と、該素子分離領域１２に囲まれ
てなる素子形成領域とが選択的に形成されている。半導
体基板１１における素子形成領域上には、膜厚が約８ｎ
ｍ〜約１１ｎｍの第１の絶縁膜１３と、ｎ型ポリシリコ
ンからなるフローティングゲート電極１４Ｂと、該フロ
ーティングゲート電極１４Ｂの上面及び側面を覆う、膜
厚が約８ｎｍ〜約２０ｎｍの第２の絶縁膜１５と、第２
の絶縁膜１５を介在し且つフローティングゲート電極１
４Ｂの一側面を跨ぐｎ型ポリシリコンからなるコントロ
ールゲート電極１６Ｃとが形成されている。さらに、半
導体基板１１におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にｎ型のソース領域１７が形成され、コントロールゲー
ト電極１６Ｃ側の領域にドレイン領域１８がそれぞれ形
成されている。
【００６３】第２の実施形態は、ゲート構造がスプリッ
トゲート型であって、フローティングゲート電極１４Ｂ
と半導体基板１１との対向部分がトンネル膜として機能
する第１の絶縁膜１３には、そのゲート長方向側の側端
部にバーズビーク状の膜太りがなく、その膜厚がほぼ均
一となるように形成されている。
トゲート型であって、フローティングゲート電極１４Ｂ
と半導体基板１１との対向部分がトンネル膜として機能
する第１の絶縁膜１３には、そのゲート長方向側の側端
部にバーズビーク状の膜太りがなく、その膜厚がほぼ均
一となるように形成されている。
【００６４】なお、第２の絶縁膜１３におけるフローテ
ィングゲート電極１４Ｂとコントロールゲート電極１６
Ｃとの対向部分は容量膜として機能する。また、第１の
絶縁膜１３におけるコントロールゲート電極１６Ｃと半
導体基板１１との対向部分はゲート絶縁膜として機能す
る。
ィングゲート電極１４Ｂとコントロールゲート電極１６
Ｃとの対向部分は容量膜として機能する。また、第１の
絶縁膜１３におけるコントロールゲート電極１６Ｃと半
導体基板１１との対向部分はゲート絶縁膜として機能す
る。
【００６５】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。
導体記憶装置の製造方法について図面を参照しながら説
明する。
【００６６】図９（ａ）〜図９（ｄ）及び図１０（ａ）
〜図１０（ｄ）は本発明の第２の実施形態に係る不揮発
性半導体記憶装置の製造方法の工程順の断面構成を示し
ている。
〜図１０（ｄ）は本発明の第２の実施形態に係る不揮発
性半導体記憶装置の製造方法の工程順の断面構成を示し
ている。
【００６７】まず、図９（ａ）に示すように、ｐ型シリ
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
コンからなる半導体基板１１の上部に、酸化シリコンか
らなる素子分離領域１２を選択的に形成し、その後、素
子形成領域に開口部を持つ第１のレジストパターン５１
をマスクとして、半導体基板１１にｐ型不純物イオンを
それぞれイオン注入することにより、ｐ型ウエル領域及
びｐ型チャネル領域を形成する。
【００６８】次に、図９（ｂ）に示すように、第１のレ
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜１
３を形成する。その後、ＣＶＤ法を用いて、第１のポリ
シリコン膜１４Ａを堆積する。ここで、第１のポリシリ
コン膜１４Ａは、堆積時にリンを添加しながら導電性を
持たせても良く、また、堆積後にリンイオンを注入して
導電性を持たせても良い。続いて、フォトリソグラフィ
法により、第１のポリシリコン膜１４Ａ上に、フローテ
ィングゲートパターンを有する第２のレジストパターン
５２を形成する。
ジストパターン５１を除去した後、例えば熱酸化法によ
り、半導体基板１１の素子形成領域上に、膜厚が８ｎｍ
〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜１
３を形成する。その後、ＣＶＤ法を用いて、第１のポリ
シリコン膜１４Ａを堆積する。ここで、第１のポリシリ
コン膜１４Ａは、堆積時にリンを添加しながら導電性を
持たせても良く、また、堆積後にリンイオンを注入して
導電性を持たせても良い。続いて、フォトリソグラフィ
法により、第１のポリシリコン膜１４Ａ上に、フローテ
ィングゲートパターンを有する第２のレジストパターン
５２を形成する。
【００６９】次に、図９（ｃ）に示すように、第２のレ
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａに対してエッチングを行なうことにより、第
１のポリシリコン膜１４Ａからフローティングゲート電
極１４Ｂを形成する。その後、第２のレジストパターン
５２を除去する。
ジストパターン５２をマスクとして、第１のポリシリコ
ン膜１４Ａに対してエッチングを行なうことにより、第
１のポリシリコン膜１４Ａからフローティングゲート電
極１４Ｂを形成する。その後、第２のレジストパターン
５２を除去する。
【００７０】次に、図９（ｄ）に示すように、急速熱酸
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させるＩＳＳＧ法により、
フローティングゲート電極１４Ｂの上面及び側面を酸化
する。これにより、フローティングゲート電極１４Ｂの
表面に酸化シリコンからなる第２の絶縁膜１５が形成さ
れる。
化装置を用いて、温度が約９００℃〜約１１００℃で、
圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ内
に、０．５％〜３３％程度の水素を添加した酸素を直接
に導入し、加熱した半導体基板１１上で、導入された水
素と酸素とから水蒸気を発生させるＩＳＳＧ法により、
フローティングゲート電極１４Ｂの上面及び側面を酸化
する。これにより、フローティングゲート電極１４Ｂの
表面に酸化シリコンからなる第２の絶縁膜１５が形成さ
れる。
【００７１】次に、図１０（ａ）に示すように、ＣＶＤ
法により、第１の絶縁膜１３上及び第２の絶縁膜１５上
に、第２のポリシリコン膜１６Ａを堆積する。なお、第
２のポリシリコン膜１６Ａについても、堆積時にリンを
添加しながら導電性を持たせても良く、また、堆積後に
リンイオンを注入して導電性を持たせても良い。続い
て、フォトリソグラフィ法により、第２のポリシリコン
膜１６Ａ上に、フローティングゲート電極１４Ｂにおけ
るドレイン側の側面を跨ぐコントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
法により、第１の絶縁膜１３上及び第２の絶縁膜１５上
に、第２のポリシリコン膜１６Ａを堆積する。なお、第
２のポリシリコン膜１６Ａについても、堆積時にリンを
添加しながら導電性を持たせても良く、また、堆積後に
リンイオンを注入して導電性を持たせても良い。続い
て、フォトリソグラフィ法により、第２のポリシリコン
膜１６Ａ上に、フローティングゲート電極１４Ｂにおけ
るドレイン側の側面を跨ぐコントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
【００７２】次に、図１０（ｂ）に示すように、第３の
レジストパターン５３をマスクとして、第２のポリシリ
コン膜１６Ａに対してエッチングを行なうことにより、
第２のポリシリコン膜１６Ａからコントロールゲート電
極１６Ｃを形成する。その後、第３のレジストパターン
５３を除去する。
レジストパターン５３をマスクとして、第２のポリシリ
コン膜１６Ａに対してエッチングを行なうことにより、
第２のポリシリコン膜１６Ａからコントロールゲート電
極１６Ｃを形成する。その後、第３のレジストパターン
５３を除去する。
【００７３】次に、図１０（ｃ）に示すように、素子形
成領域に開口部を有する第４のレジストパターン５４並
びにコントロールゲート電極１６Ｃ及びフローティング
ゲート電極１４Ｂをマスクとして、半導体基板１１に対
してリン又はヒ素イオンをイオン注入することにより、
素子形成領域におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にソース領域１７を形成し、コントロールゲート電極１
６Ｃ側の領域にドレイン領域１８を形成する。
成領域に開口部を有する第４のレジストパターン５４並
びにコントロールゲート電極１６Ｃ及びフローティング
ゲート電極１４Ｂをマスクとして、半導体基板１１に対
してリン又はヒ素イオンをイオン注入することにより、
素子形成領域におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にソース領域１７を形成し、コントロールゲート電極１
６Ｃ側の領域にドレイン領域１８を形成する。
【００７４】次に、図１０（ｄ）に示すように、第４の
レジストパターン５４を除去すると、図８に示す不揮発
性半導体記憶装置を得ることができる。
レジストパターン５４を除去すると、図８に示す不揮発
性半導体記憶装置を得ることができる。
【００７５】このように、第２の実施形態に係る不揮発
性半導体記憶装置の製造方法によると、フローティング
ゲート電極１４Ｂの表面に第２の絶縁膜１５を形成する
際に、ＩＳＳＧ法を用いるため、通常の酸化法のように
第１の絶縁膜１３におけるフローティングゲート電極１
４Ｂの下側部分に、図１５に示したようなバーズビーク
がほとんど生じることがなく、その膜厚はほぼ均一とな
る。その結果、素子のトランジスタとしての性能劣化を
抑えることができ、第１の絶縁膜１３（トンネル膜）が
厚くなることによる消去速度の低下を防止することがで
きる。
性半導体記憶装置の製造方法によると、フローティング
ゲート電極１４Ｂの表面に第２の絶縁膜１５を形成する
際に、ＩＳＳＧ法を用いるため、通常の酸化法のように
第１の絶縁膜１３におけるフローティングゲート電極１
４Ｂの下側部分に、図１５に示したようなバーズビーク
がほとんど生じることがなく、その膜厚はほぼ均一とな
る。その結果、素子のトランジスタとしての性能劣化を
抑えることができ、第１の絶縁膜１３（トンネル膜）が
厚くなることによる消去速度の低下を防止することがで
きる。
【００７６】その上、ＩＳＳＧ法により、ポリシリコン
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、その酸化速度が下地
層であるポリシリコン膜に対するイオン注入量に依らず
ほぼ一定である。このため、第２の絶縁膜１５の膜厚を
従来の酸化法による膜厚と比べて６０％〜８０％程度に
まで抑えることができるので、第２の絶縁膜１５に所定
の膜厚を得ることができる。また、ＩＳＳＧ法によって
形成されるポリシリコン酸化膜の耐圧も高くなる。その
結果、フローティングゲート電極１４Ｂとコントロール
ゲート電極１６Ｃとの容量結合比の値が増加し、記憶素
子としての性能も向上する。
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、その酸化速度が下地
層であるポリシリコン膜に対するイオン注入量に依らず
ほぼ一定である。このため、第２の絶縁膜１５の膜厚を
従来の酸化法による膜厚と比べて６０％〜８０％程度に
まで抑えることができるので、第２の絶縁膜１５に所定
の膜厚を得ることができる。また、ＩＳＳＧ法によって
形成されるポリシリコン酸化膜の耐圧も高くなる。その
結果、フローティングゲート電極１４Ｂとコントロール
ゲート電極１６Ｃとの容量結合比の値が増加し、記憶素
子としての性能も向上する。
【００７７】なお、第２の実施形態においては、コント
ロールゲート電極１６Ｃがフローティングゲート電極１
４Ｂにおける上面及びその一側面を跨ぐ構成としたが、
フローティングゲート電極１４Ｂとコントロールゲート
電極１６Ｃとが半導体基板１１上に第２の絶縁膜１５を
介在させ、互いに隣接する構成であっても良く、他の構
成のスプリットゲート型不揮発性記憶装置の製造方法に
適用可能である。
ロールゲート電極１６Ｃがフローティングゲート電極１
４Ｂにおける上面及びその一側面を跨ぐ構成としたが、
フローティングゲート電極１４Ｂとコントロールゲート
電極１６Ｃとが半導体基板１１上に第２の絶縁膜１５を
介在させ、互いに隣接する構成であっても良く、他の構
成のスプリットゲート型不揮発性記憶装置の製造方法に
適用可能である。
【００７８】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例に係る不揮発性半導体記
憶装置について図面を参照しながら説明する。
明の第２の実施形態の一変形例に係る不揮発性半導体記
憶装置について図面を参照しながら説明する。
【００７９】図１１は第２の実施形態の一変形例に係る
不揮発性半導体記憶装置の断面構成を示している。図１
１において、図８に示す構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。
不揮発性半導体記憶装置の断面構成を示している。図１
１において、図８に示す構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。
【００８０】図１１に示すように、本変形例に係る不揮
発性半導体記憶装置は、第１の絶縁膜１３はトンネル絶
縁膜１３Ｂとして形成し、素子形成領域上に、新たな第
３の絶縁膜１９を成膜する構成である。
発性半導体記憶装置は、第１の絶縁膜１３はトンネル絶
縁膜１３Ｂとして形成し、素子形成領域上に、新たな第
３の絶縁膜１９を成膜する構成である。
【００８１】すなわち、第３の絶縁膜１９は、第２の実
施形態においては、第１の絶縁膜１３と同一の工程で形
成されることにより、省略されている。
施形態においては、第１の絶縁膜１３と同一の工程で形
成されることにより、省略されている。
【００８２】さらに、他の変形例として、第３の絶縁膜
１９を第２の絶縁膜１５と同一の工程で形成しても良
い。
１９を第２の絶縁膜１５と同一の工程で形成しても良
い。
【００８３】以下、前記のように構成された不揮発性半
導体記憶装置の製造方法について図面を参照しながら説
明する。
導体記憶装置の製造方法について図面を参照しながら説
明する。
【００８４】図１２（ａ）〜図１２（ｄ）及び図１３
（ａ）〜図１３（ｄ）は本発明の第２の実施形態の一変
形例に係る不揮発性半導体記憶装置の製造方法の工程順
の断面構成を示している。
（ａ）〜図１３（ｄ）は本発明の第２の実施形態の一変
形例に係る不揮発性半導体記憶装置の製造方法の工程順
の断面構成を示している。
【００８５】まず、図１２（ａ）に示すように、ｐ型シ
リコンからなる半導体基板１１の上部に、酸化シリコン
からなる素子分離領域１２を選択的に形成し、その後、
素子形成領域に開口部を持つ第１のレジストパターン５
１をマスクとして、半導体基板１１にｐ型不純物イオン
をそれぞれイオン注入することにより、ｐ型ウエル領域
及びｐ型チャネル領域を形成する。
リコンからなる半導体基板１１の上部に、酸化シリコン
からなる素子分離領域１２を選択的に形成し、その後、
素子形成領域に開口部を持つ第１のレジストパターン５
１をマスクとして、半導体基板１１にｐ型不純物イオン
をそれぞれイオン注入することにより、ｐ型ウエル領域
及びｐ型チャネル領域を形成する。
【００８６】次に、図１２（ｂ）に示すように、第１の
レジストパターン５１を除去した後、例えば熱酸化法に
より、半導体基板１１の素子形成領域上に、膜厚が８ｎ
ｍ〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜
１３を形成する。その後、ＣＶＤ法を用いて、第１のポ
リシリコン膜１４Ａを堆積する。ここで、第１のポリシ
リコン膜１４Ａは、堆積時又は堆積後にｎ型の導電性を
持たせる。続いて、フォトリソグラフィ法により、第１
のポリシリコン膜１４Ａ上に、フローティングゲートパ
ターンを有する第２のレジストパターン５２を形成す
る。
レジストパターン５１を除去した後、例えば熱酸化法に
より、半導体基板１１の素子形成領域上に、膜厚が８ｎ
ｍ〜１１ｎｍ程度の酸化シリコンからなる第１の絶縁膜
１３を形成する。その後、ＣＶＤ法を用いて、第１のポ
リシリコン膜１４Ａを堆積する。ここで、第１のポリシ
リコン膜１４Ａは、堆積時又は堆積後にｎ型の導電性を
持たせる。続いて、フォトリソグラフィ法により、第１
のポリシリコン膜１４Ａ上に、フローティングゲートパ
ターンを有する第２のレジストパターン５２を形成す
る。
【００８７】次に、図１２（ｃ）に示すように、第２の
レジストパターン５２をマスクとして、第１のポリシリ
コン膜１４Ａ及び第１の絶縁膜１３に対して順次エッチ
ングを行なうことにより、第１のポリシリコン膜１４Ａ
からフローティングゲート電極１４Ｂを形成し、続い
て、第１の絶縁膜１３からトンネル絶縁膜１３Ｂを形成
する。その後、第２のレジストパターン５２を除去す
る。
レジストパターン５２をマスクとして、第１のポリシリ
コン膜１４Ａ及び第１の絶縁膜１３に対して順次エッチ
ングを行なうことにより、第１のポリシリコン膜１４Ａ
からフローティングゲート電極１４Ｂを形成し、続い
て、第１の絶縁膜１３からトンネル絶縁膜１３Ｂを形成
する。その後、第２のレジストパターン５２を除去す
る。
【００８８】次に、図１２（ｄ）に示すように、急速熱
酸化装置を用いて、温度が約９００℃〜約１１００℃
で、圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ
内に、０．５％〜３３％程度の水素を添加した酸素を直
接に導入し、加熱した半導体基板１１上で、導入された
水素と酸素とから水蒸気を発生させるＩＳＳＧ法によ
り、フローティングゲート電極１４Ｂの上面及び側面上
に、酸化シリコンからなる第２の絶縁膜１５を形成す
る。
酸化装置を用いて、温度が約９００℃〜約１１００℃
で、圧力が約１０００Ｐａ〜約２０００Ｐａのチャンバ
内に、０．５％〜３３％程度の水素を添加した酸素を直
接に導入し、加熱した半導体基板１１上で、導入された
水素と酸素とから水蒸気を発生させるＩＳＳＧ法によ
り、フローティングゲート電極１４Ｂの上面及び側面上
に、酸化シリコンからなる第２の絶縁膜１５を形成す
る。
【００８９】次に、図１３（ａ）に示すように、通常の
熱酸化法により、半導体基板１１における素子形成領域
上に、膜厚が約８ｎｍ〜約１１ｎｍの酸化シリコンから
なる第３の絶縁膜１９を形成する。
熱酸化法により、半導体基板１１における素子形成領域
上に、膜厚が約８ｎｍ〜約１１ｎｍの酸化シリコンから
なる第３の絶縁膜１９を形成する。
【００９０】次に、図１３（ｂ）に示すように、ＣＶＤ
法により、第３の絶縁膜１９上及び第２の絶縁膜１５上
に、第２のポリシリコン膜１６Ａを堆積する。なお、第
２のポリシリコン膜１６Ａについても、堆積時にリンを
添加しながら導電性を持たせても良く、また、堆積後に
リンイオンを注入して導電性を持たせても良い。続い
て、フォトリソグラフィ法により、第２のポリシリコン
膜１６Ａ上に、フローティングゲート電極１４Ｂにおけ
るドレイン側の側面を跨ぐコントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
法により、第３の絶縁膜１９上及び第２の絶縁膜１５上
に、第２のポリシリコン膜１６Ａを堆積する。なお、第
２のポリシリコン膜１６Ａについても、堆積時にリンを
添加しながら導電性を持たせても良く、また、堆積後に
リンイオンを注入して導電性を持たせても良い。続い
て、フォトリソグラフィ法により、第２のポリシリコン
膜１６Ａ上に、フローティングゲート電極１４Ｂにおけ
るドレイン側の側面を跨ぐコントロールゲートパターン
を有する第３のレジストパターン５３を形成する。
【００９１】次に、図１３（ｃ）に示すように、第３の
レジストパターン５３をマスクとして、第２のポリシリ
コン膜１６Ａに対してエッチングを行なうことにより、
第２のポリシリコン膜１６Ａからコントロールゲート電
極１６Ｃを形成する。ここで、第２の絶縁膜１５におけ
るフローティングゲート電極１４Ｂとコントロールゲー
ト電極１６Ｃとの対向部分は容量膜として機能する。ま
た、第３の絶縁膜１９におけるコントロールゲート電極
１６Ｃと半導体基板１１との対向部分はゲート絶縁膜と
して機能する。その後、第３のレジストパターン５３を
除去する。
レジストパターン５３をマスクとして、第２のポリシリ
コン膜１６Ａに対してエッチングを行なうことにより、
第２のポリシリコン膜１６Ａからコントロールゲート電
極１６Ｃを形成する。ここで、第２の絶縁膜１５におけ
るフローティングゲート電極１４Ｂとコントロールゲー
ト電極１６Ｃとの対向部分は容量膜として機能する。ま
た、第３の絶縁膜１９におけるコントロールゲート電極
１６Ｃと半導体基板１１との対向部分はゲート絶縁膜と
して機能する。その後、第３のレジストパターン５３を
除去する。
【００９２】次に、図１３（ｄ）に示すように、素子形
成領域に開口部を有する第４のレジストパターン５４並
びにコントロールゲート電極１６Ｃ及びフローティング
ゲート電極１４Ｂをマスクとして、半導体基板１１に対
してリン又はヒ素イオンをイオン注入することにより、
素子形成領域におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にソース領域１７を形成し、コントロールゲート電極１
６Ｃ側の領域にドレイン領域１８を形成する。
成領域に開口部を有する第４のレジストパターン５４並
びにコントロールゲート電極１６Ｃ及びフローティング
ゲート電極１４Ｂをマスクとして、半導体基板１１に対
してリン又はヒ素イオンをイオン注入することにより、
素子形成領域におけるフローティングゲート電極１４Ｂ
に対してコントロールゲート電極１６Ｃと反対側の領域
にソース領域１７を形成し、コントロールゲート電極１
６Ｃ側の領域にドレイン領域１８を形成する。
【００９３】その後、第４のレジストパターン５４を除
去すると、図１１に示す不揮発性半導体記憶装置を得る
ことができる。
去すると、図１１に示す不揮発性半導体記憶装置を得る
ことができる。
【００９４】このように、本変形例は、第１の絶縁膜１
３をフローティングゲート電極１４Ｂと同一形状にパタ
ーニングし、さらに、コントロールゲート電極１６Ｃの
ゲート絶縁膜となる第３の絶縁膜１９を別工程で形成す
る点が第２の実施形態との相異点である。
３をフローティングゲート電極１４Ｂと同一形状にパタ
ーニングし、さらに、コントロールゲート電極１６Ｃの
ゲート絶縁膜となる第３の絶縁膜１９を別工程で形成す
る点が第２の実施形態との相異点である。
【００９５】従って、第２の実施形態と同様に、フロー
ティングゲート電極１４Ｂの表面に第２の絶縁膜１５を
形成する際に、チャンバ内に導入された水素及び酸素か
ら半導体基板１１上で水蒸気を発生させるＩＳＳＧ法を
用いるため、トンネル絶縁膜１３Ｂの両側部にはバーズ
ビークがほとんど生じることがない。
ティングゲート電極１４Ｂの表面に第２の絶縁膜１５を
形成する際に、チャンバ内に導入された水素及び酸素か
ら半導体基板１１上で水蒸気を発生させるＩＳＳＧ法を
用いるため、トンネル絶縁膜１３Ｂの両側部にはバーズ
ビークがほとんど生じることがない。
【００９６】その上、ＩＳＳＧ法により、ポリシリコン
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、従来の酸化法による
膜厚と比べて６０％〜８０％程度にまで抑えることがで
きるので、第２の絶縁膜１５に所定の膜厚を得ることが
できる。
からなるフローティングゲート電極１４Ｂの表面に形成
される第２の絶縁膜１５の膜厚は、従来の酸化法による
膜厚と比べて６０％〜８０％程度にまで抑えることがで
きるので、第２の絶縁膜１５に所定の膜厚を得ることが
できる。
【００９７】このことから、消去動作時における消去速
度が低下せず、またフローティングゲート電極１４Ｂと
コントロールゲート電極１６Ｃとの容量結合比の値が増
加するため、低電圧動作及び高速動作が可能となる。
度が低下せず、またフローティングゲート電極１４Ｂと
コントロールゲート電極１６Ｃとの容量結合比の値が増
加するため、低電圧動作及び高速動作が可能となる。
【００９８】また、本変形例においても、コントロール
ゲート電極１６Ｃがフローティングゲート電極１４Ｂに
おける上面及び一側面を跨ぐ構成としたが、フローティ
ングゲート電極１４Ｂとコントロールゲート電極１６Ｃ
とが半導体基板１１上に第２の絶縁膜１５を介在させ、
互いに隣接する構成であっても良い。
ゲート電極１６Ｃがフローティングゲート電極１４Ｂに
おける上面及び一側面を跨ぐ構成としたが、フローティ
ングゲート電極１４Ｂとコントロールゲート電極１６Ｃ
とが半導体基板１１上に第２の絶縁膜１５を介在させ、
互いに隣接する構成であっても良い。
【００９９】
【発明の効果】本発明に係る不揮発性半導体記憶装置及
びその製造方法によると、トンネル膜として機能する第
１の絶縁膜は、フローティングゲート電極と対向する部
分がほぼ均一な膜厚を有しており、第１の絶縁膜のゲー
ト長方向側の端部にバーズビーク状の膜太りがない。こ
のため、読出し電流値が減少したり、消去速度が低下し
たりすることがない。
びその製造方法によると、トンネル膜として機能する第
１の絶縁膜は、フローティングゲート電極と対向する部
分がほぼ均一な膜厚を有しており、第１の絶縁膜のゲー
ト長方向側の端部にバーズビーク状の膜太りがない。こ
のため、読出し電流値が減少したり、消去速度が低下し
たりすることがない。
【０１００】その上、容量絶縁膜となる第２の絶縁膜は
内燃方式のパイロジェニック酸化法により形成されるた
め、第２の絶縁膜がポリシリコンを酸化したシリコン酸
化膜であっても、その膜厚値には所定値を得られると共
に膜質が緻密となるので、容量結合比が低下することが
ない。
内燃方式のパイロジェニック酸化法により形成されるた
め、第２の絶縁膜がポリシリコンを酸化したシリコン酸
化膜であっても、その膜厚値には所定値を得られると共
に膜質が緻密となるので、容量結合比が低下することが
ない。
【図１】本発明の第１の実施形態に係るスタックゲート
型の不揮発性半導体記憶装置を示す構成断面図である。
型の不揮発性半導体記憶装置を示す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
るスタックゲート型の不揮発性半導体記憶装置の製造方
法を示す工程順の構成断面図である。
るスタックゲート型の不揮発性半導体記憶装置の製造方
法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
るスタックゲート型の不揮発性半導体記憶装置の製造方
法を示す工程順の構成断面図である。
るスタックゲート型の不揮発性半導体記憶装置の製造方
法を示す工程順の構成断面図である。
【図４】本発明の第１の実施形態に係るスタックゲート
型の不揮発性半導体記憶装置の製造方法に用いる内燃方
式のパイロジェニック酸化法と通常の酸化法とにおけ
る、ポリシリコン膜に対する不純物イオンの注入量と酸
化速度との関係を表わすグラフである。
型の不揮発性半導体記憶装置の製造方法に用いる内燃方
式のパイロジェニック酸化法と通常の酸化法とにおけ
る、ポリシリコン膜に対する不純物イオンの注入量と酸
化速度との関係を表わすグラフである。
【図５】本発明の第１の実施形態に係るスタックゲート
型の不揮発性半導体記憶装置の製造方法に用いる内燃方
式のパイロジェニック酸化法によるポリシリコンの酸化
膜と通常の酸化法によるポリシリコンの酸化膜とに対す
る各絶縁耐圧を表わすグラフである。
型の不揮発性半導体記憶装置の製造方法に用いる内燃方
式のパイロジェニック酸化法によるポリシリコンの酸化
膜と通常の酸化法によるポリシリコンの酸化膜とに対す
る各絶縁耐圧を表わすグラフである。
【図６】（ａ）〜（ｄ）は本発明の第１の実施形態の一
変形例に係るスタックゲート型の不揮発性半導体記憶装
置の製造方法を示す工程順の構成断面図である。
変形例に係るスタックゲート型の不揮発性半導体記憶装
置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｄ）は本発明の第１の実施形態の一
変形例に係るスタックゲート型の不揮発性半導体記憶装
置の製造方法を示す工程順の構成断面図である。
変形例に係るスタックゲート型の不揮発性半導体記憶装
置の製造方法を示す工程順の構成断面図である。
【図８】本発明の第２の実施形態に係るスプリットゲー
ト型の不揮発性半導体記憶装置を示す構成断面図であ
る。
ト型の不揮発性半導体記憶装置を示す構成断面図であ
る。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の構成断面図である。
るスプリットゲート型の不揮発性半導体記憶装置の製造
方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第２の実施形態に
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の構成断面図である。
係るスプリットゲート型の不揮発性半導体記憶装置の製
造方法を示す工程順の構成断面図である。
【図１１】本発明の第２の実施形態の一変形例に係るス
プリットゲート型の不揮発性半導体記憶装置を示す構成
断面図である。
プリットゲート型の不揮発性半導体記憶装置を示す構成
断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第２の実施形態の
一変形例に係るスプリットゲート型の不揮発性半導体記
憶装置の製造方法を示す工程順の構成断面図である。
一変形例に係るスプリットゲート型の不揮発性半導体記
憶装置の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｄ）は本発明の第２の実施形態の
一変形例に係るスプリットゲート型の不揮発性半導体記
憶装置の製造方法を示す工程順の構成断面図である。
一変形例に係るスプリットゲート型の不揮発性半導体記
憶装置の製造方法を示す工程順の構成断面図である。
【図１４】従来のスタックゲート型の不揮発性半導体記
憶装置を示す構成断面図である。
憶装置を示す構成断面図である。
【図１５】従来のスプリットゲート型の不揮発性半導体
記憶装置を示す構成断面図である。
記憶装置を示す構成断面図である。
１１ 半導体基板
１２ 素子分離領域
１３ 第１の絶縁膜
１３Ｂ トンネル絶縁膜
１４Ａ 第１のポリシリコン膜
１４Ｂ フローティングゲート電極
１５ 第２の絶縁膜
１５Ａ 第２の絶縁膜
１６Ａ 第２のポリシリコン膜
１６Ｂ コントロールゲート電極
１６Ｃ コントロールゲート電極
１７ ソース領域
１８ ドレイン領域
１９ 第３の絶縁膜
５１ 第１のレジストパターン
５２ 第２のレジストパターン
５３ 第３のレジストパターン
５４ 第４のレジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 楠見 昌隆
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F058 BA06 BA20 BC02 BE07 BF63
5F083 EP02 EP23 EP26 EP42 EP57
ER03 ER15 ER21 GA22 JA32
PR12 PR13
5F101 BA01 BB04 BB05 BC02 BD02
BH03
Claims (8)
- 【請求項１】 半導体基板上に第１の絶縁膜を介在して
形成され、電気的に浮遊状態にあるフローティングゲー
ト電極と、 前記フローティングゲート電極の上に第２の絶縁膜を介
在して形成され、前記半導体基板及びフローティングゲ
ート電極に所定の電位を供給するコントロールゲート電
極とを備え、 前記第１の絶縁膜は、前記フローティングゲート電極と
対向する部分がほぼ均一な膜厚を有していることを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記コントロールゲート電極は、前記フ
ローティングゲート電極の上面からその一側面上及び該
一側面と連なる半導体基板上にも形成され、 前記一側面とは前記第２の絶縁膜を介在して形成され、
前記半導体基板上とは第３の絶縁膜を介在して形成され
ていることを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記第１の絶縁膜と前記第３の絶縁膜と
は同一の工程により形成されていることを特徴とする請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第２の絶縁膜と前記第３の絶縁膜と
は同一の工程により形成されていることを特徴とする請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上に第１の絶縁膜及び第１の
導体膜を形成した後、前記第１の導体膜に対してパター
ニングを行なうことにより、前記第１の導体膜からフロ
ーティングゲート電極を形成する第１の工程と、 加熱した前記半導体基板上に水素と酸素とを導入し、導
入された水素及び酸素から前記半導体基板上で水蒸気を
発生させることにより、前記フローティングゲート電極
の上部及び側部に第２の絶縁膜を形成する第２の工程
と、 前記フローティングゲート電極の上に、前記第２の導体
膜からなるコントロールゲート電極を前記第２の絶縁膜
を介在させて形成する第３の工程とを備えていることを
特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 前記第１の工程は、前記第１の絶縁膜を
前記フローティングゲート電極をマスクとして除去する
工程を含み、 前記第２の工程において、前記第２の絶縁膜を前記半導
体基板の上部にも形成することを特徴とする請求項５に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記第３の工程は、 前記第２の導体膜を、前記半導体基板上に前記フローテ
ィングゲート電極を含む全面にわたって堆積する工程
と、 堆積した前記第２の導体膜を、前記コントロールゲート
電極が前記フローティングゲート電極の上にのみ位置す
るようにパターニングする工程とを含むことを特徴とす
る請求項５又は６に記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項８】 前記第３の工程は、 前記第２の導体膜を、前記半導体基板上に前記フローテ
ィングゲート電極を含む全面にわたって堆積する工程
と、 堆積した前記第２の導体膜を、前記コントロールゲート
電極が前記フローティングゲート電極における上面及び
その一側面を跨ぐようにパターニングする工程とを含む
ことを特徴とする請求項５又は６に記載の不揮発性半導
体記憶装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
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| EP02019894A EP1293987B1 (en) | 2001-09-11 | 2002-09-10 | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR1020020054796A KR20030022735A (ko) | 2001-09-11 | 2002-09-11 | 비휘발성 반도체 기억장치 및 그 제조방법 |
| US10/238,636 US6830973B2 (en) | 2001-09-11 | 2002-09-11 | Nonvolatile semiconductor memory device and method of manufacturing the same |
| TW091120737A TW587342B (en) | 2001-09-11 | 2002-09-11 | Nonvolatile semiconductor memory device and method of manufacturing the same |
| US10/965,955 US20050051837A1 (en) | 2001-09-11 | 2004-10-18 | Nonvolatile semiconductor memory device and method of manufacturing the same |
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|---|---|---|---|
| JP2001274471A JP2003086716A (ja) | 2001-09-11 | 2001-09-11 | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|
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|---|---|---|---|
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|---|---|
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| EP (1) | EP1293987B1 (ja) |
| JP (1) | JP2003086716A (ja) |
| KR (1) | KR20030022735A (ja) |
| DE (1) | DE60207658T2 (ja) |
| TW (1) | TW587342B (ja) |
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| KR100641075B1 (ko) * | 2005-09-20 | 2006-11-01 | 삼성전자주식회사 | 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법 |
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- 2001-09-11 JP JP2001274471A patent/JP2003086716A/ja active Pending
-
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