KR100641075B1 - 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법 - Google Patents

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Abstract

향상된 전기적 특성을 갖는 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 트랜지스터의 게이트 전극 형성시, 게이트 절연막 상에 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물을 형성한 다음, 엠보싱 구조물 상에 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 형성한다. 엠보싱 구조물은 다수의 불연속적인 섬형 구조를 포함한다. 게이트 전극의 일함수값은 제1 일함수값 및 제2 일함수값 사이에서 조절되며 엠보싱 구조물 및 도전막 패턴을 이루는 물질 및 두께에 따라 용이하게 조절할 수 있다. 따라서 하나의 반도체 기판 상에 서로 다른 일함수값을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 함께 형성할 수 있다.

Description

트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법{Transistor, Method of forming the transistor, Semiconductor device having the transistor and Method of manufacturing the semiconductor device}
도 1은 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 게이트 전극의 엠보싱 구조물의 두께에 따른 플랫 밴드 전압(flat band voltage)의 관계를 나타내는 그래프를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 게이트 전극에서, 서로 다른 금속을 포함하는 도전막 패턴 하부에 형성된, 동일한 금속을 포함하는 엠보싱 구조물의 두께에 따른 플랫 밴드 전압의 관계를 나타내는 그래프를 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 게이트 전극에서, 동일한 금속을 포함하는 도전막 패턴 하부에 형성된, 서로 다른 금속을 포함하는 엠보싱 구조물의 두께에 따른 플랫 밴드 전압의 관계를 나타내는 그래프를 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200, 300 : 기판 125 : 도전막 패턴
130 : 엠보싱 구조물 132 : 질화막 패턴
135 : 게이트 절연막 패턴 140 : 게이트 전극
145, 147 : 게이트 구조물 155 : 불순물 영역
245a, 335a : 제1 도전막 패턴 245b, 335b : 제2 도전막 패턴
250a, 340a : 제1 엠보싱 구조물 250b, 340b : 제2 엠보싱 구조물
255a : 제1 질화막 패턴 255b : 제2 질화막 패턴
260a, 345a : 제1 게이트 절연막 패턴
260b, 345b : 제2 게이트 절연막 패턴
270a, 350a : 제1 게이트 전극 270b, 350b : 제2 게이트 전극
275a, 355a : 제1 게이트 구조물 275b, 355b : 제2 게이트 구조물
280a, 360a : 제1 스페이서 280b, 360b : 제2 스페이서
285a, 365a : 제1 불순물 영역 285b, 365b : 제2 불순물 영역
Ⅰ, Ⅲ : 제1 도전형 영역 Ⅱ, Ⅳ : 제2 도전형 영역
본 발명은 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 향상된 전기적 특성을 갖는 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치 중 트랜지스터는 반도체 기판의 활성 영역 상에 형성된 게이트 전극, 게이트 전극과 반도체 기판 사이에 형성되는 게이트 절연막 및 게이트 전극 양측의 활성 영역에 형성된 소스/드레인 영역을 포함한다. 최근의 반도체 장치들은 대부분 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 모스 전계 효과 트랜지스터(MOSFET) 유형을 포함한다. 한편, 반도체 소자를 구성하는 트랜지스터는 채널을 이동하는 주 캐리어에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터로 구분할 수 있다. 특히, 고속의 동작 속도 및 낮은 소비 전력의 요구를 만족시키기 위해, MOS형 고집적 반도체 장치들은 대부분 NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 상보형 트랜지스터, 즉 CMOS형이다.
그런데, 기존의 CMOS 트랜지스터에 게이트 전극으로써 주로 사용하던 폴리실리콘 전극을 세밀한 디자인 룰을 갖는 반도체 장치에 사용할 경우 폴리실리콘의 공핍 현상에 의해 게이트 절연막의 두께가 전기적으로 증가되거나 보론 투과(boron penetration)현상이 발생하는 등의 문제점이 있었다.
따라서 이에 대한 대안으로 금속을 사용하여 게이트 전극을 형성하는 방법이 연구되어 왔다. 기존의 폴리실리콘 전극을 대체하기 위해서는 각각 NMOS에 적합한 약 4.1~4.3eV의 일함수값을 가지는 금속과 PMOS에 적합한 약 4.8~5.1eV의 일함수값을 가지는 금속을 적용해야 한다. 하지만 상기와 같은 범위의 일함수값을 가지는 금속을 선택하는 것은 쉽지 않다.
이러한 문제를 해결하기 위하여 MoN, NiSi, TaN, WN 등의 이성분계 금속 또는 TiSiN, TaSiN, MoSiN 등의 삼성분계 금속을 이용하여 일함수값을 가지면서 안정한 물질로 게이트 전극을 형성하려는 시도가 있었다. 상기와 같이 이성분계 금속 또는 삼성분계 금속을 사용하는 게이트 전극에 대한 특허가 대한민국 공개특허 제 2004-0006472호, 대한민국 공개특허 제 2002-0056140호 및 대한민국 공개특허 제 2003-0037346호 등에 개시되어 있다. 예를 들어, 대한민국 공개특허 제 2004-0006472호에는 4.2~4.4eV의 일함수값을 가지는 WAx층(A는 Ta, Nb 또는 Ti) 및 W층을 포함하는 NMOS 게이트와 4.7~5.2eV의 일함수값을 가지는 WBx층(B는 Mo, Ni 또는 Pt) 및 W층을 포함하는 PMOS 게이트가 개시되어 있다. 그러나. 적절한 일함수값을 갖는 금속을 찾아 적용한다 하더라도 녹는점이 낮거나 산화가 잘 되거나 또는 열처리 온도에 따라 결정성이 변화하여 일함수값이 변하는 경우가 종종 발생한다. 또한, 각각 NMOS 트랜지스터와 PMOS 트랜지스터에 적합한 일함수값을 조절하기 위하여 게이트 전극의 높이를 다르게 형성할 경우 전극의 평탄화 공정 등 후속 공정시 어려움이 발생할 수 있다.
본 발명의 제1 목적은 향상된 전기적 특성을 갖는 게이트 전극을 제공하는 것이다.
본 발명의 제2 목적은 향상된 전기적 특성을 갖는 게이트 전극에 특히 적합한 게이트 전극의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 향상된 전기적 특성을 갖는 게이트 전극을 구비하는 트랜지스터를 제공하는 것이다.
본 발명의 제4 목적은 향상된 전기적 특성을 갖는 게이트 전극을 구비하는 트랜지스터에 특히 적합한 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 제5 목적은 향상된 전기적 특성을 갖는 트랜지스터를 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 제6 목적은 향상된 전기적 특성을 갖는 트랜지스터를 구비하는 반도체 장치에 특히 적합한 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 게이트 전극은, 제1 일함수값을 가지며 금속 또는 금속 화합물로 이루어진 엠보싱 구조물 및 상기 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 포함한다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 게이트 전극의 제조 방법에 있어서, 절연막 상에 제1 일함수값을 가지며 금속 또는 금속 화합물로 이루어진 엠보싱 구조물을 형성한 후, 상기 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 형성한다.
상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 트랜지스터는, 기판, 상기 기판 상에 형성되어 있는 게이트 절연막 패턴, 상기 게이트 절연막 상에 구비되고 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물, 상기 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 포함하는 게이트 전극 및 상기 게이트 전극 양측의 상기 기판에 형성되어 있는 불순물 영역을 포함한다.
상술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 트랜지스터의 제조 방법에 있어서, 기판 상에 게이트 절연막 패턴을 형성한 후, 상기 게이트 절연막 상에 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물을 형성한다. 상기 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 형성하여 상기 엠보싱 구조물 및 상기 도전막 패턴을 포함하는 게이트 전극을 형성한 다음, 상기 게이트 전극 양측의 상기 기판에 불순물 이온들을 도핑하여 불순물 영역을 형성한다.
전술한 본 발명의 제5 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치는, 기판, 상기 기판에 형성되어 있는 제1 도전형 영역 및 제2 도전형 영역, 상기 제1 도전형 영역 상에 위치하는 제1 게이트 절연막 패턴, 상기 제1 게이트 절연막 패턴 상에 구비되고 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제1 엠보싱 구조물, 상기 제1 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 제1 도전막 패턴을 포함하는 제1 게이트 전극을 포함하는 제1 게이트 구조물을 포함한다. 또한, 상기 제2 도전형 영역 상에 위치하는 제2 게이트 절연막 패턴, 상기 제2 게이트 절연막 패턴 상에 구비되고 제3 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제2 엠보싱 구조물, 상기 제2 엠보싱 구조물 상에 형성되고 상기 제3 일함수값과 다른 제4 일함수값을 갖는 제2 도전막 패턴을 포함하는 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함한다.
상술한 본 발명의 제6 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 도전형 영역 및 제2 도전형 영역을 형성한 후, 상기 제1 도전형 영역 상에 제1 게이트 절연막 패턴을 형성한다. 상기 제1 게이트 절연막 패턴 상에 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제1 엠보싱 구조물을 형성한 다음, 상기 제1 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 제1 도전막 패턴을 형성하여, 상기 제1 엠보싱 구조물 및 제1 도전막 패턴을 포함하는 제1 게이트 전극을 형성한다. 그리고, 상기 제2 도전형 영역 상에 제2 게이트 절연막 패턴을 형성한 후, 상기 제2 게이트 절연막 패턴 상에 제3 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제2 엠보싱 구조물을 형성한다. 상기 제2 엠보싱 구조물 상에 상기 제3 일함수값과 다른 제4 일함수값을 갖는 제2 도전막 패턴을 형성하여, 상기 제2 엠보싱 구조물 및 제2 도전막 패턴을 포함하는 제2 게이트 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 게이트 전극을 형성함에 있어서, 금속 또는 금속 화합물로 이루어지고 다수의 불연속적인 섬형 구조를 갖는 엠보싱 구조물을 포함함으로써, 상기 엠보싱 구조물의 두께에 따라 게이트 전극의 일함수값을 용이하게 조절할 수 있다. 게이트 전극의 일함수값은 상기 엠보싱 구조물의 일함수값과 상기 일함수값 상부에 형성되는 폴리실리콘 또는 금속을 포함하는 도전막 패턴의 일함수값 사이에서 조절된다. 따라서 하나의 반도체 기판 상에 일함수값이 다른 NMOS 트랜지스터와 PMOS 트랜지스터를 용이하게 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
트랜지스터 및 그 제조 방법
도 1은 본 발명의 일 실시예에 따른 트랜지스터의 단면도를 도시한 것이다.
도 1을 참조하면, 상기 트랜지스터는 게이트 구조물(145), 스페이서(150) 및 불순물 영역(155)을 포함한다.
게이트 구조물(145)은 반도체 기판(100) 상에 순차적으로 형성된 게이트 절연막 패턴(135), 게이트 전극(140) 및 게이트 마스크(120)를 포함하며, 스페이서(150)는 게이트 구조물(145)의 측벽 상에 형성된다. 불순물 영역(155)은 게이트 구조물(145)에 인접하는 기판(100)의 표면 부위에 형성된다.
게이트 전극(140)은 제1 일함수값을 갖는 금속 또는 금속 화합물로 이루어진 엠보싱 구조물(130)과 제2 일함수값을 갖는 도전막 패턴(125)을 포함한다. 엠보싱 구조물(130)은 다수의 불연속적인 섬형(island-like) 구조들을 포함한다. 엠보싱 구조물(130)은 게이트 절연막 패턴(135) 상에 형성되며, 도전막 패턴(125)은 엠보싱 구조물(130) 상에 위치한다.
실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판 등과 같은 반도체 기판(100) 상에는 소자 분리막(도시되지 않음)이 형성된다. 상기 소자 분리막은 기판(100)에 액티브 영역을 정의한다.
게이트 절연막 패턴(135)은 상기 액티브 영역 상에 형성된다. 게이트 절연막 패턴(135)은 실리콘 산화물 또는 금속 산화물과 같은 고유전율 물질(high-k material)을 포함한다. 예를 들면, 게이트 절연막 패턴(135)은 탄탈륨 산화물 (Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 질화알루미늄 산화물(AlxOyNz), 하프늄 알루미늄 산화물(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3) 또는 란탈륨 산화물(LaO2)을 포함한다. 이들은 단독으로 혹은 2 이상의 물질을 혼합하여 사용할 수도 있다.
게이트 절연막 패턴(135)이 상기 금속 산화물로 이루어질 경우, 게이트 절연막 패턴(135)은 얇은 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 유지하면서도 게이트 전극(140)과 불순물 영역(155) 사이에서 발생하는 누설 전류를 충분하게 감소시킬 수 있다.
게이트 전극(140)의 엠보싱 구조물(130)은 게이트 절연막 패턴(135) 상에 위치한다. 본 발명의 일 실시예에 따르면, 엠보싱 구조물(130)은 다수의 불연속적인 섬형 구조들을 포함하며 제1 일함수값을 가진다. 이 경우, 상기 섬형 구조들은 각기 약 0.5-5㎚ 정도의 사이즈를 가진다.
엠보싱 구조물(130) 상에는 도전막 패턴(125)이 형성된다. 도전막 패턴(125)은 불순물로 도핑된 폴리실리콘 또는 금속을 포함하며 제2 일함수값을 가진다. 예를 들면, 도전막 패턴(125)은 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄, 납, 니켈, 백금, 팔라듐, 로듐, 이리듐 또는 셀레늄으로 이루어진다.
게이트 전극(140)의 전체적인 일함수값은 상기 섬형 구조들을 포함하는 엠보싱 구조물(130)의 제1 일함수값 및 도전막 패턴(125)의 제2 일함수값 사이에서 변 화한다. 특히, 게이트 전극(140)의 일함수값은 엠보싱 구조물(130)의 초기 두께에 따라 민감하게 변화하므로 미세한 두께의 조절로 원하는 일함수값을 가지는 게이트 전극(140)을 얻을 수 있다.
도 4는 엠보싱 구조물(130)의 두께에 따른 플랫 밴드 전압(flat band voltage)의 관계를 나타내는 그래프를 도시한 것이다. 도 4에 있어서, X축은 엠보싱 구조물(130)의 두께를 나타낸다. 이 경우, 엠보싱 구조물(130)의 두께는 실제로 증착된 물리적인 두께가 아니라, 일정 시간동안 소정의 증착비로 증착한 경우 증착될 것으로 예상되는 두께 즉, 타겟 두께를 의미한다. 또한 도 4에 있어서, Y축은 플랫 밴드 전압을 나타낸다.
도 4에 도시한 바와 같이, 게이트 전극(140)을 구성하는 엠보싱 구조물(130) 및 도전막 패턴(125)의 두께에 따라 플랫 밴드 전압이 변화한다. 변화되는 플랫 밴드 전압의 범위는 티타늄을 포함하는 도전막 패턴(125)만으로 게이트 전극(140)을 형성했을 때의 플랫 밴드 전압(VFB = -0.62V)과 백금을 포함하는 도전막 패턴(125)만으로 게이트 전극(140)을 형성했을 때의 플랫 밴드 전압(VFB = 0.8V) 사이에 위치한다. 이는 하부의 엠보싱 구조물(130)을 백금으로 형성하고 상부의 도전막 패턴(125)을 티타늄으로 형성한 경우(ⅰ)와 역으로 하부의 엠보싱 구조물(130)을 티타늄으로 형성하고 상부의 도전막 패턴(125)을 백금으로 형성한 경우(ⅱ)에 모두 적용된다.
도 5는 서로 다른 금속을 포함하는 도전막 패턴(125) 하부에 형성된 동일한 금속을 포함하는 엠보싱 구조물(130)의 두께에 따른 플랫 밴드 전압의 관계를 나타내는 그래프를 도시한 것이다. 도 5에 있어서, X축은 백금으로 엠보싱 구조물(130)을 실제로 형성하였을 때의 물리적 두께이다.
도 5를 참조하면, 백금으로 이루어진 엠보싱 구조물(130)의 두께가 증가함에 따라 플랫 밴드 전압이 정비례하여 증가한다. 이는 도전막 패턴(125)으로 티타늄을 사용한 경우(ⅲ)와 알루미늄을 사용한 경우(ⅳ)에 동일하게 적용된다.
전자빔 증착 공정에 의하여 금속을 증착하는 초기 단계에는 다수의 불연속적인 섬형 구조들을 포함하는 엠보싱 형태로 성장하며, 일정한 두께의 막으로 성장하기 전까지 연속적인 막으로 형성되지 않는다. 즉, 금속의 증착이 충분히 진행되기 전에는 연속적인 막이 아니라 불연속적인 구조를 갖는다. 또한, 금속의 증착이 진행되어 두께가 증가됨에 따라 불연속적 엠보싱 구조에서 연속적인 막으로의 전이 시점이 존재하지만, 이와는 상관없이 플랫 밴드 전압은 일정하게 선형적으로(linearly) 변화한다. 연속적인 막으로 전이되는 두께는 금속에 따라 다르다.
또한, 엠보싱 구조물(130)이 섬형 구조들을 포함하는 불연속적인 막 상태인 증착 초기에, 플랫 밴드 전압의 50% 이상이 변화한다. 따라서 연속적인 막 상태가 되기 전의 불연속적인 섬형 구조들만으로 이루어진 엠보싱 구조물(130)에 의해 게이트 전극(140)의 일함수값의 조절이 가능하다.
도 6은 동일한 금속을 포함하는 도전막 패턴(125) 하부에 형성된, 서로 다른 금속을 포함하는 엠보싱 구조물(130)의 두께에 따른 플랫 밴드 전압의 관계를 나타내는 그래프를 도시한 것이다. 도 6에 있어서, X축은 티타늄 또는 탄탈륨으로 엠보 싱 구조물(130)을 실제로 형성하였을 때의 물리적 두께이다.
도 6을 참조하면, 티타늄으로 엠보싱 구조물(130)을 형성한 경우(ⅴ), 엠보싱 구조물(130)의 두께가 증가함에 따라 플랫 밴드 전압이 정비례하여 감소한다. 이는 탄탈륨으로 엠보싱 구조물(130)을 형성한 경우(ⅵ)에도 마찬가지로 적용된다.
따라서 엠보싱 구조물(130)의 두께를 조절하여 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에 적합한 일함수값을 갖는 게이트 전극(140)을 형성할 수 있다. 특히, 게이트 전극(140)의 일함수값은, 엠보싱 구조물(130)이 섬형 구조들을 포함하는 불연속적인 막을 형성하는 증착 초기에 민감하게 변화하므로 게이트 전극(140)의 일함수값을 넓은 범위로 조절할 수 있다. 또한, 엠보싱 구조물(130)을 두껍게 형성할 필요가 없으므로 게이트 전극(140) 크기의 증가 없이 원하는 일함수값을 갖는 게이트 구조물을 형성할 수 있다.
예를 들어, NMOS 트랜지스터를 형성하기 위해서는 게이트 전극(140)이 약4.1~4.7eV 정도의 일함수값을 가질 것이 요구된다. 이를 위하여 본 발명의 일 실시예에 따르면, 엠보싱 구조물(130)은 약 4.4~4.7eV 정도의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하고 엠보싱 구조물(130) 상부에는 제1 도전형을 갖는 불순물로 도핑된 폴리실리콘을 이용하여 형성된 도전막 패턴(125)이 구비된다. 상기 약 4.4~4.7eV 정도의 일함수값을 가지는 금속은, 예를 들면, 구리, 게르마늄, 루테늄, 텅스텐 또는 크롬 등을 포함한다. 상기 제1 도전형 불순물은, 예를 들어, 인(P)을 포함한다.
본 발명의 다른 실시예에 따르면, 약 4.4~4.7eV 정도의 일함수값을 가지는 금속 또는 금속 화합물을 이용하여 형성된 엠보싱 구조물(130) 상에 약 3~4.6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 형성된 도전막 패턴(125)이 구비된다. 상기 약 3~4.6eV의 일함수값을 갖는 금속은 예를 들면, 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄 또는 납 등을 포함한다.
본 발명의 또 다른 실시예에 따르면, 약 3~5eV 정도의 일함수값을 가지는 금속 또는 금속 화합물을 사용하여 형성된 엠보싱 구조물(130) 상에 약 1.5~4.6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 사용하여 형성된 도전막 패턴(125)이 구비된다.
또한, PMOS 트랜지스터를 형성하기 위해서는 게이트 전극(140)이 약 4.7~5.2eV 정도의 일함수값을 가질 것이 요구된다. 이를 위하여 본 발명의 일 실시예에 따르면, 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 형성된 엠보싱 구조물(130)이 구비된다. 엠보싱 구조물(130) 상부에는 제2 도전형 불순물이 도핑된 폴리실리콘을 이용하여 형성된 도전막 패턴(125)이 구비된다. 상기 제2 도전형 불순물은 예를 들어, 보론(B) 또는 보론 불화물(BF2)을 포함한다. 도핑되는 불순물의 농도를 조절하여 게이트 전극(140)이 PMOS 트랜지스터에 적합한 약 4.7~5.2eV 정도의 일함수를 가지도록 한다.
본 발명의 다른 실시예에 따르면, 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 형성된 엠보싱 구조물(130) 상에 약 4.6~6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 형성된 도전막 패턴(125)이 구비된다. 상기 약 4.6~6eV의 일함수값을 가지는 금속은 예를 들면, 니켈, 백금, 팔라듐, 로듐, 이리듐 또는 셀레늄 등을 포함한다.
본 발명의 또 다른 실시예에 따르면, 약 3~5eV 정도의 일함수값을 갖는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 사용하여 형성된 엠보싱 구조물(130) 상에 약 4.6~6.5eV 정도의 일함수값을 갖는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 형성된 도전막 패턴(125)이 구비된다.
전술한 방법으로 게이트 전극(140)을 형성할 경우, 일함수값에 크게 의존하지 않고 반도체 장치의 특성 및 공정에 적합한 다양한 금속을 선택하여 엠보싱 구조물(130) 및 도전막 패턴(125)을 형성할 수 있으며, 엠보싱 구조물(130)의 두께를 미세하게 조절하여 원하는 게이트 전극(140)의 일함수값을 얻을 수 있다.
다시 도 1을 참조하면, 게이트 전극(140) 상에는 게이트 마스크(120)가 형성된다. 게이트 마스크(120)는 게이트 전극(140) 및 산화물에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 게이트 마스크(120)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물과 같은 산질화물로 구성된다.
스페이서(150)는 게이트 구조물(145)의 측벽 상에 위치한다. 게이트 스페이서(150)는 게이트 전극(140)과 산화물에 대하여 식각 선택비를 갖는 물질을 사용하 여 형성한다. 예를 들면, 스페이서(150)는 실리콘 질화물 등의 질화물 또는 실리콘 산질화물 등의 산질화물을 사용하여 형성된다.
게이트 구조물(145)에 인접하는 기판(100)의 표면 부위에는 불순물 영역(155)이 형성된다. 불순물 영역(155)은 N형 또는 P형 불순물들을 포함한다. 상기 트랜지스터가 MOS 트랜지스터일 경우, 불순물 영역(155)은 소스/드레인 영역에 해당된다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도를 도시한 것이다.
도 2를 참조하면, 상기 트랜지스터는, 게이트 절연막 패턴(135), 질화막 패턴(132), 게이트 전극(140) 및 게이트 마스크(120)를 포함하는 게이트 구조물(147), 스페이서(150) 및 불순물 영역(150)을 포함한다. 게이트 전극(140)은 엠보싱 구조물(130) 및 도전막 패턴(125)을 포함한다.
본 발명의 일 실시예에 따르면, 게이트 절연막 패턴(135) 상에 실리콘 질화물을 포함하는 질화막 패턴(132)이 더 구비된다. 질화막 패턴(132)은 페르미 레벨 피닝(Fermi level pinning) 현상을 완화시킨다. 고유전율 물질을 포함하는 게이트 절연막 패턴(135) 상에 폴리실리콘을 포함하는 게이트 전극(140)을 형성하는 경우, 실리콘 산화막 상에 형성되는 폴리실리콘의 경우와는 서로 다른 페르미 레벨을 갖게 되고 페르미 레벨이 일정한 값으로 고정되는 페르미 레벨 피닝 현상이 발생하게 된다. 상기 페르미 레벨 피닝 현상이 발생하는 경우, 게이트 전극(140)으로 제공되는 폴리실리콘의 일함수가 현저히 변화하게 되며 불순물의 도핑에 의해 플랫 밴드 전압을 조절하기가 매우 어려워진다. 이로 인해, 사용자가 원하는 일함수값을 갖는 MOS트랜지스터를 형성하기가 어려워진다. 특히, 상기 페르미 레벨 피닝 현상은 PMOS 트랜지스터의 형성 시에 더욱 뚜렷이 나타나게 된다. 질화막 패턴(132)을 형성함으로써 이러한 페르미 레벨 피닝 현상이 다소 감소된다.
또한, 질화막 패턴(132)은 도전막 패턴(125)을 이루는 폴리실리콘 내의 불순물이 반도체 기판(100)으로 침투하는 것을 방지한다. 특히, 질화막 패턴(132)은 붕소의 침투(boron penetration)를 방지하기 위한 장벽 역할을 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 도시한 단면도들을 나타낸 것이다.
도 3a를 참조하면, 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판(100)에 쉘로우 트렌치 소자 분리(STI) 공정 등을 통해 소자 분리막(도시되지 않음)을 형성하여 액티브 영역을 정의한다.
상기 액티브 영역이 정의된 반도체 기판(100) 상에 게이트 절연막(105)을 형성한다. 본 발명의 일 실시예에 따르면, 게이트 절연막(105)은 실리콘 산화물을 포함한다. 또한, 게이트 절연막(105)은 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 등에 의해 형성된다.
본 발명의 다른 실시예에 따르면, 게이트 절연막(105)은 금속 산화물과 같은 고유전물 물질을 포함한다. 상기 금속 산화물을 포함하는 게이트 절연막(105)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 또는 스퍼터링 공정 등의 방법 으로 형성된다. 상기 고유전율 물질인 금속 산화물의 예로서는 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 질화알루미늄 산화물(AlxOyNz), 하프늄 알루미늄 산화물(HfAlxOy), 이트륨 산화물(Y2O3), 니오븀 산화물(Nb2O5), 세슘 산화물(CeO2), 인듐 산화물(InO3) 또는 란탈륨 산화물(LaO2) 등이 포함된다. 이들은 단독으로 혹은 2이상의 물질을 혼합하여 사용할 수도 있다.
도 3b를 참조하면, 게이트 절연막(105)상에 예비 엠보싱 구조물(110)을 형성한다. 예비 엠보싱 구조물(110)은 다수의 불연속적인 섬형(island-like) 구조를 포함한다. 예비 엠보싱 구조물(110)은 예를 들어, 전자빔 증착법(e-beam evaporation), 스퍼터링 (sputtering), 열증착법(thermal evaporation), 레이저 분자빔 증착법(laser molecular beam epitaxy, L-MBE) 또는 펄스 레이저 증착법(pulsed laser deposition, PLD) 등에 의해 형성할 수 있다.
본 발명의 일 실시예에 따르면, 예비 엠보싱 구조물(110)은 전자빔 증착법에 의해 형성된다. 상기 전자빔 증착법은 챔버 내에서 증착하려는 물질을 회전하는 기판(100) 상에 전자총(electron gun)으로 분사하여 증착시키는 방법이다. 상기 전자빔 증착법은 증착 속도 조절이 용이하고 넓은 범위의 온도에 걸쳐 사용할 수 있으며, 증착 물질이 높은 순도와 기판(100)과의 강한 결합력을 가진다는 장점이 있다. 전자빔 증착법에 의해 금속으로 예비 엠보싱 구조물(110)을 형성할 때, 초기에는 지름이 0.5~5nm인 다수의 불연속적인 섬형 구조가 형성된다. 증착이 계속되어 일정 두께 이상에 다다르면, 불연속적 막에서 연속적인 막이 전이되며 그 이후로는 막을 형성하게 된다. 연속적인 막으로 전이되는 시점의 두께는 금속에 따라 다르다. 예를 들어, 탄탈륨은 약 11Å부터 연속적인 막이 형성된다.
도 3c를 참조하면, 예비 엠보싱 구조물(110) 상에 도전막(115)을 형성한다. 도전막(115)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 스퍼터링 공정을 사용하여 형성된다.
상술한 바와 같이, 도전막(115)은 형성하려는 트랜지스터에 따라 다른 도전 물질을 포함한다. 예를 들어 NMOS 트랜지스터를 형성하기 위해서는 게이트 전극(140)이 약 4.1~4.7eV의 일함수값을 가질 것이 요구된다. 이를 위하여 본 발명의 일 실시예에 따르면, 예비 엠보싱 구조물(110)은 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물으로 이루어지고, 예비 엠보싱 구조물(110) 상부에는 제1 도전형 불순물로 도핑된 폴리실리콘을 이용하여 도전막(115)이 형성된다. 도핑되는 불순물의 농도에 따라 게이트 전극(140)이 NMOS 트랜지스터에 적합한 약 4.1~4.7eV의 일함수를 가지도록 할 수 있다.
본 발명의 다른 실시예에 따르면, 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물로 예비 엠보싱 구조물(110)을 형성하고, 예비 엠보싱 구조물(110) 상에 약 3~4.6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 도전막(115)을 형성한다.
상기와 같은 방법으로 게이트 전극을 형성하면, 일함수값에 크게 의존하지 않고 반도체 장치의 특성 및 공정에 적합한 다양한 금속을 선택하여 예비 엠보싱 구조물(110) 및 도전막(115)을 형성할 수 있으며, 예비 엠보싱 구조물(110)의 두께를 미세하게 조절하여 원하는 일함수값을 가지는 게이트 전극(140)을 얻을 수 있다.
또한, PMOS 트랜지스터를 형성하기 위해서는 게이트 전극(140)이 약 4.7~5.2eV의 일함수값을 가질 것이 요구된다. 이를 위하여 본 발명의 일 실시예에 따르면, 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 예비 엠보싱 구조물(110)을 형성한 후, 예비 엠보싱 구조물(110) 상부에는 제2 도전형 불순물이 도핑된 폴리실리콘을 이용하여 도전막(115)을 형성한다. 도핑되는 불순물의 농도를 조절하여 게이트 전극이 PMOS 트랜지스터에 적합한 약 4.7~5.2eV의 일함수를 가지도록 할 수 있다.
본 발명의 다른 실시예에 따르면, 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 예비 엠보싱 구조물(110)을 형성하고 예비 엠보싱 구조물(110) 상에 약 4.6~6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 이용하여 도전막(115)을 형성한다.
도 3d를 참조하면, 게이트 절연막(105) 상에 질화막(107)을 더 형성한다. 본 발명의 일 실시예에 따라 고유전율 물질을 사용하여 게이트 절연막(105)를 형성하고 도핑된 폴리실리콘을 사용하여 도전막(115)을 형성할 경우, 페르미 레벨 피닝 현상 및 도전막(115) 내 불순물의 기판(100)에 대한 침투 현상이 발생한다. 이를 완화시키기 위해 도전막(115) 형성 전 게이트 절연막(105) 상에 질화막(107)을 더 형성한다.
도 3e를 참조하면, 도전막(115) 상에 마스크막을 형성한 후, 노광 및 현상 공정에 의하여 상기 마스크막을 패터닝하여 게이트 마스크(120)를 형성한다. 게이트 마스크(120)를 식각 마스크로 하여 도전막(115)을 패터닝하여 도전막 패턴(125)이 형성된다. 이어서, 예비 엠보싱 구조물(110)을 패터닝하여 엠보싱 구조물(130)을 형성한다. 이에 따라, 도전막 패턴(125) 및 엠보싱 구조물(130)을 포함하는 게이트 전극(140)이 형성된다. 이어서, 게이트 절연막(105)을 패터닝하여 게이트 절연막 패턴(135)을 형성한다. 이에 따라, 게이트 구조물(145)이 형성된다. 게이트 구조물(145)은 엠보싱 구조물(130) 및 도전막 패턴(125)을 포함하는 게이트 전극(140), 게이트 절연막 패턴(135) 및 게이트 마스크(120)를 포함한다.
본 발명의 일 실시예에 따르면, 게이트 구조물(145)의 양측에 스페이서(150)를 더 형성한다.
게이트 구조물(145)을 마스크로 이용하여 게이트 구조물(145) 양측의 반도체 기판(100)에 불순물 이온들을 주입하여 불순물 영역(155)을 형성함으로써, 반도체 기판(100) 상에 트랜지스터를 형성한다. 상기 불순물 이온들은 예를 들어, 인(P)과 같은 N형 불순물 또는 보론(B)과 같은 P형 불순물을 포함한다.
반도체 장치 및 그 제조 방법
도 7은 본 발명의 일 실시예에 따른 상보형 트랜지스터(CMOS)를 갖는 반도체 장치를 도시한 단면도를 나타낸 것이다.
도 7을 참조하면, 반도체 기판(200)에 소자 분리막(205)에 의하여 액티브 영역이 정의되어 있다. 반도체 기판(200)은 예를 들면, 실리콘 기판 또는 SOI 기판이며 P형 불순물로 도핑되어 있다.
반도체 기판(200)의 상기 액티브 영역의 일부에는 제1 도전형 영역(Ⅰ)이 형성되어 있고 상기 액티브 영역의 다른 일부에는 제2 도전형 영역(Ⅱ)이 형성되어 있다. 제2 도전형 영역(Ⅱ)은 N형 불순물이 도핑된 N형 웰(207)을 포함한다.
본 발명의 일 실시예에 따르면, 제1 도전형 영역(Ⅰ)에는 NMOS 트랜지스터가 형성되고, 제2 도전형 영역(Ⅱ)에는 PMOS 트랜지스터가 형성된다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형 영역(Ⅰ)에는 적어도 하나의 NMOS 트랜지스터가 구비된다. 상기 NMOS 트랜지스터는 약 4.1~4.6eV의 유효 일함수값을 가진다. 또한, 제2 도전형 영역(Ⅱ)에는 적어도 하나의 PMOS 트랜지스터가 구비된다. 상기 PMOS 트랜지스터는 약 4.7~5.2eV의 유효 일함수값을 가진다.
상기 NMOS 트랜지스터는 제1 게이트 구조물(270a), 제1 스페이서(280a) 및 제1 불순물 영역(285a)을 포함한다. 제1 게이트 구조물(270a)은 제1 게이트 절연막 패턴(260a), 제1 질화막 패턴(255a), 제1 게이트 전극(270a) 및 제1 게이트 마스크 패턴(240a)을 포함하며, 제1 게이트 전극(270a)은 제1 엠보싱 구조물(250a) 및 제1 도전막 패턴(245a)을 포함한다. 제1 엠보싱 구조물(250a)은 다수의 불연속적인 섬형 구조를 포함한다. 제1 스페이서(280a)는 제1 게이트 구조물(257a)의 양 측벽에 구비된다. 제1 불순물 영역(285a)은 제1 게이트 구조물(270a) 양측의 기판(200)에 형성된다.
본 발명의 일 실시예에 따르면, 제1 엠보싱 구조물(250a)은 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하고, 제1 도전막 패턴(245a)은 제1 도전형 불순물로 도핑된 폴리실리콘을 포함한다. 상기 약 4.4~4.7eV의 일함수값을 가지는 금속은, 예를 들면, 구리, 게르마늄, 루테늄, 텅스텐 또는 크롬 등을 포함한다.
본 발명의 다른 실시예에 따르면, 제1 엠보싱 구조물(250a)은 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하면서 제1 도전막 패턴(245a)은 약 3~4.6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함한다. 상기 약 3~4.6eV의 일함수값을 가지는 금속은 예를 들면, 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄 또는 납 등을 포함한다.
본 발명의 또 다른 실시예에 따르면, 제1 엠보싱 구조물(250a)은 약 3~5eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하고 제1 도전막 패턴(245a)은 약 1.5~4.6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함한다.
상기 PMOS 트랜지스터는 제1 게이트 구조물(270b), 제1 스페이서(280b) 및 제1 불순물 영역(285b)을 포함한다. 제1 게이트 구조물(270b)은 제1 게이트 절연막 패턴(260b), 제1 질화막 패턴(255b), 제1 게이트 전극(270b) 및 제1 게이트 마스크 패턴(240ab)을 포함하며, 제1 게이트 전극(270b)은 제1 엠보싱 구조물(250b) 및 제1 도전막 패턴(245b)을 포함한다. 제2 엠보싱 구조물(250b)은 다수의 불연속적인 섬형 구조를 포함한다. 제2 불순물 영역(285b)은 제2 게이트 구조물(270b) 양측의 기판(200)에 형성된다. 제2 스페이서(280b)는 제2 게이트 구조물(257b)의 양 측벽에 구비된다.
본 발명의 일 실시예에 따르면, 제2 엠보싱 구조물(250b)은 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하고, 제2 도전막 패턴(245b)은 제2 도전형 불순물이 도핑된 폴리실리콘을 포함한다. 도핑되는 불순물의 농도를 조절하여 제2 게이트 전극(270b)이 PMOS 트랜지스터에 적합한 약 4.7~5.2eV의 일함수를 가지도록 한다.
본 발명의 다른 실시예에 따르면, 제2 엠보싱 구조물(250b)은 약 4.4~4.7eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하면서 제2 도전막 패턴(245b)은 약 4.6~6eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함한다.
본 발명의 또 다른 실시예에 따르면, 제2 엠보싱 구조물(250b)은 약 3~5eV의 일함수값을 가지는 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물을 포함하며, 제2 도전막 패턴(245b)은 약 4.6~6.5eV의 일함수값을 가지는 다른 금속 또는 금속 질화물, 금속 탄화물, 금속 탄질화물과 같은 금속 화합물 을 포함한다.
상기와 같이 본 발명의 일 실시예에 따른 반도체 장치는, 적절한 일함수값을 갖는 물질을 사용하여 형성된 제1 및 제2 엠보싱 구조물(250a, 250b) 및 제1 및 제2 도전막 패턴(245a, 245b)을 구비한다. 따라서, 제1 도전형 영역(Ⅰ)에는 NMOS 트랜지스터를 포함하고, 제2 도전형 영역(Ⅱ)에는 PMOS 트랜지스터를 포함하는 상보형 트랜지스터가 구비된다.
도 8a내지 도 8f는 본 발명의 일 실시예에 따른 상보형 트랜지스터를 갖는 반도체 장치의 제조 방법을 도시한 단면도들을 나타낸 것이다.
도 8a를 참조하면, 반도체 기판(200)에 LOCOS 또는 STI 공정에 의하여 소자 분리막(205)을 형성하여 액티브 영역을 정의한다. 반도체 기판(200)은 예를 들면, 실리콘 기판 또는 SOI 기판이다. 또한 본 발명의 일 실시예에 따르면, 반도체 기판(200)은 P형 불순물로 도핑된 실리콘을 포함한다.
소자 분리막(205)에 의해 정의된 상기 액티브 영역의 일부에 N형 불순물을 도핑하여 N형 웰(207)을 형성함으로써 제2 도전형 영역(Ⅱ)이 정의된다. 이에 따라, P형 불순물로 도핑된 상기 액티브 영역의 반도체 기판(200)의 다른 일부는 제1 도전형 영역(Ⅰ)으로 정의된다. 본 발명의 일 실시예에 따르면, 제1 도전형 영역(Ⅰ)에는 NMOS 트랜지스터가 형성되고, 상기 제2 도전형 영역(Ⅱ)에는 PMOS 트랜지스터가 형성된다.
제1 및 제2 도전형 영역(Ⅰ, Ⅱ)이 형성된 반도체 기판(200) 상에 게이트 절연막(210)을 형성한다. 본 발명의 일 실시예에 따르면, 게이트 절연막(210)은 실리 콘 산화물을 포함하며, 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 등에 의해 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(210)은 고유전물 물질인 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 또는 티타늄 산화물과 같은 금속 산화물을 포함한다. 또한 게이트 절연막(210)은 화학 기상 증착(CVD) 또는 원자층 적층(ALD) 등의 방법으로 형성된다.
게이트 절연막(210)이 고유전율 물질을 포함할 때, 본 발명의 일 실시예에 따르면, 게이트 절연막(210)상에 질화막(215)을 더 형성한다. 질화막(215)은 실리콘 질화물을 포함한다. 또한, 질화막(215)은 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 방법을 이용하여 형성된다.
고유전율 물질을 포함하는 게이트 절연막(210) 상에 폴리실리콘으로 이루어지는 도전막을 형성하는 경우, 실리콘 산화물을 포함하는 게이트 절연막(210) 상에 형성되는 폴리실리콘막의 경우와는 서로 다른 페르미 레벨을 갖게 되고 페르미 레벨이 일정한 값으로 고정되는 페르미 레벨 피닝 현상이 발생할 수 있다. 질화막(215)은 이러한 페르미 레벨 피닝 현상을 완화시킨다. 또한 질화막(215)은 게이트 전극을 이루는 폴리실리콘 내의 불순물의 침투, 특히 붕소의 침투를 방지하기 위한 장벽 역할을 한다.
도 8b를 참조하면, 질화막(215) 상에 예비 엠보싱 구조물(220)을 형성한다. 본 발명의 일 실시예에 따르면, 예비 엠보싱 구조물(220)은 전자빔 증착법으로 형성된다. 상기 전자빔 증착법은 챔버내에서 증착하려는 물질을 전자총(electron gun)으로 회전하는 기판(200) 상에 분사하여 증착시키는 방법으로써, 물질을 높은 순도로 증착시킬 수 있는 장점이 있다.
예비 엠보싱 구조물(220)은 다수의 불연속적인 섬형 구조를 포함하여 형성된다. 예비 엠보싱 구조물(220)은 후속 공정에서 패터닝되어 예비 엠보싱 구조물(220) 상부에 형성되는 도전막과 함께 트랜지스터의 게이트 전극을 형성한다. 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형 영역(Ⅰ)에는 약 4.1eV ~4.6eV의 유효 일함수값을 가지는 NMOS 트랜지스터를 포함하고 제2 도전형 영역(Ⅱ)에는 약 4.7~5.2eV의 유효 일함수값을 가지는 PMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 일함수값의 조절은 예비 엠보싱 구조물(220)에 의해 대부분 이루어진다. 특히, 예비 엠보싱 구조물(220)의 형성 초기에 불연속적인 섬형 구조를 포함하는 형태를 가질 때, 상기 섬형 구조의 크기 및 밀도에 의해 트랜지스터의 일함수값이 변화한다.
본 발명의 일 실시예에 따르면, 예비 엠보싱 구조물(220)은 제1 및 제2 도전형 영역(Ⅰ, Ⅱ) 전면에 형성되며, 약 4.4~4.7eV의 일함수값을 가지는 미드-갭(mid-gap) 일함수 금속을 포함한다. 상기 약 4.4~4.7eV의 일함수값을 가지는 미드-갭 일함수 금속은, 예를 들면, 구리, 게르마늄, 루테늄, 텅스텐 또는 크롬 등을 포함한다. 또한 본 발명의 다른 실시예에 따르면 예비 엠보싱 구조물(220)은 상기 약 4.4~4.7eV의 일함수값을 가지는 이원계 또는 그 이상의 금속 화합물을 포함한다. 상기 이원계 또는 그 이상의 금속 화합물은, 예를 들면, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄탈륨 탄화물(TaC), 몰리브덴 질화물(MoN), 하프늄 질화물(HfN), 텅스텐 질화물(WN), 몰리브덴 탄화물(MoC), 하프늄 탄화물(HfC), 텅스텐 탄화물(WC), 탄탈륨 탄질화물(TaCN), 텅스텐 탄질화물(WCN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 몰리브덴 실리콘 질화물(MoSiN), 하프늄 실리콘 질화물(HfSiN), 텅스텐 실리콘 질화물(WSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 알루미늄 탄질화물(TaAlCN), 티타늄 알루미늄 탄질화물(TiAlCN) 등을 포함한다.
상기 이원계 또는 그 이상의 금속 화합물은 조성비에 따라서 또는 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정 등의 증착 방법에 따라서 약 4.4~4.7eV의 일함수값을 가질 수 있다.
도 8c를 참조하면, 제1 및 제2 도전형 영역(Ⅰ, Ⅱ) 상부의 예비 엠보싱 구조물(220) 상에 폴리실리콘막(225)을 형성한다. 폴리실리콘막(225)은 예를 들면, 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정 등을 이용하여 형성된다.
도 8d를 참조하면, 제2 도전형 영역(Ⅱ) 상부의 폴리실리콘막(225) 상에 제1 이온 주입 마스크막(230)을 형성하여, 이를 마스크로 하여 제1 도전형 영역(Ⅰ) 상부의 폴리실리콘막(225)에 보론(B) 또는 보론디플루오라이드(BF2)이온 등의 제1 도전형 불순물 이온을 도핑한다. 이에 따라, 제1 도전형 영역(Ⅰ) 상부의 예비 엠보싱 구조물(220)상의 폴리실리콘막(225)은 제1 도전형 불순물 이온을 포함한다.
도 8e를 참조하면, 제1 이온 주입 마스크막(230)을 제거한 후, 제1 도전형 영역(Ⅰ) 상부의 폴리실리콘막(225) 상에 제2 이온 주입 마스크막(235)을 형성한다. 제2 이온 주입 마스크막(235)을 마스크로 하여 제2 도전형 영역(Ⅱ) 상부의 폴리실리콘막(225)에 인(P) 등의 제2 도전형 불순물 이온을 도핑한다. 이에 따라, 제2 도전형 영역(Ⅱ) 상부의 예비 엠보싱 구조물(220)상의 폴리실리콘막(225)은 제2 도전형 불순물 이온을 포함한다. 제2 이온 주입 마스크막(235)은 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제거한다.
도 8f를 참조하면, 제1 및 제2 도전형 불순물 이온이 도핑된 폴리실리콘막(225) 상에 실리콘 질화물 등의 절연 물질로 이루어지는 마스크막을 형성한다. 상기 마스크막은 폴리실리콘막(225), 예비 엠보싱 구조물(220), 질화막(215) 및 게이트 절연막(210)을 패터닝하기 위한 마스크로 제공되며, 또한 후속 연마 공정시 연마 정지막으로 기능한다. 상기 마스크막을 사진 식각 공정을 통하여 패터닝하여 제1 및 제2 게이트 마스크 패턴(240a, 240b)을 형성한다. 제1 게이트 마스크 패턴(240a)은 제1 도전형 영역(Ⅰ) 상에 제1 게이트 구조물이 형성될 영역을 제외한 영역을 노출한다. 제2 게이트 마스크 패턴(240b)은 제2 도전형 영역(Ⅱ) 상에 제2 게이트 구조물이 형성될 영역을 제외한 영역을 노출한다.
제1 및 제2 게이트 마스크 패턴(240a, 240b)을 식각 마스크로 하여 폴리실리콘막(225), 예비 엠보싱 구조물(220), 질화막(215) 및 게이트 절연막(210)을 패터닝한다. 그 결과 제1 도전형 영역(Ⅰ)에는 제1 게이트 구조물(275a)이 형성된다. 제1 게이트 구조물(275a)은 제1 게이트 마스크 패턴(240a), 제1 도전막 패턴(245a) 및 제1 엠보싱 구조물(250a)을 포함하는 제1 게이트 전극(270a), 제1 질화막 패턴(255a) 그리고 제1 게이트 절연막 패턴(260a)을 포함한다. 동시에, 제2 도전형 영역(Ⅱ)에는 제2 게이트 구조물(275b)이 형성된다. 제2 게이트 구조물(275b)는 제2 게이트 마스크 패턴(240b), 제2 도전막 패턴(245b) 및 제2 엠보싱 구조물(250b)을 포함하는 제2 게이트 전극(270b), 제2 질화막 패턴(255b) 그리고 제2 게이트 절연막 패턴(260b)을 포함한다.
제1 게이트 구조물(275a)을 이온 주입 마스크로 하여 제1 게이트 구조물(275a) 양측의 액티브 영역에 제1 도전형 불순물 이온들을 주입한다. 또한 제2 게이트 구조물(275b)을 이온 주입 마스크로 하여 제2 게이트 구조물(275b) 양측의 액티브 영역에 제2 도전형 불순물 이온들을 주입한다.
제1 및 제2 게이트 구조물들(275a, 275b)을 덮으면서 절연막을 형성한 후 상기 절연막을 이방성 식각하여 제1 게이트 구조물(275a)의 양 측벽에 제1 스페이서(280a)를 형성한다. 이와 동시에 제2 게이트 구조물(275b)의 양 측벽에는 제2 스페이서(280b)를 형성된다. 제1 및 제2 스페이서들(280a, 280b)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물 등을 포함한다.
제1 게이트 구조물(275a) 및 제1 스페이서(280a)를 이온 주입 마스크로 하여 제1 게이트 구조물(275a)의 양측에 고농도의 제1 불순물 이온을 주입하여 제1 불순물 영역(285a)을 형성한다. 또한, 제2 게이트 구조물(275b) 및 제2 스페이서(280b)를 이온 주입 마스크로 하여 제2 게이트 구조물(275b)의 양측에 고농도의 제2 불순물 이온을 주입하여 제2 불순물 영역(285b)을 형성한다.
그 결과, 하나의 반도체 기판(200) 상에 약 4.4~4.7eV의 일함수값을 가지는 게이트 전극을 포함하는 NMOS 트랜지스터와 약 4.7~5.2eV의 일함수값을 가지는 게이트 전극을 포함하는 PMOS 트랜지스터를 함께 형성할 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도들을 나타낸 것이다.
도 9a를 참조하면, 반도체 기판(300)에 LOCOS 또는 STI 공정에 의하여 소자 분리막(305)을 형성하여 액티브 영역을 정의한다. 본 발명의 일 실시예에 따르면, 반도체 기판(300)은 P형 불순물로 도핑된 실리콘을 포함한다.
상기 액티브 영역의 일부에 N형 불순물을 도핑하여 N형 웰(307)을 형성한다. 이에 따라, 제2 도전형 영역(Ⅲ)이 형성된다. 반도체 기판(300)의 다른 일부는 제1 도전형 영역(Ⅳ)으로 정의된다. 본 발명의 일 실시예에 따르면, 제1 도전형 영역(Ⅲ)에는 NMOS 트랜지스터가 형성되고, 제2 도전형 영역(Ⅳ)에는 PMOS 트랜지스터가 형성된다.
제1 및 제2 도전형 영역(Ⅲ, Ⅳ)이 형성된 반도체 기판(300) 상에 게이트 절연막(310)을 형성한다. 게이트 절연막(310)은 실리콘 산화물 또는 금속 산화물을 포함한다.
게이트 절연막(310) 상에 예비 엠보싱 구조물(315)을 형성한다. 본 발명의 일 실시예에 따르면, 예비 엠보싱 구조물(315)은 전자빔 증착법에 의해 형성된다. 또한 예비 엠보싱 구조물(220)은 약 4.4e~4.7eV의 일함수값을 가지는 미드-갭(mid-gap) 일함수 금속을 포함한다. 또한 본 발명의 다른 실시예에 따르면 예비 엠보싱 구조물(220)은 상기 약 4.4~4.7eV의 일함수값을 가지는 이원계 또는 그 이상의 금속 화합물을 포함한다. 상기 이원계 또는 그 이상의 금속 화합물은 조성비에 따라서 또는 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정 등의 증착 방법에 따라서 약 4.4~4.7eV의 일함수값을 가질 수 있다.
예비 엠보싱 구조물(315)은 다수의 불연속적인 섬형 구조를 포함한다. 예비 엠보싱 구조물(315)은 후속 공정에서 패터닝되어 상부에 형성되는 도전막과 함께 트랜지스터의 게이트 전극을 형성한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전형 영역(Ⅲ)에는 약 4.1~4.6eV의 유효 일함수값을 가지는 NMOS 트랜지스터를 포함하고 제2 도전형 영역(Ⅳ)에는 약 4.7~5.2eV의 유효 일함수값을 가지는 PMOS 트랜지스터를 포함한다. 예비 엠보싱 구조물(315)의 형성 초기에 섬형 구조를 포함하는 불연속적인 형태를 가질 때, 상기 섬형 구조의 크기 및 밀도에 의해 트랜지스터의 일함수값이 변화한다.
도 9b를 참조하면, 제1 및 제2 도전형 영역(Ⅲ, Ⅳ) 상부의 예비 엠보싱 구조물(315) 상에 제1 도전막(320)을 형성한다. 제1 도전막(320)은 약 3~4.6eV의 일함수값을 가지는 금속으로 형성된다. 또한 제1 도전막(320)은 상기 약 3~4.6eV의 일함수값을 가지는 이원계 또는 그 이상의 금속 화합물을 포함한다. 상기 이원계 또는 그 이상의 금속 화합물은 조성비에 따라서 또는 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정 등의 증착 방법에 따라서 약 3~4.6eV의 일함수값을 가질 수 있다.
제2 도전형 영역(Ⅳ) 상부의 예비 엠보싱 구조물(315) 상의 제1 도전막(320) 을 일반적인 사진 식각 공정으로 제거하여, 제2 도전형 영역(Ⅳ) 상부의 예비 엠보싱 구조물(315)을 노출시킨다.
제2 도전형 영역(Ⅳ) 상부의 노출된 예비 엠보싱 구조물(315)을 덮으면서 제2 도전막(325)을 형성한다. 제2 도전막(325)은 약 4.6~6eV의 일함수값을 가지는 금속으로 형성된다. 상기 약 4.6~6eV의 일함수값을 가지는 금속은 예를 들면, 니켈, 백금, 팔라듐, 로듐, 이리듐 및 셀레늄 등을 포함한다. 또한 제2 도전막(325)은 상기 약 4.6~6eV의 일함수값을 가지는 이원계 또는 그 이상의 금속 화합물을 포함한다. 상기 이원계 또는 그 이상의 금속 화합물은 조성비에 따라서 또는 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정 등의 증착 방법에 따라서 약 4.6~6eV의 일함수값을 가질 수 있다.
제1 도전막(320) 상에 형성된 제2 도전막(325)을 제거하여, 제1 도전형 영역(Ⅲ) 상부에는 제1 도전막(320)만이, 제2 도전형 영역(Ⅳ) 상부에는 제2 도전막(325)만이 남도록 한다.
도 9c를 참조하면, 제1 및 제2 도전막(320, 325) 상에 마스크막을 형성한다. 상기 마스크막을 일반적인 사진 식각 공정을 통하여 패터닝하여 제1 및 제2 도전형 영역(Ⅲ, Ⅳ) 상부에 각각 제1 및 제2 게이트 마스크 패턴(330a, 330b)을 형성한다. 제1 게이트 마스크 패턴(330a)은 제1 도전형 영역(Ⅲ) 상에 제1 게이트 구조물이 형성될 영역을 제외한 영역을 노출한다. 제2 게이트 마스크 패턴(330b)은 제2 도전형 영역(Ⅳ) 상에 제2 게이트 구조물이 형성될 영역을 제외한 영역을 노출한다.
제1 게이트 마스크 패턴(330a)을 식각 마스크로 하여 제1 도전막(320), 예비 엠보싱 구조물(315) 및 게이트 절연막(310)을 패터닝한다. 그 결과 제1 도전형 웰 영역(Ⅲ)에는 제1 게이트 마스크 패턴(330a), 제1 도전막 패턴(335a) 및 제1 엠보싱 구조물(340a)을 포함하는 제1 게이트 전극(350a) 그리고 제1 게이트 절연막 패턴(345a)을 포함하는 제1 게이트 구조물(355a)이 형성된다.
또한 제2 게이트 마스크 패턴(330b)을 식각 마스크로 하여 제2 도전막(325), 예비 엠보싱 구조물(315) 및 게이트 절연막(310)을 패터닝한다. 그 결과, 제2 도전형 영역(Ⅳ)에는 제2 게이트 마스크 패턴(330b), 제2 도전막 패턴(335b) 및 제2 엠보싱 구조물(340b)을 포함하는 제2 게이트 전극(350b) 그리고 제2 게이트 절연막 패턴(345b)을 포함하는 제2 게이트 구조물(355b)이 형성된다.
제1 게이트 구조물(355a)을 이온 주입 마스크로 하여 제1 게이트 구조물(355a) 양측의 액티브 영역에 제1 도전형 불순물 이온들을 주입하여 제1 저농도 불순물 영역을 형성하고, 제2 게이트 구조물(355b)을 이온 주입 마스크로 하여 제2 게이트 구조물(355b) 양측의 액티브 영역에 제2 도전형 불순물 이온들을 주입하여 제2 저농도 불순물 영역을 형성한다.
제1 및 제2 게이트 구조물들(355a, 355b)의 양 측벽에 각각 제1 및 제2 스페이서들(360a, 360b)을 형성한다.
제1 게이트 구조물(355a) 및 제1 스페이서(360a)를 이온 주입 마스크로 하여 제1 게이트 구조물(355a)의 양측에 고농도의 제1 불순물 이온을 주입하여 제1 불순물 영역(365a)을 형성한다. 또한, 제2 게이트 구조물(355b) 및 제2 스페이서(360b) 를 이온 주입 마스크로 하여 제2 게이트 구조물(360b)의 양측에 고농도의 제2 불순물 이온을 주입하여 제2 불순물 영역(365b)을 형성한다.
그 결과, 하나의 반도체 기판(300) 상에 약 4.4~4.7eV의 일함수값을 가지는 금속 게이트 전극을 포함하는 NMOS 트랜지스터와 약 4.7~5.2eV의 일함수값을 가지는 금속 게이트 전극을 포함하는 PMOS 트랜지스터를 함께 형성할 수 있다.
본 발명에 따르면, 트랜지스터의 게이트 전극을 형성함에 있어서, 금속 또는 금속 화합물로 이루어지고 다수의 불연속적인 섬형 구조를 갖는 엠보싱 구조물을 포함함으로써, 상기 엠보싱 구조물의 두께에 따라 게이트 전극의 일함수값을 용이하게 조절할 수 있다. 게이트 전극의 일함수값은 상기 엠보싱 구조물의 일함수값과 상기 일함수값 상부에 형성되는 폴리실리콘 또는 금속을 포함하는 도전막 패턴의 일함수값 사이에서 조절된다. 따라서 하나의 반도체 기판 상에 일함수값이 다른 NMOS 트랜지스터와 PMOS 트랜지스터를 용이하게 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (42)

  1. 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물; 및
    상기 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 포함하는 게이트 전극.
  2. 제1항에 있어서, 상기 엠보싱 구조물은 다수의 불연속적인 섬형 구조를 포함하는 것을 특징으로 하는 게이트 전극.
  3. 제1항에 있어서, 상기 게이트 전극은 상기 제2 일함수값보다 크고 상기 제1 일함수값보다 작은 일함수값을 갖는 것을 특징으로 하는 게이트 전극.
  4. 제3항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 게이트 전극.
  5. 제4항에 있어서, 상기 도전막 패턴은 N형 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 게이트 전극.
  6. 제4항에 있어서, 상기 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티타 늄, 지르코늄, 하프늄 및 납으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 게이트 전극.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 제1 일함수값보다 크고 상기 제2 일함수값보다 작은 일함수값을 갖는 것을 특징으로 하는 게이트 전극.
  8. 제7항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 게이트 전극.
  9. 제8항에 있어서, 상기 도전막 패턴은 P형 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 게이트 전극.
  10. 제8항에 있어서, 상기 도전막 패턴은 니켈, 백금, 팔라듐, 로듐, 이리듐 및 셀레늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 게이트 전극.
  11. 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물을 형성하는 단계; 및
    상기 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도 전막 패턴을 형성하는 단계를 포함하는 게이트 전극의 제조 방법.
  12. 제11항에 있어서, 상기 엠보싱 구조물은 전자빔 증착법(e-beam evaporation)에 의해 형성하는 것을 특징으로 하는 게이트 전극의 제조 방법.
  13. 제11항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 게이트 전극의 제조 방법.
  14. 제13항에 있어서, 상기 도전막 패턴은 N형 또는 P형 불순물로 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 게이트 전극의 제조 방법.
  15. 제13항에 있어서, 상기 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄, 납, 니켈, 백금, 팔라듐, 로듐, 이리듐 및 셀레늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 게이트 전극의 제조 방법.
  16. 기판;
    상기 기판 상에 형성되어 있는 게이트 절연막 패턴;
    상기 게이트 절연막 상에 구비되고 제1 일함수값을 갖고 금속 또는 금속 화 합물로 이루어진 엠보싱 구조물;
    상기 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 포함하는 게이트 전극; 및
    상기 게이트 전극에 인접하여 상기 기판에 형성되어 있는 불순물 영역을 포함하는 트랜지스터.
  17. 제16항에 있어서, 상기 엠보싱 구조물은 다수의 불연속적인 섬형 구조를 포함하는 것을 특징으로 하는 트랜지스터.
  18. 제16항에 있어서, 상기 게이트 전극의 일함수값은 상기 제2 일함수값보다 크고 상기 제1 일함수값보다 작은 것을 특징으로 하는 트랜지스터.
  19. 제18항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  20. 제19항에 있어서, 상기 도전막 패턴은 N형 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  21. 제19항에 있어서, 상기 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티 타늄, 지르코늄, 하프늄 및 납으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  22. 제17항에 있어서, 상기 게이트 전극은 상기 제1 일함수값보다 크고 상기 제2 일함수값보다 작은 일함수값을 갖는 것을 특징으로 하는 트랜지스터.
  23. 제22항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  24. 제22항에 있어서, 상기 도전막 패턴은 P형 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 트랜지스터.
  25. 제22항에 있어서, 상기 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄 및 납으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  26. 기판 상에 게이트 절연막 패턴을 형성하는 단계;
    상기 게이트 절연막 상에 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 엠보싱 구조물을 형성하는 단계;
    상기 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 도전막 패턴을 형성하여 상기 엠보싱 구조물 및 상기 도전막 패턴을 포함하는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 기판에 불순물을 도핑하여 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  27. 제26항에 있어서, 상기 엠보싱 구조물은 전자빔 증착법에 의해 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  28. 제26항에 있어서, 상기 엠보싱 구조물은 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  29. 제28항에 있어서, 상기 도전막 패턴은 N형 또는 P형 불순물로 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  30. 제28항에 있어서, 상기 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄 및 납으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  31. 기판;
    상기 기판에 형성되어 있는 제1 도전형 영역 및 제2 도전형 영역;
    상기 제1 도전형 영역 상에 위치하는 제1 게이트 절연막 패턴;
    상기 제1 게이트 절연막 패턴 상에 구비되고 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제1 엠보싱 구조물;
    상기 제1 엠보싱 구조물 상에 형성되고 상기 제1 일함수값과 다른 제2 일함수값을 갖는 제1 도전막 패턴을 포함하는 제1 게이트 전극을 포함하는 제1 게이트 구조물;
    상기 제2 도전형 영역 상에 위치하는 제2 게이트 절연막 패턴;
    상기 제2 게이트 절연막 패턴 상에 구비되고 제3 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제2 엠보싱 구조물;
    상기 제2 엠보싱 구조물 상에 형성되고 상기 제3 일함수값과 다른 제4 일함수값을 갖는 제2 도전막 패턴을 포함하는 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함하는 반도체 장치.
  32. 제31항에 있어서, 상기 제1 및 제2 엠보싱 구조물은 다수의 불연속적인 섬형 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  33. 제31항에 있어서, 상기 제1 게이트 전극의 일함수값은 상기 제2 일함수값보다 크고 상기 제1 일함수값보다 작으며, 상기 제2 게이트 전극의 일함수값은 상기 제3 일함수값보다 크고 상기 제4 일함수값보다 작은 것을 특징으로 하는 반도체 장치.
  34. 제33항에 있어서, 상기 제1 및 제2 엠보싱 구조물은 각기 구리, 게르마늄, 루테늄, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서, 상기 제1 도전막 패턴은 N형 불순물로 도핑된 폴리실리콘을 포함하고, 상기 제2 도전막 패턴은 P형 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  36. 제35항에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 고유전율 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  37. 제36항에 있어서, 상기 제1 게이트 절연막 패턴 상에 제1 질화막 패턴을 더 포함하고, 상기 제2 게이트 절연막 패턴 상에 제2 질화막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  38. 제34항에 있어서, 상기 제1 도전막 패턴은 철, 마그네슘, 코발트, 알루미늄, 티타늄, 지르코늄, 하프늄 및 납으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  39. 제34항에 있어서, 상기 제2 도전막 패턴은 니켈, 백금, 팔라듐, 로듐, 이리듐 및 셀레늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  40. 기판 상에 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계;
    상기 제1 도전형 영역 상에 제1 게이트 절연막 패턴을 형성하는 단계;
    상기 제1 게이트 절연막 패턴 상에 제1 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제1 엠보싱 구조물을 형성하는 단계;
    상기 제1 엠보싱 구조물 상에 상기 제1 일함수값과 다른 제2 일함수값을 갖는 제1 도전막 패턴을 형성하여, 상기 제1 엠보싱 구조물 및 제1 도전막 패턴을 포함하는 제1 게이트 전극을 형성하는 단계;
    상기 제2 도전형 영역 상에 제2 게이트 절연막 패턴을 형성하는 단계;
    상기 제2 게이트 절연막 패턴 상에 제3 일함수값을 갖고 금속 또는 금속 화합물로 이루어진 제2 엠보싱 구조물을 형성하는 단계; 및
    상기 제2 엠보싱 구조물 상에 상기 제3 일함수값과 다른 제4 일함수값을 갖는 제2 도전막 패턴을 형성하여, 상기 제2 엠보싱 구조물 및 제2 도전막 패턴을 포함하는 제2 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서, 상기 제1 및 제2 엠보싱 구조물은 전자빔 증착법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제40항에 있어서, 상기 제1 게이트 전극의 일함수값은 상기 제2 일함수값보다 크고 상기 제1 일함수값보다 작으며, 상기 제2 게이트 전극의 일함수값은 상기 제3 일함수값보다 크고 상기 제4 일함수값보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
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