JP5039368B2 - 半導体記憶装置、その製造方法及びその駆動方法 - Google Patents
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Description
本発明の第1の実施形態について図面を参照しながら説明する。第1の実施形態においては、ゲート絶縁膜に電荷蓄積層を有する不揮発性半導体記憶装置を一例として取り上げる。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
以下、本発明の第3の実施形態について図面を参照しながら説明する。
以下、本発明の第4の実施形態について図面を参照しながら説明する。
以下、本発明の第5の実施形態について図面を参照しながら説明する。
以下、本発明の第6の実施形態について図面を参照しながら説明する。
以下、本発明の第7の実施形態について図面を参照しながら説明する。
以下、本発明の第8の実施形態について図面を参照しながら説明する。
以下、本発明の第9の実施形態について図面を参照しながら説明する。
まず、書き込み動作について説明する。
次に、消去動作について説明する。
次に、読み出し動作について説明する。
2 素子分離絶縁膜
3 第1ゲート絶縁膜
4 電荷蓄積層
5 第2ゲート絶縁膜
6 ソースドレイン拡散層
9 N型拡散層
12 第1導電層
13 第2導電層(ワード線)
14 N型半導体基板
15 N型ウェル
16 P型拡散層
17 深いN型ウェル
18 N型拡散層
19A 第1のシリサイド領域
19B 第2のシリサイド領域
20 レジスト
21 絶縁膜
31 第3ゲート絶縁膜
32 ゲート電極加工用絶縁膜
33 ソースドレイン拡散層上絶縁膜(絶縁膜)
34 第1のレジストパターン
35 第2のレジストパターン
36 トンネル酸化膜(トンネル絶縁膜)
37 結合容量絶縁膜
40 N型拡散層
41 P型拡散層
42 第1のレジストパターン
43 第2のレジストパターン
50 ゲート絶縁膜
Claims (29)
- 第1の半導体領域に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域と、
前記複数のメモリセルのうち、同一の行に並ぶメモリセル同士を共通に接続する複数のワード線と、
第2の半導体領域に前記メモリセルアレイ領域と分離して形成された保護ダイオード領域とを備え、
前記保護ダイオード領域には、前記第2の半導体領域の上部に形成された第1の拡散層と前記第2の半導体領域とが接合してなる保護ダイオード素子が構成され、
前記各ワード線は、前記保護ダイオード領域に延伸して前記第1の拡散層と直接に接続されることにより、前記保護ダイオード素子と電気的に接続されており、
前記第1の半導体領域は、第1導電型であり、
前記第2の半導体領域は、第1導電型ウエルを含み、
前記第1の拡散層は、第2導電型であって、且つ前記第1導電型ウエル内に形成されており、
前記保護ダイオード領域は、前記第1導電型ウエルと、該第1導電型ウエルに隣接して形成された第1の第2導電型ウエルと、前記第1導電型ウエルと前記第1の第2導電型ウエルとの上部で且つ接合部を跨ぐように形成された第1の第1導電型拡散層とを有し、
前記保護ダイオード素子は、前記第1の第2導電型拡散層、第1導電型ウエル、第1の第1導電型拡散層及び第1の第2導電型ウエルにより構成されていることを特徴とする半導体記憶装置。 - 前記第1導電型ウエル及び第1の第2導電型ウエルは、第1導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第1導電型ウエル及び第1の第2導電型ウエルを内包し且つ前記第1導電型ウエル及び第1の第2導電型ウエルよりも接合面が深い第2の第2導電型ウエルと、前記第1の第2導電型ウエルと前記半導体基板との上部で且つ接合部を跨ぐように形成された第2の第2導電型拡散層とを有し、
前記保護ダイオード素子は、前記第1の第2導電型拡散層、第1導電型ウエル、第1の第1導電型拡散層、第1の第2導電型ウエル、第2の第2導電型ウエル及び第2の第2導電型拡散層により構成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1導電型ウエル及び第1の第2導電型ウエルは、第1導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第1導電型ウエル及び第1の第2導電型ウエルを内包し且つ前記第1導電型ウエル及び第1の第2導電型ウエルよりも接合面が深い第2の第2導電型ウエルと、前記第1の第1導電型拡散層の上部に形成された金属による第1のシリサイド領域と、前記第1の第2導電型ウエルと前記半導体基板との上部で且つ接合部を跨ぐように形成された金属による第2のシリサイド領域とを有し、
前記保護ダイオード素子は、前記第1の第2導電型拡散層、第1導電型ウエル、第1の第1導電型拡散層、第1のシリサイド領域、第1の第2導電型ウエル、第2の第2導電型ウエル及び第2のシリサイド領域により構成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1導電型ウエル及び第1の第2導電型ウエルは、第1導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第1導電型ウエル及び第1の第2導電型ウエルを内包し且つ前記第1導電型ウエル及び第1の第2導電型ウエルよりも接合面が深い第2の第2導電型ウエルと、前記第1の第2導電型ウエルにおける前記第1の第1導電型拡散層と反対側の上部に形成された第2の第2導電型拡散層と、前記半導体基板の上部における前記第2の第2導電型拡散層と隣接して形成された第2の第1導電型拡散層とを有し、
前記保護ダイオード素子は、前記第1の第2導電型拡散層、第1導電型ウエル、第1の第1導電型拡散層、第1の第2導電型ウエル、第2の第2導電型ウエル、第2の第2導電型拡散層及び第2の第1導電型拡散層により構成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の第1導電型拡散層の上部には金属による第1のシリサイド領域が形成され、
前記第2の第2導電型拡散層の上部には金属による第2のシリサイド領域が形成されていることを特徴とする請求項2に記載の半導体記憶装置。 - 前記第1の第1導電型拡散層の上部には金属による第1のシリサイド領域が形成され、
前記第2の第2導電型拡散層の上部及び前記第2の第1導電型拡散層の上部に跨るように、金属による第2のシリサイド領域が形成されていることを特徴とする請求項4に記載の半導体記憶装置。 - 前記メモリセルアレイ領域における互いに隣接する前記メモリセル同士の間には絶縁膜が形成され、
前記保護ダイオード領域における前記第1の拡散層の上には前記絶縁膜が形成されていないことを特徴とする請求項1に記載の半導体記憶装置。 - 第1の半導体領域に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域と、
前記複数のメモリセルのうち、同一の行に並ぶメモリセル同士を共通に接続する複数のワード線と、
第2の半導体領域に前記メモリセルアレイ領域と分離して形成された保護ダイオード領域とを備え、
前記保護ダイオード領域には、前記第2の半導体領域の上部に形成された第1の拡散層と前記第2の半導体領域とが接合してなる保護ダイオード素子が構成され、
前記各ワード線は、前記保護ダイオード領域に延伸して前記第1の拡散層と直接に接続されることにより、前記保護ダイオード素子と電気的に接続されており、
前記第1の半導体領域は、第1導電型であり、
前記第2の半導体領域は、第2導電型ウエルを含み、
前記第1の拡散層は、第1導電型であって、且つ前記第2導電型ウエル内に形成されており、
前記保護ダイオード領域は、前記第2導電型ウエルと、該第2導電型ウエルに隣接して形成された第1の第1導電型ウエルと、前記第2導電型ウエルと前記第1の第1導電型ウエルとの上部で且つ接合部を跨ぐように形成された第1の第2導電型拡散層とを有し、
前記保護ダイオード素子は、前記第1の第1導電型拡散層、第2導電型ウエル、第1の第2導電型拡散層及び第1の第1導電型ウエルにより構成されていることを特徴とする半導体記憶装置。 - 前記第2導電型ウエル及び第1の第1導電型ウエルは、第1導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第1の第1導電型ウエルにおける前記第1の第2導電型拡散層と反対側の上部に形成された第2の第1導電型拡散層を有し、
前記保護ダイオード素子は、前記第1の第1導電型拡散層、第2導電型ウエル、第1の第2導電型拡散層、第1の第1導電型ウエル及び第2の第1導電型拡散層により構成されていることを特徴とする請求項8に記載の半導体記憶装置。 - 前記第1の第2導電型拡散層の上部には金属による第1のシリサイド領域が形成され、
前記第2の第1導電型拡散層の上部には金属による第2のシリサイド領域が形成されていることを特徴とする請求項9に記載の半導体記憶装置。 - 前記メモリセルアレイ領域における互いに隣接する前記メモリセル同士の間には絶縁膜が形成され、
前記保護ダイオード領域における前記第1の拡散層の上には前記絶縁膜が形成されていないことを特徴とする請求項8に記載の半導体記憶装置。 - 前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第1の導電層と、前記複数の第1の導電層のうち同一の行に並ぶ第1の導電層同士を共通に接続する第2の導電層とから構成されていることを特徴とする請求項1〜11のいずれか1項に記載の半導体記憶装置。
- 前記各メモリセルは、前記第1の半導体領域と前記各第1の導電層との間に形成され、酸化膜の間に窒化膜が挟まれてなる積層絶縁膜を有するMONOS型メモリセルであることを特徴とする請求項12に記載の半導体記憶装置。
- 前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第1の導電層と、前記複数の第1の導電層のうち同一の行に並ぶ第1の導電層同士を絶縁膜を介在させて容量結合する第2の導電層とから構成されていることを特徴とする請求項1〜11のいずれか1項に記載の半導体記憶装置。
- 前記各メモリセルは、前記第1の半導体領域と前記各第1の導電層との間に形成されたトンネル絶縁膜を有する浮遊ゲート電極型メモリセルであることを特徴とする請求項14に記載の半導体記憶装置。
- 第1導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程(a)と、
前記素子分離絶縁膜を含む前記半導体領域の上に、第1のシリコン酸化膜、シリコン窒化膜及び第2のシリコン酸化膜からなるONO膜、並びに第1の導電層を順次形成する工程(b)と、
前記メモリセルアレイ領域において、前記第1の導電層及びONO膜を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第1の導電層を除去するようにパターニングする工程(c)と、
前記工程(c)よりも後に、パターニングされた前記第1の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第2導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第2導電型拡散層を形成する工程(d)と、
前記工程(d)よりも後に、パターニングされた前記第1の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第1の導電層の上面を露出する工程(e)と、
前記工程(d)よりも後に、前記保護ダイオード領域において、前記第2導電型拡散層の少なくとも一部を露出する工程(f)と、
前記工程(f)よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第2 の導電層を形成する工程(g)と、
前記工程(g)よりも後に、前記メモリセルアレイ領域において、前記第2の導電層及び第1の導電層を行方向にパターニングすることにより、それぞれ前記第1の導電層を含む行列状に配置された複数の前記メモリセルと、前記第2の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第2導電型拡散層と前記ワード線の端部とを直接に接続する工程(h)とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記工程(e)及び工程(f)は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第1の導電層の上面を露出し且つ互いに隣接する前記第1の導電層及びONO膜の間を埋め込むと共に、前記保護ダイオード領域において、前記第2 導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項16に記載の半導体記憶装置の製造方法。
- 前記工程(e)は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第1の導電層の上面を露出する工程であり、
前記工程(f)は、前記保護ダイオード領域において、前記絶縁膜に対してエッチングを行なうことにより、前記第2導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項16に記載の半導体記憶装置の製造方法。 - 前記工程(c)において、前記保護ダイオード領域における前記ONO膜をさらに除去するようにパターニングすることを特徴とする請求項16〜18のいずれか1項に記載の半導体記憶装置の製造方法。
- 前記工程(b)は、前記保護ダイオード領域における前記ONO膜を選択的に除去する工程と、
前記ONO膜が除去された前記保護ダイオード領域に第3のシリコン酸化膜を選択的に形成する工程とを含むことを特徴とする請求項16〜18のいずれか1項に記載の半導体記憶装置の製造方法。 - 第1導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程(a)と、
前記素子分離絶縁膜を含む前記半導体領域の上に、トンネル絶縁膜及び第1の導電層を順次形成する工程(b)と、
前記メモリセルアレイ領域において、前記第1の導電層を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第1の導電層を除去するようにパターニングする工程(c)と、
前記工程(c)よりも後に、パターニングされた前記第1の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第2導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第2導電型拡散層を形成する工程(d)と、
前記工程(d)よりも後に、パターニングされた前記第1の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第1の導電層の上面を露出する工程(e)と、
前記工程(d)よりも後に、前記保護ダイオード領域において、前記第2導電型拡散層の少なくとも一部を露出する工程(f)と、
前記メモリセルアレイ領域において、上面が露出した前記第1の導電層の上に、結合容量絶縁膜を選択的に形成する工程(g)と、
前記工程(g)よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第2の導電層を形成する工程(h)と、
前記工程(h)よりも後に、前記メモリセルアレイ領域において、前記第2の導電層、結合容量絶縁膜及び第1の導電層を行方向にパターニングすることにより、それぞれ前記第1の導電層及び結合容量絶縁膜を含む行列状に配置された複数の前記メモリセルと、前記第2の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第2導電型拡散層と前記ワード線の端部とを直接に接続する工程(i)とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記工程(e)及び工程(f)は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第1の導電層の上面を露出し且つ互いに隣接する前記第1の導電層の間を埋め込むと共に、前記保護ダイオード領域において、前記第2導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項21に記載の半導体記憶装置の製造方法。
- 前記工程(e)は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第1の導電層の上面を露出する工程であり、
前記工程(f)及び(g)は、前記保護ダイオード領域において、前記結合容量絶縁膜及び絶縁膜に対してエッチングを行なうことにより、前記第2導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項21に記載の半導体記憶装置の製造方法。 - 請求項4又は6に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第1の端子を接続し、前記第1の第1導電型拡散層に第2の端子を接続し、前記第2の第2導電型拡散層及び第2の第1導電型拡散層に第3の端子を接続する工程と、
前記第1の端子に正のバイアス電圧を印加する際に、前記第2の端子及び第3 の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。 - 前記第1の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程をさらに備えていることを特徴とする請求項24に記載の半導体記憶装置の駆動方法。
- 請求項4又は6に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第1の端子を接続し、前記第1の第1導電型拡散層に第2の端子を接続し、前記第2の第2導電型拡散層及び第2の第1導電型拡散層に第3の端子を接続する工程と、
前記第1の端子に負のバイアス電圧を印加する際に、前記第2の端子には前記第1の端子と同一の電圧を印加し、且つ前記第3の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。 - 前記第1の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程をさらに備えていることを特徴とする請求項26に記載の半導体記憶装置の駆動方法。
- 請求項2又は5に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第1の端子を接続し、前記第1の第1導電型拡散層に第2の端子を接続し、前記第2の第2導電型拡散層に第3の端子を接続する工程と、
前記第1の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第1の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。 - 請求項3に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第1の端子を接続し、前記第1のシリサイド領域に第2の端子を接続し、前記第2のシリサイド領域に第3の端子を接続する工程と、
前記第1の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第1の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
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