JP6292041B2 - 半導体装置及びその製造方法 - Google Patents
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この発明は、このような事情に鑑みてなされたものであり、製造工程における電荷の蓄積を防止すると共に、使用時におけるリーク電流の発生を防止することを目的とする。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
図1Aに示すように、P型のシリコン基板1に、素子分離絶縁膜2を複数形成する。素子分離絶縁膜2には、例えば、シャロートレンチアイソレーション(STI)を使用する。STIは、基板1の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。これにより、基板1の表面に複数の素子領域が形成される。
シリコン基板1上には、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜13を形成する。ゲート絶縁膜13は、熱酸化によるシリコン酸化膜であり、その厚さは例えば1〜10nmである。また、ゲート絶縁膜13は、誘電率の高い材料で形成しても良い。
最初に、トランジスタを含むシリコン基板1の全面に、第1層間絶縁膜42を形成する。第1層間絶縁膜42には、例えば、シリコン窒化膜と、シリコン酸化(SiO2)膜との積層構造を採用できる。シリコン窒化膜は、例えばプラズマCVD法によって形成する。シリコン酸化膜は、例えばTEOS(tetra ethoxy silane)ガスを用いたプラズマCVD法によって例えば約450〜550nmの厚さに形成する。第1層間絶縁膜42の表面は、化学的機械研磨(CMP:Chemical Mechanical Polishing)法を用いて研磨し、シリコン基板1の表面から第1層間絶縁膜42の表面までの膜厚を所定値、例えば約150nm〜250nmに調整する。
最初に、第1層間絶縁膜42上に、シリコン酸化膜等の第2層間絶縁膜51を形成する。続いて、第2層間絶縁膜51を不図示のレジスト膜をマスクにしてドライエッチングして配線溝52,53を形成する。さらに、配線溝52,53を含む第2層間絶縁膜51の全面にTaN膜を例えばスパッタ法にて約8nmの厚さに形成する。この後、TaN膜上に、導電材としてCu膜をメッキ法によって形成する。Cu膜の厚さは、例えば350nm〜450nmとする。表面のCu膜と、TaN膜をCMP法による研磨で順番に除去する。この研磨によって、1層目の配線55,56が形成される。配線55,56は、導電性プラグ47,48と電気的に接続される。
図2に示すように、DNウェル10とDNウェル10以外の領域の境界には、高濃度のPN接合を有するツェナーダイオード20が設けられている。ツェナーダイオード20は、シリコン活性領域の表面に、N型及びP型の高濃度のソース/ドレイン注入層であるNSD(N-Source Drain)領域21及びPSD(P-Source Drain)領域22を隣接させた構成を有し、シリコン活性領域の表面にはシリサイド層を形成せずに第1層間絶縁膜42で覆われている。また、N型不純物注入領域であるNSD領域21と、P型不純物注入領域であるPSD領域22の深さは、隣接する素子分離絶縁膜2の深さより浅い。
Nウェル11A以外は、Pウェル12A,12Cが配置されている。DNウェル10上で、かつNウェル11A上の領域の一部において、ツェナーダイオード20のNSD領域21が配置される。また、Nウェル11Aに隣接するPウェル12C上の領域の一部にPSD領域22が配置される。NSD領域21及びPSD領域22は、シリサイド化されていない領域であり、表面上には第1層間絶縁膜42が配置されている。
配線55,56,65,75の形成プロセスにおいて、RIE法やCVD法を採用すると、配線55,56,65,75や導電性プラグ47,48がアンテナとなってプラズマの電荷が流れ込むことがある。ここで、以上の各プロセスにおいて、チャージダメージの影響が懸念される工程は、ゲート絶縁膜13の形成後のプロセスであって、プラズマCVD装置、RIE装置、フォトレジストのアッシング(酸素プラズマによる灰化)装置、イオン注入装置、スパッタ装置、純水洗浄装置などがある。
一方、NSD領域21からPウェルに向かう方向は、PN接合の逆方向である。また、各Nウェル11A〜11Cから各Pウェル12A〜12Dに向かう方向は、PN接合の逆方向になる。さらに、各Nウェル11A〜11Cからシリコン基板1に向かう方向と、DNウェル10からシリコン基板1に向かう方向は、PN接合の逆方向になる。
各Nウェル11A〜11C、各Pウェル12A〜12D、DNウェル10の抵抗をそれぞれRNW、RPW、RDNWとする。また、PN接合をダイオードD1〜D16で示している。ダイオードD1、D2は、保護ダイオード83に相当する。ダイオードD3〜D6は、Pウェル12AとDNウェル10の界面に相当する。ダイオードD7は、Pウェル12AとNウェル11Aの界面に相当する。ダイオードD8は、Pウェル12AとNウェル11Bの界面に相当する。ダイオードD9は、Nウェル11BとPウェル12Bの界面に相当する。ダイオードD10〜D16は、DNウェル10とシリコン基板1との界面に相当する。ダイオードD17は、Pウェル12CとNウェル11Aの界面に相当する。
図5(a)に示すツェナーダイオード20Aは、NSD領域21AがPウェル12C上まで延びている。PSD領域22Aは、Pウェル12C上に配置されている。NSD領域21からPウェル12Cに向かう方向は、PN接合の逆方向なので、NSD領域21AからPウェル12Cにはプラス電荷は流れ難い。DNウェル10の電位が所定値を越えると、ツェナーダイオード20Aがブレークダウンし、プラス電荷がNウェル11Aからツェナーダイオード20を経由してPウェル12Cに流れ、シリコン基板1に放出される。
図5(c)に示す構成では、DNウェル10がPウェル12CとNウェル11Aの境界よりPウェル12A側にずれている。このような構成においても、前記と同様の効果が得られる。
第2の実施形態について図面を参照して説明する。第1の実施の形態と同じ構成要素には、同一の符号を付している。また、第1の実施の形態と重複する説明は省略する。
まず、図6Aに示す断面構造を得るまでの工程について説明する。
図6Aに示すように、シリコン基板1の表面に素子分離絶縁膜2を形成する。続いて、シリコン基板1の表面に不純物を注入してNウェル11とPウェル12を交互に複数形成する。続いて、シリコン基板1上に、ゲート絶縁膜13及びゲート電極14を順番に形成する。さらに、エクステンションソース/ドレイン領域15をイオン注入により形成した後、ゲート電極14の両側部に絶縁性サイドウォール16を形成する。絶縁性サイドウォール16とゲート電極14をマスクにしてソース/ドレイン領域17を形成する。同様に、素子分離絶縁膜2の間の他の領域に不純物を注入することにより、不純物注入領域18を形成する。各領域における不純物の注入濃度は、第1の実施形態と同じである。また、このとき、Nウェル11とPウェル12の境界にツェナーダイオード20が形成される。不純物注入濃度が同じ場合には、ソース/ドレイン領域17や他の不純物注入領域18の形成プロセスと同時にツェナーダイオード20を形成できる。
シリコン基板1上のNウェル11AとPウェル12Cの界面には、高濃度のPN接合を有するツェナーダイオード20が設けられている。ツェナーダイオード20は、シリコン活性領域の表面に、N型及びP型の高濃度のソースドレイン注入層であるNSD領域21及びPSD領域22を隣接させた構成を有し、シリコン活性領域の表面にはシリサイド層を形成せずに第1層間絶縁膜42で覆われている。また、NSD領域21及びPSD領域22の深さは、隣接する素子分離絶縁膜2の深さより浅い。
Nウェル11A上の領域の一部にNSD領域21が配置されている。また、Nウェル11Aに隣接するPウェル12C上の領域の一部にPSD領域22が配置される。NSD領域21及びPSD領域22は、シリサイド化されていない領域であり、表面層に第1層間絶縁膜42が配置される。
ゲート絶縁膜13を形成した後の配線55,56,65,66,75の形成プロセスにおいて、配線55,56,65,66,67や導電性プラグ47がアンテナとなってプラズマの電荷が流れ込むことがある。この場合、Nウェル11AからNSD領域21に向かう方向もPN接合の順方向である。さらに、各Pウェル12A,12Bから各Nウェル11A〜11Cに向かう方向は、PN接合の順方向になる。
ここで、ツェナーダイオード20のPSD領域22は、Pウェル12Cを介してシリコン基板1に接続されている。NSD領域21は、Nウェル11Aに接続されている。このために、Nウェル11Aの電位が所定の電圧、例えば、5Vを越えると、ツェナーダイオード20がONになり、Nウェル11Aに蓄積したプラス電荷がNSD領域21及びPSD領域22を経由してPウェル12Cからシリコン基板1に放出される。これにより、Nウェル11Aの電位上昇が抑えられる。
Nウェル11A、各Pウェル12A,12Cの抵抗をそれぞれRNW、RPWとする。また、PN接合をダイオードD2,D9,D17,D21〜D27で示している。ダイオードD2は、保護ダイオード83に相当する。ダイオードD9は、Nウェル11AとPウェル12Aの界面に相当する。ダイオードD17は、Pウェル12CとNウェル11Aの界面に相当する。ダイオード21〜D27は、Nウェル11Aとシリコン基板1の界面に相当する。
図10(a)に示すツェナーダイオード20Cは、NSD領域21CがPウェル12C上まで延びている。PSD領域22Cは、Pウェル12C上に配置されている。NSD領域21からPウェル12Cに向かう方向は、PN接合の逆方向なので、NSD領域21CからPウェル12Cにはプラス電荷は流れ難い。Nウェル11Aの電位が所定値を越えると、ツェナーダイオード20がブレークダウンし、プラス電荷がNウェル11Aからツェナーダイオード20を経由してPウェル12Cに流れ、シリコン基板1に放出される。
図10(b)に示すツェナーダイオード20Dは、PSD領域22DがNウェル11A上まで延びている。NSD領域21Dは、Nウェル11A上に配置されている。Nウェル11AからPSD領域22Cに向かう方向は、PN接合の逆方向なので、Nウェル11AからPSD領域22Cにはプラス電荷は流れ難い。Nウェル11Aの電位が所定値を越えると、ツェナーダイオード20がブレークダウンし、プラス電荷がNウェル11Aからツェナーダイオード20を経由してPウェル12Cに流れ、シリコン基板1に放出される。
(付記1) P型のシリコン基板上の一部の領域にN型不純物を有する第1のNウェルと、前記第1のNウェル上に配置され、N型不純物を有する第2のNウェル及び前記第3のNウェルと、前記第1のNウェル上で、第2のNウェル及び第3のNウェルの間に配置され、P型不純物を有するPウェルと、前記第2のNウェルに電気的に接続されるN型不純物注入領域と、前記シリコン基板に電気的に接続されるP型不純物注入領域とを有するツェナーダイオードと、前記第3のNウェル上に形成されたトランジスタと、を含むことを特徴とする半導体装置。
(付記2) 前記シリコン基板の表面には、前記第2のNウェルと前記Pウェルを分離する素子分離絶縁膜を有し、前記ツェナーダイオードの前記N型不純物注入領域及び前記P型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする付記1に記載の半導体装置。
(付記3) P型のシリコン基板にN型不純物を有する第1のNウェルを形成し、前記第1のNウェルにN型不純物を有する第2のNウェルと第3のNウェルを形成し、
前記第1のNウェル上で、前記第1のNウェルの前記第2のNウェルと前記第3のNウェルの間にP型不純物を有するPウェルを形成し、前記第3のNウェル上にトランジスタを形成し、前記第2のNウェルにN型不純物注入領域を形成し、前記第1のNウェル外の領域に前記N型不純物注入領域に接続されるP型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。
(付記4) 前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記第2のNウェル及び前記Pウェルを形成し、前記ツェナーダイオードの前記N型不純物注入領域は、前記第2のNウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする付記3に記載の半導体装置の製造方法。
(付記5) 前記第3のNウェル上の前記トランジスタのソース/ドレイン領域の形成と同時に前記P型不純物注入領域を形成することを特徴とする付記4に記載の半導体装置の製造方法。
(付記6) P型のシリコン基板上にN型不純物を有する複数のNウェルと、複数の前記Nウェルの間に配置され、P型不純物を有するPウェルと、前記Nウェル上に形成されたN型不純物注入領域と、前記シリコン基板に電気的に接続されるP型不純物注入領域とを有するツェナーダイオードと、前記ツェナーダイオードの前記N型不純物注入領域が形成された前記Nウェルに形成されたトランジスタと、前記Nウェル上に形成され、前記ツェナーダイオードと前記トランジスタの間に配置された素子分離絶縁膜と、を含むことを特徴とする半導体装置。
(付記7) 前記ツェナーダイオードの前記N型不純物注入領域及び前記P型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする付記6に記載の半導体装置。
(付記8) P型のシリコン基板に素子分離絶縁膜を形成し、前記シリコン基板の表面にN型不純物を有する複数のNウェルを形成し、前記シリコン基板の表面の複数の前記Nウェルの間にP型不純物を有するPウェルを形成し、前記Nウェル上にトランジスタを形成し、前記Nウェルにおいて前記トランジスタの形成位置から前記素子分離絶縁膜を介して離れた位置にN型不純物注入領域を形成し、前記N型不純物注入領域を形成した前記Nウェルに隣接する前記PウェルにP型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。
(付記9) 前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記Nウェル及び前記Pウェルを形成し、前記ツェナーダイオードの前記N型不純物注入領域は、前記Nウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする付記8に記載の半導体装置の製造方法。
(付記10) 前記Pウェル上の前記トランジスタのソース/ドレイン領域の形成と同時に前記N型不純物注入領域を形成することを特徴とする付記9に記載の半導体装置の製造方法。
2 素子分離絶縁膜
10 DNウェル(第1のNウェル)
11 Nウェル
11A Nウェル(第2のNウェル)
11B Nウェル(第3のNウェル)
12 Pウェル
17 ソース/ドレイン領域
20 ツェナーダイオード
21 NSD領域(N型不純物注入領域)
22 PSD領域(P型不純物注入領域)
81,91 半導体装置
88,89 MOSFET(トランジスタ)
Claims (5)
- P型のシリコン基板上の一部の領域にN型不純物を有する第1のNウェルと、
前記第1のNウェル上に配置され、N型不純物を有する第2のNウェル及び第3のNウェルと、
前記第1のNウェル上で、第2のNウェル及び前記第3のNウェルの間に配置され、P型不純物を有するPウェルと、
前記第2のNウェルに電気的に接続されるN型不純物注入領域と、前記シリコン基板に電気的に接続されるP型不純物注入領域とを有するツェナーダイオードと、
前記第3のNウェル上に形成されたトランジスタと、
を含むことを特徴とする半導体装置。 - 前記シリコン基板の表面には、前記第2のNウェルと前記Pウェルを分離する素子分離絶縁膜を有し、前記ツェナーダイオードの前記N型不純物注入領域及び前記P型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする請求項1に記載の半導体装置。
- P型のシリコン基板にN型不純物を有する第1のNウェルを形成し、
前記第1のNウェルにN型不純物を有する第2のNウェルと第3のNウェルを形成し、
前記第1のNウェル上で、前記第1のNウェルの前記第2のNウェルと前記第3のNウェルの間にP型不純物を有するPウェルを形成し、
前記第3のNウェル上にトランジスタを形成し、
前記第2のNウェルにN型不純物注入領域を形成し、前記第1のNウェル外の領域に前記N型不純物注入領域に接続されるP型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。 - 前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記第2のNウェル及び前記Pウェルを形成し、
前記ツェナーダイオードの前記N型不純物注入領域は、前記第2のNウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第3のNウェル上の前記トランジスタのソース/ドレイン領域の形成と同時に前記P型不純物注入領域を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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