JP5086797B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置は、外部からのサージ電流の侵入を防ぐためのＥＳＤ（Electro Static Discharge）保護素子と呼ばれる半導体装置を用いたＥＳＤ保護回路を有し、ゲート絶縁膜がＥＳＤ破壊されるのを防いでいる。
ＦｉｎＦＥＴを有するＬＳＩの場合、ＥＳＤ保護素子もＦｉｎＦＥＴで構成する事が実用上簡便である。然しながら、ＦｉｎＦＥＴは、使用できるゲート絶縁膜の厚みに構造上限界があり、ゲートにサージが入力されるタイプのＥＳＤ護素子をＦｉｎＦＥＴで構成すると耐圧が低くなってしまうという問題があった。
これに対して、ＦｉｎＦＥＴのゲート電極を２層にし、ゲート絶縁膜のサージ耐圧を高めたＥＳＤ保護素子が知られている。（例えば、特許文献１参照）
特開２００７−５３３１６号公報
本発明は、サージ耐圧の高い半導体装置を提供する。
本発明の一態様の半導体装置は、半導体層からなる複数のフィンと、前記複数のフィンの側面上にゲート絶縁膜を介して設けられたゲートが、互いに電気的に接続されたゲート電極と、前記ゲート電極を挟むように、前記複数のフィン内に設けられたソースおよびドレインと、前記複数のソースを電気的に接続するソース電極と、前記複数のドレインを電気的に接続するドレイン電極と、前記ゲート電極に外部から電気を供給するためのゲートコンタクトと、を備え、前記複数のフィンのうち、前記ゲートコンタクトとの距離が小さい方にある前記フィンの幅が、前記ゲートコンタクトとの距離が大きい方にある前記フィンの幅よりも大きいことを特徴としている。
本発明の別態様の半導体装置は、半導体層からなる複数のフィンと、前記複数のフィンの側面上にゲート絶縁膜を介して設けられたゲートが、互いに電気的に接続されたゲート電極と、前記ゲート電極を挟むように、前記複数のフィン内に設けられたソースおよびドレインと、前記複数のソースを電気的に接続するソース電極と、前記複数のドレインを電気的に接続するドレイン電極と、前記ゲート電極に外部から電気を供給するためのゲートコンタクトと、を備え、前記複数のフィンに形成されたトランジスタのうち、前記ゲートコンタクトとの距離が小さい方にある前記トランジスタのしきい値が、前記ゲートコンタクトとの距離が大きい方にある前記トランジスタのしきい値よりも高いことを特徴としている。
本発明によれば、サージ耐圧の高い半導体装置が得られる。
以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。
図１に示すように、本実施例の半導体装置１０は、支持体１１に絶縁層１２を介して第１導電型のＳＯＩ（Silicon On Insulator）層１３が積層された半導体基板１４と、半導体基板１４の絶縁層１２上に形成された突起状のフィン１５a〜１５ｆと、フィン１５a〜１５ｆの少なくとも側面上にゲート絶縁膜１６を介して形成されたゲートＧ１〜Ｇ６と、ゲートＧ１〜Ｇ６を挟むようにフィン１５a〜１５ｆ内に形成されたドレインＤ１〜Ｄ６及びソースＳ１〜Ｓ６と、を具備している。
半導体基板１４は、例えばシリコン基板表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたＳＩＭＯＸ（Separation by implantation of Oxygen）基板である。
ゲートＧ１〜Ｇ６と、ソースＳ１〜Ｓ６およびドレインＤ１〜Ｄ６により、Ｆｉｎ型の絶縁ゲート電界効果トランジスタ（以後、ＦｉｎＦＥＴという）Ｍ１〜Ｍ６がそれぞれ形成されている。
フィン１５a〜１５ｆは、例えば半導体基板１４に対して垂直に形成され、ＦｉｎＦＥＴＭ１〜Ｍ６のチャネル部となる。ＦｉｎＦＥＴＭ１〜Ｍ６は、ＮチャネルＭＯＳＦＥＴである。
ゲートＧ１〜Ｇ６は共通接続されてゲート電極１７を形成し、ドレインＤ１〜Ｄ６は共通接続されてドレイン電極１８を形成し、ソースＳ１〜Ｓ６は共通接続されてソース電極１９を形成している。
フィン１５ａ〜１５ｆ、ソース電極１８およびドレイン電極１９は、絶縁層１２上のＳＯＩ層１３を表面から絶縁層１２に到るまで掘り下げることにより形成されているので、高さは互いに等しく、例えばほぼＳＯＩ層１３の膜厚である７０ｎｍ程度に設定されている。
フィン１５a〜１５の幅Ｗ１〜Ｗ６は、ゲートコンタクト２０との距離が小さい方にあるフィンの幅が、ゲートコンタクト２０との距離が大きい方にあるフィンの幅よりも大きく形成されている。
ここでは、ゲートコンタクト２０との距離が一番小さいフィン１５aの幅Ｗ１と、ゲートコンタクト２０との距離が二番目に小さいフィン１５ｂの幅Ｗ２とが等しく形成され、ゲートコンタクト２０との距離が三番目から六番目に小さいフィン１５ｃ〜１５ｆの幅Ｗ３〜Ｗ６よりも大きく形成されている。即ち、Ｗ１＝Ｗ２＞Ｗ３＝Ｗ４＝Ｗ５＝Ｗ６の関係に形成されている。
以後、ゲートコンタクトとの距離が小さいことを、ゲートコンタクトに近いとも言う。ゲートコンタクトとの距離が大きいことを、ゲートコンタクトから遠いとも言う。
ゲート電極１７は、ゲート電極１７のゲートＧ１側に形成されたゲートコンタクト２０で、ワイヤ２１を介して入力端子（図示せず）に接続されている。
ドレイン電極１８は、ドレイン電極１８のドレインＤ１側に形成されたドレインコンタクト２２で、ワイヤ２３を介して入力端子（図示せず）に接続されている。
ソース電極１９は、ソース電極１９のソースＳ１側に形成されたソースコンタクト２４で、基準電位ＧＮＤに接続されている。
図２は、半導体装置１０をＥＳＤ保護素子として用いた半導体装置（ＬＳＩ）を示す図である。
図２に示すように、半導体装置３０は、内部回路３１、例えばＦｉｎＦＥＴを有するロジック回路と、内部回路３１に接続された入出力端子３２と、入出力端子３２と内部回路３１の結線に接続された半導体装置１０とを具備している。
半導体装置１０はゲート電極１７とドレイン電極１８とが短絡され、ソース電極１９が接地されている。
これにより、入出力端子３２にサージ電流が流れ込んだ場合、半導体装置１０がオン状態になりサージ電流をバイバスするので、サージ電流が内部回路３１に流れ込むのを阻止し、ＥＳＤ保護素子として機能する。
サージではなく、しきい値以下の電圧が入出力端子３２に印加された場合は、半導体装置１０はオンしないので、入出力端子３２を介して内部回路３１との信号のやり取りが行なえる。
入出力端子３２にサージ電流が流れ込んだ場合、半導体装置１０のＦｉｎＦＥＴＭ１〜Ｍ６が動作するタイミングは、金属層のレイアウトに依存する。ここで、金属層とはワイヤ、コンタクトの金属パッドなどを意味している。
具体的には、ワイヤ２１がボンディングされたゲートコンタクト２０に近い方のＦｉｎＦＥＴが最初に動作し、遠い方のＦｉｎＦＥＴが遅れて動作する。
通常は、ゲートコンタクト２０に一番近いＦｉｎＦＥＴＭ１が最初に動作し、一番遠いＦｉｎＦＥＴＭ６が最後に動作する。
このとき、最初にオンしたＦｉｎＦＥＴＭ１にサージ電流が集中し、短時間に大電流が流れて、ＦｉｎＦＥＴＭ１が溶解する場合がある。
然しながら、ゲートコンタクト２０に近い方のＦｉｎＦＥＴＦＭ１、Ｍ２のフィン１５ａ、１５ｂの幅Ｗ１、Ｗ２が、ゲートコンタクト２０から遠い方にあるＦｉｎＦＥＴＦＭ３〜Ｍ６のフィン１５ｃ〜１５ｆの幅Ｗ３〜Ｗ６より大きく設定されている。
その結果、ＦｉｎＦＥＴＦＭ１、Ｍ２のドレインＤ１、Ｄ２およびソースＳ１、Ｓ２の抵抗が小さくなり、電流容量が増大する。
従って、サージ電流が集中しても、溶解することなく、ＥＳＤ保護素子として機能させることが可能である。
次に、半導体装置１０の製造方法について説明する。図３乃至図７は半導体装置の製造工程方法を工程順に示す断面図である。本実施例は、ｎ型のＦｉｎＦＥＴを形成する場合の例である。
始めに、図３に示すように、半導体基板１４の半導体層１３上に絶縁膜、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜４１を形成する。
次に、フォトリソグラフィ法により、ＳＯＩ層１３中のＰ型ウェル領域（図示せず）にＦｉｎＦＥＴＭ１〜Ｍ６のフィン１５ａ〜１５ｆ、ドレイン電極１８、ソース電極１９に対応するパターンを有するレジスト膜４２を形成する。
次にレジスト膜４２をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜４１をエッチングすることにより、レジスト膜４２のパターンが転写されたシリコン窒化膜４１が得られる。
次に、図４に示すように、シリコン窒化膜４１をマスクとして、例えばＲＩＥ法により半導体層１３を絶縁層１２に到るまでエッチングすることにより、ＦｉｎＦＥＴＦＭ１〜Ｍ６のフィン１５ａ〜１５ｆ、ドレイン電極１８、ソース電極１９を同時に形成する。
次に、図５に示すように、ＦｉｎＦＥＴＭ１〜Ｍ６のフィン１５ａ〜１５ｆ、ドレイン電極１８、ソース電極１９の側壁に、例えばＲＴＯ（Rapid Thermal Oxidation）法により、厚さ１．２ｎｍ程度のシリコン酸化膜を形成する。
更に、シリコン酸化膜を、プラズマ窒化して誘電率を大きくする。これにより、フィン１５ａ〜１５ｆの側壁のシリコン酸化膜が、ゲート絶縁膜１６となる（ドレイン電極１８、ソース電極１９の側壁膜は図示せず）。
次に、フィン１５ａ〜１５ｆ、ドレイン電極１８、ソース電極１９を含む半導体基板１４上に、例えばＣＶＤ法により厚さ１００ｎｍ程度のポリシリコン膜を形成する。
次に、ポリシリコン膜上にハードマスクとなるシリコン窒化膜（図示せず）を形成し、シリコン窒化膜上に、フォトリソグラフィ法によりゲート電極１７、ゲートコンタクトに対応するパターンを有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとしてＲＩＥ法により、シリコン窒化膜をエッチングすることにより、ゲート電極１７、ゲートコンタクト２０に対応するパターンが転写されたシリコン窒化膜が得られる。
次に、このシリコン窒化膜マスクとして、ＲＩＥ法によりポリシリコン膜をエッチングすることにより、ゲート電極１７、ゲートコンタクト２０を形成する。これにより、ＦｉｎＦＥＴＭ１〜Ｍ６のゲートＧ１〜Ｇ６が形成される。
次に、図６に示すように、斜め上方からｎ型不純物、例えば砒素（Ａｓ）イオンを加速電圧０．５ｋｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２程度イオン注入し、フィン１５ａ〜１５ｆにエクステンション領域を形成する。
次に、図７に示すように、周知の方法により、ゲート電極１７を挟むようにフィン１５ａ〜１５ｆを挟むようにドレインＤ１〜Ｄ６およびＳ１〜Ｓ６を形成し、ドレイン電極１８およびソース電極１９を形成する。
即ち、フィン１５ａ〜１５ｆ、ドレイン電極１８、ソース電極１９に側壁膜４３を形成する。
次に、斜め上方からｎ型不純物、例えば砒素（Ａｓ）イオンを加速電圧１０〜２０ｋｅＶ、ドーズ量１×１０１３〜２×１０１５ａｔｏｍｓ／ｃｍ２程度イオン注入し、フィン１５ａ〜１５ｆのゲートＧ１〜Ｇ６を挟むように不純物領域を形成する。
これにより、ＦｉｎＦＥＴＭ１〜Ｍ６のドレインＤ１〜Ｄ６およびＳ１〜Ｓ６が形成される。
次に、ＦｉｎＦＥＴＭ１〜Ｍ６を含む半導体基板１４上に絶縁膜（図示せず）、例えばＣＶＤ法によるシリコン酸化膜を形成した後、絶縁膜の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
次に、フォトリソグラフィ法により、コンタクトホールのレジスト開口パターン（図示せず）を形成した後、レジストパターンをマスクとして絶縁膜を、例えばＲＩＥ法によりエッチングし、ゲートコンタクト２０、ドレインコンタクト２２、ソースコンタクト２４にコンタクトホール（図示せず）をそれぞれ形成する。
次に、ドレインコンタクト２２、ソースコンタクト２４にビア（図示せず）を介してボンディングパッド（図示せず）を形成し、ワイヤボンディングされる領域を除いてボンディングパッドをパッシベーション膜（図示せず）で被覆する。
次に、ワイヤボンディングにより、ゲートコンタクト２０およびドレインコンタクト２２をそれぞれ入出力端子３２に接続し、ソースコンタクト２４を接地する。これにより、図１に示す半導体装置１０が得られる。
以上説明したように、本実施例の半導体装置１０は、ゲートコンタクト２０に近い方にあるフィン１５ａ、１５ｂの幅Ｗ１、Ｗ２が、ゲートコンタクト２０から遠い方にあるフィン１５ｃ〜１５ｆの幅Ｗ３〜Ｗ６より大きいＦｉｎＦＥＴＭ１〜Ｍ６を具備している。
その結果、ＦｉｎＦＥＴＦＭ１、Ｍ２のドレインＤ１、Ｄ２およびソースＳ１、Ｓ２の電流容量が増大するので、サージ電流が集中しても、溶解することなく、ＥＳＤ保護素子として機能させることができる。従って、サージ耐圧の高い半導体装置が得られる。
ここでは、Ｗ１とＷ２が等しく、Ｗ３〜Ｗ６がそれぞれ等しい場合について説明したが、Ｗ１≧Ｗ２＞Ｗ３〜Ｗ６の関係が満たされれば良く、等しくなくても構わない。
ＦｉｎＦＥＴＭ２とＦｉｎＦＥＴＭ３の間で、フィンの幅Ｗが変わる場合について説明したが、別のＦｉｎＦＥＴの間でフィンの幅Ｗを変えても構わない。
また、隣り合うＦｉｎＦＥＴ間で、Ｗ１≧Ｗ２≧Ｗ３≧Ｗ４≧Ｗ５≧Ｗ６の関係が満たされるように、フィンの幅Ｗを連続的に変えることも可能である。
ＦｉｎＦＥＴＭ１〜Ｍ６は、特性が揃っていれば良く、部分空乏型のＦｉｎＦＥＴでも、完全空乏型のＦｉｎＦＥＴでも構わない。
図８は本発明の実施例２に係る半導体装置を示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、ゲートコンタクトをゲート電極の中央部に形成したことにある。
即ち図８に示すように、本実施例の半導体装置５０は、ゲート電極５１の中央部に形成されたゲートコンタクト５２を有している。
ゲートコンタクト５２をゲート電極５１の中央部に形成したことにより、ドレインコンタクト５３がドレイン電極１８の中央部に形成され、ソースコンタクト５４がソース電極１９の中央部に形成されている。
フィン５５a〜５５ｆの幅Ｗ１〜Ｗ６は、ゲートコンタクト５２に近い方にあるフィンの幅が、ゲートコンタクト５２から遠い方にあるフィンの幅より大きく形成されている。
ここでは、ゲートコンタクト５２に一番近いフィン５５ｃ、５５ｄの幅Ｗ３、Ｗ４が等しく形成され、ゲートコンタクト５２に二番目に近いフィン５５ｂ、５５ｅの幅Ｗ２、Ｗ４、および三番目に近いフィン５５ａ、５５ｆの幅Ｗ３、Ｗ５より大きく形成されている。即ち、Ｗ３＝Ｗ４＞Ｗ１＝Ｗ２＝Ｗ５＝Ｗ６の関係に形成されている。
これにより、入出力端子３２にサージ電流が流れ込んだ場合、半導体装置５０のＦｉｎＦＥＴＭ１〜Ｍ６において、ゲートコンタクト５２に一番近いＦｉｎＦＥＴＭ３、Ｍ４が最初に動作し、二番目近いＦｉｎＦＥＴＭ２、Ｍ５が次に動作し、三番目近いＦｉｎＦＥＴＭ１、Ｍ６が最後に動作する。
最初に動作するＦｉｎＦＥＴＭ３、Ｍ４のフィン５５ｃ、５５ｄの幅Ｗ３、Ｗ４が大きく形成されているので、サージ電流が集中しても、溶解することなく、ＥＳＤ保護素子として機能させることが可能である。
更に、ゲートコンタクト５２から一番遠いフィン５５ａ、５５ｆまでの距離が、図１に示すゲートコンタクト２０から一番遠いフィン１５ｆまでの距離の１／２になるので、ＦｉｎＦＥＴＭ１〜Ｍ６が動作するタイミングの遅れが少なくなり、最初に動作したＦｉｎＦＥＴＭ３、Ｍ４にサージ電流が集中する度合いが弱められる。
その結果、フィン５５ｃ、５５ｄの幅Ｗ３、Ｗ４とフィン５５ａ、５５ｂ、５５ｅ、５５ｆの幅Ｗ１、Ｗ２、Ｗ４、Ｗ５との差を少なくすることが可能である。
以上説明したように、本実施例の半導体装置５０は、ゲート電極５１の中央部に形成されたゲートコンタクト５２を有している。
その結果、ゲートコンタクト５２に一番近い２つのＦｉｎＦＥＴＭ３、Ｍ４を同時に動作させることができ、且つゲートコンタクト５２から一番遠いフィン５５ａ、５５ｆまでの距離が小さくなるので、ＦｉｎＦＥＴＭ１〜Ｍ６が動作するタイミングの遅れが少なくなり、最初にオンしたＦｉｎＦＥＴＭ３、Ｍ４にサージ電流が集中する度合いが弱められる。従って、フィン５５ａ〜５５ｆの幅Ｗ１〜Ｗ６の差を少なくできる利点がある。
ここでは、ゲートコンタクト５２をゲート電極５１の中心に形成した場合について説明したが、中心よりいずれかにシフトしていても構わない。
図９は本発明の実施例３に係る半導体装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、ゲートコンタクトに近い方にあるＦｉｎＦＥＴのしきい値が、ゲートコンタクトから遠い方にあるＦｉｎＦＥＴのしきい値より高いことにある。
即ち、図１０に示すように本実施例の半導体装置６０は、ゲートコンタクト２０に近い方にあるＦｉｎＦＥＴのしきい値Ｖｔｈが、ゲートコンタクト２０から遠い方にあるＦｉｎＦＥＴのしきい値Ｖｔｈより高く設定されている。
ここでは、ゲートコンタクト２０に一番近いＦｉｎＦＥＴＭ１のしきい値Ｖｔｈ１は、ゲートコンタクト２０に二番目に近いＦｉｎＦＥＴＭ２のしきい値Ｖｔｈ２と等しく設定され、三〜六番目に近いＦｉｎＦＥＴＭ３〜Ｍ６のしきい値Ｖｔｈ３〜Ｖｔｈ６より高く設定されている。即ち、Ｖｔｈ１＝Ｖｔｈ２＞Ｖｔｈ３＝Ｖｔｈ４＝Ｖｔｈ５＝Ｖｔｈ６の関係に設定されている。
図１０はフィンのキャリア濃度をパラメータとして、フィンの幅とＦｉｎＦＥＴのしきい値との関係を示す図である。
図１０に示すように、フィンの幅とＦｉｎＦＥＴのしきい値との関係は、フィンの幅に応じて３つの領域、即ち領域I、領域II、領域IIIに分けられる。
領域Iは、フィンの幅が広い場合で、しきい値はフィンの幅依存性が小さく、キャリア濃度依存性が大きい領域である。フィンのキャリア濃度が高いほど、しきい値が低くなる。
領域IIIは、フィンの幅が狭い場合で、しきい値はフィンの幅およびキャリア濃度に依存しない領域である。フィンの幅が狭いため、フィンの両側面から延びる空乏層が合体し、ＦｉｎＦＥＴが完全空乏型のＭＯＳトランジスタとして動作し、一定のしきい値が得られる。
一方、領域IIは、領域Iと領域IIIとの遷移領域で、しきい値はフィンの幅依存性が非常に大きい領域である。
ここでは、領域Iにおいてフィン６２ａ〜６２ｆの幅Ｗ１〜Ｗ６を互いに等しく設定し、フィン６２ａ〜６２ｆのキャリア濃度を変えることにより、ＦｉｎＦＥＴＭ１〜Ｍ６のしきい値Ｖｔｈ１〜Ｖｔｈ６を変更している。
フィン６２ａ〜６２ｆのキャリア濃度を変えるには、周知の方法により、キャリアとなる不純物イオンを、ドーズ量を調整して注入することにより行なう。
これにより、入出力端子３２にサージ電流が流れ込んだ場合、半導体装置６０のＦｉｎＦＥＴＭ１〜Ｍ６において、ゲートコンタクト２０に一、二番目近いＦｉｎＦＥＴＭ１、Ｍ２のしきい値Ｖｔｈ１、Ｖｔｈ２が、ゲートコンタクト２０から遠い三〜六番目のＦｉｎＦＥＴＭ３〜Ｍ６のしきい値Ｖｔｈ３〜Ｖｔｈ６より高いので、ＦｉｎＦＥＴＭ３〜Ｍ６が最初に動作し、ＦｉｎＦＥＴＭ１、Ｍ２が次に動作する。
入出力端子３２に流れ込んだサージ電流は、ゲートコンタクト２０から遠いＦｉｎＦＥＴＭ３〜Ｍ６に至る間に平均化され、サージ電流の集中が和らげられるので、ＦｉｎＦＥＴＭ３〜Ｍ６が溶解することなく、半導体装置６０をＥＳＤ保護素子として機能させることが可能である。
以上説明したように、本実施例の半導体装置６０は、ゲートコンタクト２０に近い方にあるＦｉｎＦＥＴＭ１、Ｍ２のしきい値Ｖｔｈ１、Ｖｔｈ２が、ゲートコンタクト２０から遠い方にあるＦｉｎＦＥＴＭ３〜Ｍ６のしきい値Ｖｔｈ３〜Ｖｔｈ６より高く設定されている。
その結果、ゲートコンタクト２０から遠いＦｉｎＦＥＴＭ３〜Ｍ６が最初に動作するので、サージ電流はゲートコンタクト２０から遠いＦｉｎＦＥＴＭ３〜Ｍ６に至る間に平均化され、ＦｉｎＦＥＴＭ３〜Ｍ６にサージ電流が集中する度合いが弱められる。
従って、ゲートコンタクト２０に近い方のフィン６２ａ、６２ｂの幅Ｗ１、Ｗ２を大きくする必要がなく、チップ面積を小さくすることができる利点がある。
ここでは、Ｖｔｈ１とＶｔｈ２が等しく、Ｖｔｈ３〜Ｖｔｈ６がそれぞれ等しい場合について説明したが、Ｖｔｈ１≧Ｖｔｈ２＞Ｖｔｈ３〜Ｖｔｈ６の関係が見たされれば良く、等しくなくても構わない。
ＦｉｎＦＥＴＭ２とＦｉｎＦＥＴＭ３の間で、しきい値が変わる場合について説明したが、別のＦｉｎＦＥＴの間でしきい値を変えても構わない。また、隣り合うＦｉｎＦＥＴ間で、Ｖｔｈ１≧Ｖｔｈ２≧Ｖｔｈ３≧Ｖｔｈ４≧Ｖｔｈ５≧Ｖｔｈ６の関係が満たされるように、しきい値を連続的に変えることも可能である。
フィンの幅Ｗを一定とし、フィンのキャリア濃度によりしきい値を変える場合について説明したが、フィンの幅Ｗとキャリア濃度の両方により、しきい値を変えることもできる。これによれば、しきい値をよりきめ細かく設定できる利点がある。
図１１は本発明の実施例４に係る半導体装置を示す図で、図１１（ａ）はその平面図、図１１ｂ）は図１１（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例３と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例３と異なる点は、ゲートコンタクトに近い方にあるＦｉｎＦＥＴを部分空乏型とし、ゲートコンタクトから遠い方にあるＦｉｎＦＥＴを完全空乏型としたことにある。
即ち、図１１に示すように本実施例の半導体装置７０は、ゲートコンタクト２０に近い方にあるＦｉｎＦＥＴが部分空乏型に設定され、ゲートコンタクト２０から遠い方にあるＦｉｎＦＥＴが完全空乏型に設定されている。
ここでは、ゲートコンタクト２０に一番近いＦｉｎＦＥＴＭ１、二番目に近いＦｉｎＦＥＴＭ２が部分空乏型に設定され、三〜六番目に近いＦｉｎＦＥＴＭ３〜Ｍ６が完全空乏型に設定されている。
フィン７２ａ〜７２ｆの幅Ｗ１〜Ｗ６を、Ｗ１＝Ｗ２＞Ｗｂ＞Ｗａ＞Ｗ３＝Ｗ４＝Ｗ５＝Ｗ６に設定することにより、ＦｉｎＦＥＴＭ１〜Ｍ６のしきい値Ｖｔｈ１〜Ｖｔｈ６として、Ｖｔｈ１＝Ｖｔｈ２＞Ｖｔｈｂ＞Ｖｔｈ３＝Ｖｔｈ４＝Ｖｔｈ５＝Ｖｔｈ６≒Ｖｔｈａが得られる。
ここで、Ｗａ、Ｗｂ、Ｖｔｈａ、Ｖｔｈｂは、図９に示すＦｉｎＦＥＴが完全空乏型になるフィンの幅、部分空乏型になるフィンの幅、完全空乏型のときのしきい値、部分空乏型のときのしきい値を意味している。
以上説明したように、本実施例の半導体装置７０は、ゲートコンタクトに近い方に部分空乏型のＦｉｎＦＥＴを具備し、ゲートコンタクトから遠い方に完全空乏型のＦｉｎＦＥＴを具備している。
これにより、しきい値はフィンの幅Ｗによりを変えることができるので、しきい値を変えるためイオン注入工程が不要であり、製造工程を削減できる利点がある。
また、半導体基板１４としてＳＩＭＯＸ基板を使用する場合について説明したが、本発明はこれに限定されるものではなく、シリコン酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨により薄層化して得られる張り合わせ基板等を用いても構わない。
更に、半導体基板１４としてシリコン基板上にシリコン基板と反対導電型の分離層およびシリコン基板と同じ導電型のウェル層が形成された、所謂ｐｎ分離基板を用いても構わない。
ｐｎ分離基板においてもウェル層の表面から分離層に至るまで掘り下げることにより、張り合わせ基板等と同様にＦｉｎＦＥＴを形成することができる。
上述した実施例においては、ＦｉｎＦＥＴが並列接続されている場合について説明したが、本発明はこれに限定されるものではなく、直列接続されたＦｉｎＦＥＴが並列接続された半導体装置であっても構わない。
図１２は、直列接続されたＦｉｎＦＥＴが並列接続された半導体装置を示す平面図である。図１２に示すように、半導体装置８０は、マルチフィンガーゲート電極８１と、ＦｉｎＦＥＴＭ１ａ〜Ｍ１ｄのソースとドレインが交互に直列接続された直列回路８２と、直列回路８２に並列接続された同様の直列回路と、を具備している。
ゲート電極８１ａを挟むソース８３とドレイン８４によりＦｉｎＦＥＴＭ１ａが形成され、ゲート電極８１ｂを挟むドレイン８４とソース８５によりＦｉｎＦＥＴＭ１ｂが形成され、ゲート電極８１ｃを挟むソース８５とドレイン８６によりＦｉｎＦＥＴＭ１ｃが形成され、ゲート電極８１ｄを挟むドレイン８６とソース８７によりＦｉｎＦＥＴＭ１ｄが形成されている。
半導体基板１４上には、ゲート電極８１を覆うように第１層間絶縁膜（図示せず）が形成されている。各ソースＳは第１ビア（図示せず）を介して第１層間絶縁膜上に形成された櫛歯状配線（図示せず）により共通接続され、櫛歯状配線はソースコンタクト（図示せず）に接続されている。
さらに、櫛歯状配線を覆うように第２層間絶縁膜（図示せず）が形成されている。各ドレインＤは第２ビア（図示せず）を介して平面状配線（図示せず）により共通接続され、平面状配線はドレインコンタクト（図示せず）に接続されている。
ゲートコンタクト２０に一番近いフィンの幅Ｗ１は、ゲートコンタクト２０から遠い方にあるフィンの幅Ｗ２より大きく形成されている。
ゲートコンタクト２０から遠い方にあるフィンの幅は、全てＷ２で等しく形成されている。
これにより、半導体装置８０のサージ電流容量を増加することができる利点がある。直列回路８２のＦｉｎＦＥＴの個数は使用条件に応じて適宜選択することができる。
また、フィンの幅を全て等しくして、ゲートコンタクト２０に一番近いゲートのしきい値が、ゲートコンタクト２０から遠い方にあるゲートのしきい値より高くなるようにしても構わない。
上述した実施例においては、ＦｉｎＦＥＴがＮチャネルＭＯＳＦＥＴである場合について説明したが、ＰチャネルＭＯＳＦＥＴであっても同様である。
本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向から眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向から眺めた断面図である。 本発明の実施例１に係る半導体装置をＥＳＤ保護素子として用いた半導体装置を示す回路図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例２に係る半導体装置を示す図で、図８（ａ）はその平面図、図１（ｂ）は図１（ａ）のＣ−Ｃ線に沿って切断し矢印方向から眺めた断面図。 本発明の実施例３に係る半導体装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＤ−Ｄ線に沿って切断し矢印方向から眺めた断面図。 本発明の実施例３に係る半導体装置のフィンの幅としきい値の関係をフィンのキャリア濃度をパラメータとして示す図。 本発明の実施例４に係る半導体装置を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＥ−Ｅ線に沿って切断し矢印方向から眺めた断面図。 本発明の実施例に係る別の半導体装置を示す平面図。
符号の説明
１０、５０、６０、７０、８０ 半導体装置
１１ 支持体
１２ 絶縁層
１３ ＳＯＩ層
１４ 半導体基板
１５ａ〜１５ｆ、５５ａ〜５５ｆ、６２ａ〜６２ｆ、７２ａ〜７２ｆ フィン
１６ ゲート絶縁膜
１７、８１ａ〜８１ｄ ゲート電極
１８ ドレイン電極
１９ ソース電極
２０ ゲートコンタクト
２１、２３ ワイヤ
２２ ドレインコンタクト
２４ ソースコンタクト
３０ 半導体装置（ＬＳＩ）
３１ 内部回路
３２ 入出力端子
４１ シリコン窒化膜
４２ レジスト膜
４３ 側壁膜
８１ マルチフィンガーゲート電極
８２ 直列回路
Ｇ１〜Ｇ６ ゲート
Ｄ１〜Ｄ６、８４、８６ ドレイン
Ｓ１〜Ｓ６、８３、８５、８７ ソース
Ｍ１〜Ｍ６、Ｍ１ａ〜Ｍ１ｄ ＦｉｎＦＥＴ

Claims (5)

  1. 半導体層からなる複数のフィンと、
    前記複数のフィンの側面上にゲート絶縁膜を介して設けられたゲートが、互いに電気的に接続されたゲート電極と、
    前記ゲート電極を挟むように、前記複数のフィン内に設けられたソースおよびドレインと、
    前記複数のソースを電気的に接続するソース電極と、
    前記複数のドレインを電気的に接続するドレイン電極と、
    前記ゲート電極に外部から電気を供給するためのゲートコンタクトと、
    を備え、
    前記複数のフィンのうち、前記ゲートコンタクトとの距離が小さい方にある前記フィンの幅が、前記ゲートコンタクトとの距離が大きい方にある前記フィンの幅よりも大きいことを特徴とする半導体装置。
  2. 前記複数のフィンのうち、前記ゲートコンタクトとの距離が一番小さい前記フィンの幅が、前記ゲートコンタクトとの距離が大きい方にある前記フィンの幅よりも大きいことを特徴とする半導体装置。
  3. 半導体層からなる複数のフィンと、
    前記複数のフィンの側面上にゲート絶縁膜を介して設けられたゲートが、互いに電気的に接続されたゲート電極と、
    前記ゲート電極を挟むように、前記複数のフィン内に設けられたソースおよびドレインと、
    前記複数のソースを電気的に接続するソース電極と、
    前記複数のドレインを電気的に接続するドレイン電極と、
    前記ゲート電極に外部から電気を供給するためのゲートコンタクトと、
    を備え、
    前記複数のフィンに形成されたトランジスタのうち、前記ゲートコンタクトとの距離が小さい方にある前記トランジスタのしきい値が、前記ゲートコンタクトとの距離が大きい方にある前記トランジスタのしきい値よりも高いことを特徴とする半導体装置。
  4. 前記複数のフィンに形成されたトランジスタのうち、前記ゲートコンタクトとの距離が一番小さい前記トランジスタのしきい値が、前記ゲートコンタクトとの距離が大きい方にある前記トランジスタのしきい値よりも高いことを特徴とする請求項３に記載の半導体装置。
  5. 前記複数のフィンのうち、前記ゲートコンタクトとの距離が一番小さい前記フィンの幅が、前記ゲートコンタクトとの距離が大きい方にある前記フィンの幅よりも大きいことを特徴とする請求項３または請求項４に記載の半導体装置。
JP2007334738A 2007-12-26 2007-12-26 半導体装置 Active JP5086797B2 (ja)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518180B2 (ja) 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
US8664729B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for reduced gate resistance finFET
CN103632944B (zh) * 2012-08-27 2016-08-03 中国科学院微电子研究所 栅电极的形成方法
US9209265B2 (en) 2012-11-15 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. ESD devices comprising semiconductor fins
US8940558B2 (en) 2013-03-15 2015-01-27 International Business Machines Corporation Techniques for quantifying fin-thickness variation in FINFET technology
US9236374B2 (en) 2014-01-02 2016-01-12 Globalfoundries Inc. Fin contacted electrostatic discharge (ESD) devices with improved heat distribution
US9281303B2 (en) * 2014-05-28 2016-03-08 International Business Machines Corporation Electrostatic discharge devices and methods of manufacture
JP6333672B2 (ja) * 2014-08-28 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6271810B2 (ja) 2015-03-31 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
KR102399023B1 (ko) 2015-06-22 2022-05-16 삼성전자주식회사 반도체 장치
US10366989B2 (en) * 2016-02-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a contact bar over an S/D structure
US9966457B2 (en) * 2016-03-18 2018-05-08 Globalfoundries Inc. Transistor structure with varied gate cross-sectional area
US11476350B2 (en) 2017-07-12 2022-10-18 Sony Semiconductor Solutions Corporation Transistor and electronic device
JP6955566B2 (ja) * 2017-08-07 2021-10-27 タワー パートナーズ セミコンダクター株式会社 半導体装置
JP2018060592A (ja) * 2017-12-25 2018-04-12 ルネサスエレクトロニクス株式会社 半導体装置
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
JP6622352B2 (ja) * 2018-04-24 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892262A (en) * 1996-06-03 1999-04-06 Winbond Electronics Corp. Capacitor-triggered electrostatic discharge protection circuit
JP3731643B2 (ja) * 1999-10-20 2006-01-05 セイコーエプソン株式会社 半導体装置およびその製造方法
US6633063B2 (en) * 2001-05-04 2003-10-14 Semiconductor Components Industries Llc Low voltage transient voltage suppressor and method of making
US20030202307A1 (en) * 2002-04-26 2003-10-30 Kei-Kang Hung Semiconductor device with ESD protection
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
DE102005022763B4 (de) * 2005-05-18 2018-02-01 Infineon Technologies Ag Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises
JP2007053316A (ja) * 2005-08-19 2007-03-01 Toshiba Corp Ｅｓｄ保護素子
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
JP2007116049A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JPWO2007063988A1 (ja) * 2005-12-02 2009-05-07 日本電気株式会社 半導体装置およびその製造方法

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