JP2011108773A - 半導体装置 - Google Patents

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Abstract

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、第１導電型の第１ソース又は第１ドレインを有し、前記第２トランジスターは、第１導電型の第２ソース又は第２ドレインを有し、前記第３トランジスターは、第２導電型の第３ソース又は第３ドレインを有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記第１トランジスターのボディ領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されている。
【選択図】図１

Description

本発明は、絶縁層上の半導体層に部分空乏型のトランジスターを備えた半導体装置に関する。
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比あるいは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離膜と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
また、ヒストリー効果は、例えば図１８（ａ）及び（ｂ）に示すような既知のボディ電位固定方法により抑制することができる。
図１８（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。なお、図１８（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図１８（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ＋層９６と、を有する。
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１８（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト電極９７及びＰ＋層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクトと呼ばれ、又はボディタイとも呼ばれており、例えば特許文献２に開示されている。
特開２００４−１２８２５４号公報 特開２００４―１１９８８４号公報
ところで、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ電流が低下し、ドレイン電流のＯＮ／ＯＦＦ比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図１８（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比つまり低いＳ値と、安定動作を同時に実現できるようにした半導体装置の提供を目的とする。
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の側方下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、前記第２トランジスターは、前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の側方下の前記半導体層に形成された第１導電型の第２ソース又は第２ドレインと、を有し、前記第３トランジスターは、前記半導体層上に絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極の側方下の前記半導体層に形成された第２導電型の第３ソース又は第３ドレインと、を有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記半導体層であって前記第１ゲート電極直下の領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されていることを特徴とする。
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。なお、第１ゲート電極、第２ゲート電極又は第３ゲート電極と半導体層との間にある「絶縁膜」は、半導体層の熱酸化により形成されるゲート酸化膜であってもよいし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であってもよい。
このような構成であれば、第１トランジスターがオン（ＯＮ）のときは、第２トランジスターをＯＮにすると共に第３トランジスターをオフ（ＯＦＦ）にすることができ、第１トランジスターのボディ領域を例えばＶＳＳ（あるいはＧＮＤ）又はＶＤＤ等の固定電位から、電気的に切り離すことができる。この際に、第１導電型がＮ型で、第２導電型がＰ型の場合（即ち、第１、第２トランジスターがＮチャネル型で、第３トランジスターがＰチャネル型の場合）は、第１トランジスターのソース、ドレイン間で流れるべきＯＮ電流の一部を、第２トランジスターのチャネルを経由して、第１トランジスターのボディ領域（即ち、第１ボディ領域）に流れ込ませることができる。
また、第１導電型がＰ型で、第２導電型がＮ型の場合（即ち、第１、第２トランジスターがＰチャネル型で、第３トランジスターがＮチャネル型の場合）は、第１トランジスターのソース、ドレイン間で流れるべきＯＮ電流の一部は、第１トランジスターのソースから第１トランジスターのボディ領域（即ち、第１ボディ領域）を経由して流れ出し、第２トランジスターのチャネルを経由して第１トランジスターのドレインに流れ込ませることができる。
ここで、第１、第２トランジスターがＮチャネル型で、第３トランジスターがＰチャネル型の場合は、この流れ込む電流によって、第１ボディ領域の電位は上昇し、第１トランジスターの閾値電圧が低下する。その結果、第１トランジスターのＯＮ電流が増加する。このような閾値電圧の低下と、それに伴うＯＮ電流の増大は、第２トランジスターを経由して第１ボディ領域に流れ込む電荷量（この場合ホール）と、第１ボディ領域から第１ソースに流れ出る電荷量との差がなくなるところ（即ち、バランスがとれるところ）で止まり、この時点で、第１ボディ領域の電位は安定する。
また、第１、第２トランジスターがＰチャネル型で、第３トランジスターがＮチャネル型の場合は、ボディ領域の電位の変化が上記の説明と逆になる。即ち、第１ボディ領域から流れ出す電流によって、第１ボディ領域の電位は下降し、第１トランジスターの閾値電圧の絶対値が低下し、第１トランジスターのＯＮ電流が増加する。このような閾値電圧の絶対値の低下と、それに伴うＯＮ電流の増大は、第２トランジスターを経由して第１ボディ領域に流れ込む電荷量（この場合電子）と、第１ボディ領域から第１ソースに流れ出る電荷量との差がなくなるところで止まり、この時点で、第１ボディ領域の電位は安定する。
このように、第１トランジスターがＯＮのときは、ボディバイアスの効果により、第１トランジスターのＯＮ電流を増加させることができる。さらに、単にボディバイアスの効果だけでなく、ＯＮ電流の一部を利用して、第１ボディ領域の電位を上昇（又は、下降）させ、第１トランジスターの閾値電圧（又は、閾値電圧の絶対値）を下げている。このため、第１トランジスターのＯＮ電流を無駄なく増加させることができる。
一方、第１トランジスターがＯＦＦのときは、第２トランジスターをＯＦＦにすると共に第３トランジスターをＯＮにすることができ、第１トランジスターをボディコンタクト構造とする（即ち、ボディ領域の電位を固定する）ことができる。第１トランジスターがＯＦＦのときは、ボディコンタクトの効果により第１ボディ領域の電位はリセットされるため、第１トランジスターにおけるヒストリー効果は抑制され、第１トランジスターのＯＦＦ電流を低減することができる。つまり、第１トランジスターがＯＮの時には、第２トランジスターにより電荷が注入、あるいは放出されることで第１トランジスターのボディ電位が上昇（Ｐチャネル型の場合は下降）し、閾値が低い状態であったが、第１トランジスターがＯＦＦとなる時には第３トランジスターをＯＮにすることで、第１トランジスターのボディ電位を低い状態（Ｐチャネル型の場合は高い状態）、すなわち閾値の高い状態に固定できるため、第１トランジスターのＯＦＦ電流を低減することができる。
このように、第１トランジスターのＯＮ、ＯＦＦに合わせて、ボディバイアス状態とボディコンタクト状態とを切り替えることができ、しかも、第１トランジスターがＯＮのときはＯＮ電流の一部を利用して第１トランジスターの閾値電圧（又は、閾値電圧の絶対値）を下げることができ、そしてＯＦＦのときはボディコンタクトにより閾値を上げることができる。このため、従来の技術と比べて、高いＯＮ／ＯＦＦ比つまり低いＳ値と、安定動作を同時に実現することができる。
また、上記の半導体装置において、前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とに第１の電圧が印加されたときは、第１トランジスターと第２トランジスターとがオンになると共に、前記第３トランジスターがオフになり、一方、前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とに第２の電圧が印加されたときは、第１トランジスターと第２トランジスターとがオフになると共に、前記第３トランジスターがオンになる、ことを特徴としてもよい。
また、上記の半導体装置において、前記第２トランジスターは部分空乏型のトランジスターであることを特徴としてもよい。このような構成であれば、例えば、第１トランジスターと第２トランジスターを同一のプロセスで同時に形成することができるので、工程の短縮と製造コストの抑制に寄与することができる。また、例えば、第１トランジスターと第２トランジスターとを同じ厚さの半導体層に隣接して形成することができるので、レイアウト効率も高い。
また、上記の半導体装置において、前記半導体層であって前記第２ゲート電極直下の領域は、前記第２ソース又は第２ドレインの他方と電気的に接続されていることを特徴としてもよい。このような構成であれば、第１トランジスターがＯＮのときに、第１トランジスターのチャネルに流れるべきＯＮ電流の一部を、第２トランジスターのチャネルを経由して、第１ボディ領域だけでなく、第２トランジスターのボディ領域（即ち、第２ボディ領域）にも流れ込ませることができる。この流れ込む電流によって、第２ボディ領域の電位は、第１ボディ領域の電位と共に上昇（又は、下降）し、第２トランジスターの閾値電圧（又は、閾値電圧の絶対値）は低下する。これにより、第２トランジスターのＯＮ電流を増大させることができ、第１ボディ領域に流れ込む電流をさらに増大させることができる。
また、上記の半導体装置において、前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とが互いに電気的に接続されていることを特徴としてもよい。このような構成であれば、コンタクト電極を共通化することができ、コンタクト電極の数を減らすことができる。これにより、素子面積の低減に寄与することができる。また、各ゲート電極に対して、同じタイミングで同じ大きさの電圧を印加することが容易となる。
また、上記の半導体装置において、前記半導体層に形成された第１導電型の第１不純物拡散層、を備え、前記第１不純物拡散層は、前記第１ソース又は第１ドレインの一方であり、且つ、前記第２ソース又は第２ドレインの一方でもあることを特徴としてもよい。このような構成であれば、第１ソースと第２ソース、又は、第１ドレインと第２ドレインとを１つの第１不純物拡散層で兼用することができるので、素子面積の低減に寄与することができる。
また、上記の半導体装置において、前記半導体層に形成された第１導電型の第２不純物拡散層と、前記半導体層に形成された第２導電型の第３不純物拡散層と、を備え、前記第２不純物拡散層は、前記第１ソース又は第１ドレインの他方であり、前記第３不純物拡散層は、前記第３ソース又は第３ドレインの他方であり、前記第３不純物拡散層と前記第１不純物拡散層との間、及び、前記第３不純物拡散層と前記第２不純物拡散層との間は、それぞれ電気的に分離されていることを特徴としてもよい。このような構成であれば、第１トランジスターの寄生容量の低減に寄与することができる。
また、上記の半導体装置において、前記半導体層に形成された第１導電型の第４不純物拡散層と、前記半導体層に形成された第２導電型の第５不純物拡散層と、を備え、前記第４不純物拡散層は、前記第２ソース又は第２ドレインの他方であり、前記第５不純物拡散層は、前記第３ソース又は第３ドレインの一方であり、前記第４不純物拡散層と前記第５不純物拡散層との間の電気的接続は、前記第４不純物拡散層から前記第５不純物拡散層にかけて連続して形成された、前記半導体層と金属との化合物層によってなされていることを特徴としてもよい。ここで、例えば、半導体層がシリコンの場合、化合物層はシリサイドである。このような構成であっても、第１トランジスターのチャネルに流れるべきオン（ＯＮ）電流の一部を、化合物層を経由して、第１トランジスターの第１ボディ領域に流れ込ませることができる。
本発明の第１実施形態に係る半導体装置の回路の構成例を示す図。 本発明の第１実施形態に係る半導体装置の構成例を示す図。 各トランジスター１０、２０、３０の配置例を示す図。 各トランジスター１０、２０、３０の伝達特性を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第１実施形態に係る半導体装置の製造方法を示す図。 本発明の第２実施形態に係る半導体装置の構成例を示す図。 本発明の第３実施形態に係る半導体装置の構成例を示す図。 本発明の第３実施形態に係る半導体装置の他の構成例を示す図。 本発明の第４実施形態に係る半導体装置の構成例を示す図。 本発明の第５実施形態に係る半導体装置の回路の構成例を示す図。 本発明の第５実施形態に係る半導体装置の構成例を示す図。 従来例に係る半導体装置の構成例を示す図。 インパクトイオン化現象によるＶｔｈの変化を模式的に示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。また、以下の説明において、上下の方向を説明する際は、配線層４３ａ〜４３ｅが存在する側が上側で、ＢＯＸ層１が存在する側が下側にある場合を想定して説明を行う。
（１）第１実施形態
〔半導体装置の構成例について〕
図１は、本発明の第１実施形態に係る半導体装置の構成例を示す回路図である。図１に示すように、この半導体装置は、Ｎチャネル型の第１トランジスター１０と、Ｎチャネル型の第２トランジスター２０と、Ｐチャネル型の第３トランジスター３０と、を含んで構成されている。これら第１トランジスター１０、第２トランジスター２０、第３トランジスター３０は、それぞれＢＯＸ層上のＳＯＩ層に形成された部分空乏型のＭＩＳトランジスターである。ここで、ＢＯＸ層は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層は例えば単結晶のシリコン層（Ｓｉ）である。或いは、ＳＯＩ層は、例えばＳｉとＳｉＧｅとを積層した構造（即ち、Ｓｉ−ＳｉＧｅ構造）等の、所謂歪シリコンであってもよい。
図１において、第１トランジスター１０、第２トランジスター２０、第３トランジスター３０の接続関係を説明すると、第１トランジスター１０のドレイン（Ｄ）と、第２トランジスター２０のドレインとが電気的に接続されている。また、第２トランジスター２０のソース（Ｓ）と、ＳＯＩ層であって第１トランジスター１０のゲート電極直下の領域（即ち、第１ボディ領域）と、ＳＯＩ層であって第２トランジスター２０のゲート電極直下の領域（即ち、第２ボディ領域）と、第３トランジスター３０のソースとが互いに電気的に接続されている。さらに、第１トランジスター１０のソースは第１の定電位電源線（例えば、ＶＳＳ）に接続され、第３トランジスター３０のドレインは第２の定電位電源線（例えば、ＧＮＤ又はＶＳＳ）に接続されている。ＧＮＤは接地電位であり、ＶＳＳは正負あるいはゼロの定電位である。
この半導体装置では、例えば、第１トランジスター１０のゲート電極と、第２トランジスター２０のゲート電極と、第３トランジスター３０のゲート電極とに、それぞれ同じ大きさの正バイアス（第１の電圧）Ｖｂ１を印加したときに、第１トランジスター１０と、第２トランジスター２０がオン（ＯＮ）し、第３トランジスター３０がオフ（ＯＦＦ）するようになっている。また、第１トランジスター１０のゲート電極と、第２トランジスター２０のゲート電極と、第３トランジスター３０のゲート電極とに、それぞれ同じ大きさの負バイアス（第２の電圧）Ｖｂ２を印加したときに、第１トランジスター１０と、第２トランジスター２０がＯＦＦし、第３トランジスター３０がＯＮするようになっている。
図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と、断面図である。また、図３（ａ）〜（ｃ）は、第１トランジスター１０、第２トランジスター２０及び第３トランジスター３０の配置例を示す平面図である。なお、図２（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図２（ａ）〜図３（ｃ）に示すように、第１トランジスター１０は、ＢＯＸ層１上のＳＯＩ層３上にゲート絶縁膜５を介して形成されたゲート電極１１と、ゲート電極１１の両側下（即ち、両側方の下）のＳＯＩ層３に形成されたＮ型のソース１３及びドレイン１５と、を有する。第２トランジスター２０は、ＳＯＩ層３上にゲート絶縁膜５を介して形成されたゲート電極２１と、ゲート電極２１の両側下のＳＯＩ層３に形成されたＮ型のソース２３及びドレイン２５と、を有する。第３トランジスター３０は、ＳＯＩ層３上にゲート絶縁膜５を介して形成されたゲート電極３１と、ゲート電極３１の両側下のＳＯＩ層３に形成されたＰ型のソース３３及びドレイン３５と、を有する。
これら第１トランジスター１０、第２トランジスター２０、第３トランジスター３０の各ゲート絶縁膜５は、例えば、ＳＯＩ層３の熱酸化により形成される酸化膜（例えば、ＳｉＯ２膜）、又は、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）である。
図２（ａ）〜図３（ｃ）に示すように、第１トランジスター１０、第２トランジスター２０、第３トランジスター３０はその周囲をＢＯＸ層１上に形成された素子分離層（例えば、ＳｉＯ２膜）７で囲まれている。この半導体装置では、例えば、第１トランジスター１０のゲート電極１１と、第２トランジスター２０のゲート電極２１と、第３トランジスター３０のゲート電極３１は、一つの連続した導電膜（例えば、不純物を含むことにより導電性を有するポリシリコン膜、又は、金属膜）により構成されており、この導電膜の素子分離層７上に引き出された部分上に例えば一つのコンタクト電極４１ａが設けられている。つまり、ゲート電極１１、２１、３１は共通化されており、この共通化されたゲート電極１１、２１、３１に対して、共通のコンタクト電極４１ａが設けられている。これにより、ゲート電極１１、２１、３１に接続するコンタクト電極の数を減らすことができ、（各ゲート電極１１、２１、３１に対して個々にコンタクト電極を設ける場合と比べて）素子面積を低減することができる。また、各ゲート電極１１、２１、３１に対して、正バイアスＶｂ１又は負バイアスＶｂ２を同じタイミングで、同じ大きさで印加することができる。
また、この半導体装置では、ＳＯＩ層３に形成されたＮ型の不純物拡散層（即ち、Ｎ＋層）が、第１トランジスター１０のドレイン１５であり、且つ、第２トランジスター２０のドレイン２５となっている。つまり、一つのＮ＋層により、第１トランジスター１０のドレイン１５と、第２トランジスター２０のドレイン２５とが兼用されている。これにより、各ドレイン１５、２５をそれぞれ別個の不純物拡散層で構成する場合と比べて、不純物拡散層の数と、不純物拡散層に接続するコンタクト電極の数とを減らすことができるので、素子面積を低減することができる。
また、図２（ｂ）に示すように、この半導体装置では、第３トランジスター３０のソース３３と、第１トランジスター１０の第１ボディ領域１２とが隣接している。ここで、第３トランジスター３０のソース３３と、第１トランジスター１０の第１ボディ領域１２は、その両方が例えばＰ型であるため、ソース３３と第１ボディ領域１２とが電気的に接続されると共に、その両方の電位をほぼ同じ値（即ち、同電位）に保持することができる。
また、図２（ｃ）に示すように、この半導体装置では、第２トランジスター２０のソース２３と、第３トランジスター３０のソース３３とが隣接してＰＮ接合を形成しており、第２トランジスター２０のソース２３上に形成されたコンタクト電極４１ｄと、第３トランジスター３０のソース３３上に形成されたコンタクト電極４１ｅとが、層間絶縁膜９上に形成された配線４３ｄにより電気的に接続されている。これにより、第２トランジスター２０のソース２３が高電位側で、第３トランジスター３０のソース３３が低電位側の場合（即ち、ＰＮ接合に逆バイアスが印加されている場合）でも、コンタクト電極４１ｄと、配線４３ｄと、コンタクト電極４１ｅとを介して、第２トランジスター２０のソース２３から第３トランジスター３０のソース３３に電流を流すことができる。
また、第２トランジスター２０の第２ゲート電極２１直下の領域である、第２ボディ領域２２は、第３トランジスター３０のソース３３に隣接している。ここで、第３トランジスター３０のソース３３と、第２トランジスター２０の第２ボディ領域２２は、その両方が例えばＰ型であるため、ソース３３と第２ボディ領域２２とが電気的に接続されると共に、その両方を同電位に保持することができる。
〔トランジスターの特性について〕
図４は、第１トランジスター１０、第２トランジスター２０、第３トランジスター３０の各々の伝達特性（即ち、Ｖｇ−Ｉｄ特性）を模式的に示す図である。図４において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。
図４に示すように、Ｎチャネル型の第１トランジスター１０と、第２トランジスター２０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧Ｖｇを例えば０［Ｖ］から正電位の方向へ変化させると、ドレイン電流Ｉｄもこれに応じて増加する。一方、Ｐチャネル型の第３トランジスター３０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧Ｖｇを０［Ｖ］から正電位の方向へ変化させると、ドレイン電流Ｉｄはこれに応じて減少する。
図４では、例えば、第１トランジスター１０及び第２トランジスター２０はエンハンスメント型に設定され、第３トランジスター３０はデプリーション型に設定されている。そして、ゲート電圧Ｖｇが正バイアスＶｂ１のときは第１トランジスター１０と第２トランジスター２０はＯＮになり、第３トランジスター３０はＯＦＦになり、一方、ゲート電圧が負バイアスＶｂ２（ここで、負バイアスＶｂ２はゼロバイアス（即ち、Ｖｇ＝０）を含む）のときは第１トランジスター１０と第２トランジスター２０はＯＦＦになり、第３トランジスター３０はＯＮになるように、第１トランジスター１０の閾値電圧Ｖｔｈ１、第２トランジスター２０の閾値電圧Ｖｔｈ２、第３トランジスター３０の閾値電圧Ｖｔｈ３、はそれぞれ調整されている。
即ち、バイアスＶｂ１、Ｖｂ２と、閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３の大小関係を例示すると、正バイアスＶｂ１は、閾値電圧Ｖｔｈ１、Ｖｔｈ２よりも大きい値、又は同じ値であり（即ち、Ｖｂ１≧Ｖｔｈ１、Ｖｂ１≧Ｖｔｈ２）、負バイアスＶｂ２の絶対値は、閾値電圧Ｖｔｈ３の絶対値よりも大きい値、又は同じ値（即ち、│Ｖｂ２│≧│Ｖｔｈ３│）である。
なお、図４では、第１トランジスター１０、第２トランジスター２０がエンハンスメント型であり、第３トランジスター３０がデプリーション型である場合について示したが、本発明は、これに限られるものではない。デバイスのその他の特性如何によって、第１トランジスター１０、第２トランジスター２０がデプリーション型で、第３トランジスター３０がエンハンスメント型であってもよい。或いは、第１トランジスター１０、第２トランジスター２０、第３トランジスター３０が全てエンハンスメント型であってもよいし、全てデプリーション型であってもよい。また第２トランジスターの閾値電圧Ｖｔｈ２を、第１トランジスターの閾値電圧Ｖｔｈ１より低く設定するとさらに高い効果が得られるが、同じ閾値電圧でも良い。
〔ＯＮ電流の増大について〕
上記の半導体装置では、第１トランジスター１０がＯＮのときは、第２トランジスター２０がＯＮになると共に第３トランジスター３０がＯＦＦになる。これにより、第１ボディ領域１２を例えばＶＳＳ（あるいはＧＮＤ）から電気的に切り離すことができ、第１トランジスター１０をボディバイアス構造とする（即ち、ボディ電位にバイアスを与える）ことができる。また、第１トランジスター１０のドレイン１５からソース１３に流れるべきオン（ＯＮ）電流の一部を、第２トランジスター２０のチャネルを経由して、第１トランジスター１０の第１ボディ領域１２と、第２トランジスター２０の第２ボディ領域２２とに流れ込ませることができる。
ここで、この流れ込む電流によって、第１ボディ領域１２の電位と、第２ボディ領域２２の電位はそれぞれ上昇し、第１トランジスター１０の閾値電圧Ｖｔｈ１と、第２トランジスター２０の閾値電圧Ｖｔｈ２とがそれぞれ低下する。その結果、第１トランジスター１０と第２トランジスター２０の双方において、ＯＮ電流がそれぞれ増加する。このような閾値電圧Ｖｔｈ１、Ｖｔｈ２の低下と、それに伴うＯＮ電流の増大は、第２トランジスター２０を経由して第１ボディ領域１２に流れ込む電荷量と、第１ボディ領域１２からソース１３に流れ出る電荷量との差がなくなるところ（即ち、バランスがとれるところ）で止まる。そして、このように閾値電圧Ｖｔｈ１、Ｖｔｈ２の低下とＯＮ電流の増大が止まった時点で、第１ボディ領域１２の電位と、第２ボディ領域２２の電位はそれぞれ安定する。
このように、上記の半導体装置によれば、第１トランジスター１０がＯＮのときは、ボディバイアスの効果により、第１トランジスター１０のＯＮ電流を増加させることができる。さらに、単にボディバイアスの効果だけでなく、ＯＮ電流の一部を利用して、第１ボディ領域１２の電位と第２ボディ領域２２の電位をそれぞれ上昇させ、第１トランジスター１０の閾値電圧Ｖｔｈ１と第２トランジスター２０の閾値電圧Ｖｔｈ２を下げることができる。従って、単にボディバイアスの効果のみに拠る場合と比べて、第１トランジスター１０のＯＮ電流を無駄なく増加させることができる。
〔ＯＦＦ電流の低減について〕
一方、第１トランジスター１０がＯＦＦのときは、第２トランジスター２０がＯＦＦになると共に第３トランジスター３０がＯＮになるため、第１トランジスター１０をボディコンタクト構造とする（即ち、ボディ電位を固定する）ことができる。第１トランジスター１０がＯＦＦのときは、ボディコンタクトの効果により第１トランジスター１０の第１ボディ領域１２の電位はリセットされるため、第１トランジスター１０におけるヒストリー効果は抑制され、第１トランジスター１０のＯＦＦ電流を低減することができる。
ＯＦＦ電流が低くなる理由について、さらに詳しく説明する。ＭＩＳＦＥＴにおいて、ドレイン電圧Ｖｄ＞１．１Ｖ程度の条件下では、インパクトイオン化現象が発生する（この現象はＳＯＩ固有の現象ではない。）。ここで、インパクトイオン化現象とは、荷電粒子とＳｉ原子との衝突により、多数の電子‐ホール対が発生する現象のことである。即ち、チャネルがＯＮのときにチャネルを流れる荷電粒子（ＭＩＳＦＥＴがＮチャネル型の場合は電子であり、Ｐチャネル型の場合はホール）がドレイン近傍の電界によって加速されて、ある程度以上（約１．５ｅＶ以上）のエネルギーを得てＳｉ原子に衝突すると、そのエネルギーによってＳｉはイオン化し、電子を放出する。また、電子放出に伴い、ホールも生成される。つまり、インパクトイオン化現象により多数の電子−ホール対ができる。
ＭＩＳＦＥＴがＮチャネル型の場合、生成された電子は電位の高いドレインに流れ、ホールは電位の低いボディ領域に流れ込む（Ｐチャネル型の場合は電子とホールの流れが逆となる。）。Ｎチャネル型の場合はホールの供給によってボディ電位は上がる。Ｐチャネル型の場合は電子の供給によってボディ電位は下がる。いずれにしてもＭＩＳＦＥＴの閾値電圧Ｖｔｈはインパクトイオンによって低下する。さらに、キャリア自体も増えるため、ＯＮ電流の増加につながる。ここで、ＳＯＩの場合はボディ領域の電位が浮遊しているため、その影響はバルクの場合と比べて、明らかに大きい。
図１９はＰＤ−ＳＯＩ ＭＩＳＦＥＴがＮチャネル型の場合のインパクトイオン化現象によるＶｔｈの変化を模式的に示す図である。図１９の横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。チャネル電流（即ち、ＯＮ電流）が流れるとインパクトイオン化現象によりＶｔｈが低下する。従って、図１９に示すように、ＰＤ−ＳＯＩ ＭＩＳＦＥＴがＯＮからＯＦＦに変化するときは既にＶｔｈが低くなっており、ＯＦＦのときのチャネル電流（即ち、ＯＦＦ電流）が増えていた。これに対し、本発明では、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ（即ち、第１トランジスター１０）がＯＦＦのときに、ボディ領域にたまったホールを排出するパス（即ち、第３トランジスター３０）があるため、Ｖｔｈの低下を防止することができ、ＯＦＦ電流を低く抑えることができる。
〔半導体装置の製造方法について〕
次に、上記の半導体装置の製造方法について説明する。
図５（ａ）〜図１１（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。なお、図１１（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図５（ａ）及び（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層３が形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、ＳＯＩ層３に素子分離層７を形成する。素子分離層７により平面視で囲まれた領域が、素子領域となる。
次に、図６（ａ）及び（ｂ）に示すように、素子領域のうちの第３トランジスター３０のチャネルとなる領域上を覆い、それ以外の領域上を露出する形状のレジストパターン５１を、ＳＯＩ基板上に形成する。このレジストパターン５１の形成は、例えばフォトリソグラフィー技術を用いて行う。そして、このレジストパターン５１をマスクに、ＳＯＩ層３に例えばボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層３にＰ型不純物層（即ち、Ｐ−層）を形成する。Ｐ−層を形成した後で、ＳＯＩ層３上からレジストパターン５１を除去する。
次に、図７（ａ）及び（ｂ）に示すように、素子領域のうちの第３トランジスター３０のチャネルとなる領域上を露出し、それ以外の領域上を覆う形状のレジストパターン５３を、ＳＯＩ基板上に形成する。そして、このレジストパターン５３をマスクに、ＳＯＩ層３に例えばリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＳＯＩ層３にＮ型不純物層（即ち、Ｎ−層）を形成する。Ｎ−層を形成した後で、ＳＯＩ層３上からレジストパターン５３を除去する。
なお、図７（ａ）及び（ｂ）に示したＮ−層の形成工程は、図６（ａ）及び（ｂ）に示したＰ−層の形成工程よりも前に行ってもよい。即ち、Ｎ−層の形成工程とＰ−層の形成工程はどちらを先に行ってもよい。
次に、図８（ａ）及び（ｂ）に示すように、ＳＯＩ層３に例えば熱酸化を施して、その表面にゲート絶縁膜５を形成する。そして、ゲート絶縁膜５上に、ゲート電極の材料となる導電膜（例えば、ポリシリコン膜、又は、金属膜）を形成し、この導電膜をパターニングしてゲート電極１１、２１、３１を形成する。
次に、図９（ａ）及び（ｂ）に示すように、素子領域のうちの第３トランジスター３０が形成される領域上を覆い、それ以外の領域上を露出する形状のレジストパターン５５を、ＳＯＩ基板上に形成する。そして、このレジストパターン５５及び、ゲート電極１１、２１、３１を構成する導電膜をマスクに、ＳＯＩ層３に例えばリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＳＯＩ層３にＮ型不純物層（即ち、Ｎ＋層）を形成する。Ｎ＋層を形成した後で、ＳＯＩ層３上からレジストパターン５５を除去する。
次に、図１０（ａ）及び（ｂ）に示すように、素子領域のうちの第３トランジスター３０が形成される領域上を露出し、それ以外の領域上を覆う形状のレジストパターン５７を、ＳＯＩ基板上に形成する。そして、このレジストパターン５７及び、ゲート電極１１、２１、３１を構成する導電膜をマスクに、ＳＯＩ層３に例えばボロン素等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層３にＰ型不純物層（即ち、Ｐ＋層）を形成する。Ｐ＋層を形成した後で、ＳＯＩ層３上からレジストパターン５７を除去する。その後、ＳＯＩ基板に熱処理を施して、ＳＯＩ層３に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる（即ち、活性化させる）。
なお、図１０（ａ）及び（ｂ）に示したＰ＋層の形成工程は、図９（ａ）及び（ｂ）に示したＮ＋層の形成工程よりも前に行ってもよい。即ち、Ｎ＋層の形成工程とＰ＋層の形成工程はどちらを先に行ってもよい。
次に、図１１（ｂ）に示すように、ＳＯＩ基板上に層間絶縁膜９を堆積する。さらに、Ｎ＋層上と、Ｐ＋層上と、ゲート電極１１、２１、３１を素子分離層７上に引き出した部分上と、にそれぞれ開口部を形成する。
そして、これらの開口部内に例えばタングステン等の導電部材を埋め込んで、図１１（ａ）及び（ｂ）に示すように、コンタクト電極４１ａ〜４１ｆを形成する（コンタクト電極４１ａは図２（ａ）を参照）。即ち、図２（ａ）に示したように、ゲート１１、２１、３１を構成する導電膜のうちの素子分離層７上に引き出された部分上にコンタクト電極４１ａを形成する。また、第１トランジスター１０のソース１３であるＮ＋層上にコンタクト電極４１ｂを形成し、第１トランジスター１０のドレイン１５であり、且つ、第２トランジスター２０のドレイン２５でもあるＮ＋層上にコンタクト電極４１ｃを形成する。また、第２トランジスター２０のソース２３であるＮ＋層上にコンタクト電極４１ｄを形成し、第３トランジスター３０のソース３３であるＰ＋層上にコンタクト電極４１ｅを形成し、第３トランジスター３０のドレイン３５であるＰ＋層上にコンタクト電極４１ｆを形成する。
そして、これらコンタクト電極４１ａ〜４１ｆ上にそれぞれ配線４３ａ〜４３ｅ（例えば、図２（ａ）〜（ｃ）参照）を形成する。即ち、コンタクト電極４１ａ上に配線４３ａを形成し、コンタクト電極４１ｂ上に配線４３ｂを形成し、コンタクト電極４１ｃ上に配線４３ｃを形成する。また、コンタクト電極４１ｄ上からコンタクト電極４１ｅ上にかけて連続して配線４３ｄを形成し、コンタクト電極４１ｆ上に配線４３ｅを形成する。これにより、例えば図２（ａ）〜（ｃ）に示した半導体装置が完成する。
以上説明したように、本発明の第１実施形態に係る半導体装置によれば、第１トランジスター１０のＯＮ、ＯＦＦに合わせて、ボディバイアス構造とボディコンタクト構造とを切り替えることができ、且つ、第１トランジスター１０がＯＮのときはＯＮ電流の一部を利用して閾値電圧Ｖｔｈ１、Ｖｔｈ２を下げることができる。このため、従来の部分空乏型の半導体装置と比べて、極めて高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
（２）第２実施形態
上記の第１実施形態では、第２トランジスター２０のソース２３であるＮ＋層と、第３トランジスター３０のソース３３であるＰ＋層とを、コンタクト電極４１ｄ、４１ｅ及び配線４３ｄを介して電気的に接続する場合について説明した。しかしながら、本発明において、Ｎ＋層とＰ＋層の接続方法はこれに限られるものではない。例えば、図１２（ａ）〜（ｃ）に示すように、ソース２３であるＮ＋層上からソース３３であるＰ＋層上にかけて連続してシリサイド（即ち、シリコンと金属との化合物層）６１を形成し、このシリサイド６１によってＮ＋層とＰ＋層とを電気的に接続してもよい。シリサイド６１として、例えば、チタンシリサイド（ＴｉＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）などを使用することができる。
このような構成であっても、第１トランジスター１０のチャネルに流れるべきオン（ＯＮ）電流の一部を、シリサイド６１を経由して、第１トランジスター１０の第１ボディ領域１２と、第２トランジスター２０の第２ボディ領域２２とに流れ込ませることができるので、上記の第１実施形態と同様の効果を奏することができる。
なお、上記のシリサイド６１は、例えば、サイドウォール６３が形成されたＳＯＩ基板上に金属膜を堆積させ、次に、ＳＯＩ基板にアニール処理（１回目）を施して金属膜とシリコン（ＳＯＩ層３の表面、ゲート電極の表面）とを反応させ、さらに、未反応の金属膜をＳＯＩ基板上から除去し、その後、ＳＯＩ基板に１回目よりも高温のアニール処理（２回目）を施して、シリサイドを安定化させることにより形成すればよい。これにより、各トランジスターのソース、ドレインであるＮ＋層上、Ｐ＋層上の他、ゲート電極１１、２１、３１上にもそれぞれシリサイド６１が形成される。
また、図１２（ａ）に示すように、ゲート電極１１、２１、３１上にシリサイド６１が連続して形成されるため、例えば、ゲート電極１１、２１はＮ型不純物を含むシリコン膜からなり、ゲート電極３１はＰ型不純物を含むシリコン膜からなり、ゲート電極１１、２１とゲート電極３１との間にＰＮ接合が生じる場合でも、シリサイド６１を介して、ゲート電極１１、２１とゲート電極３１とを電気的に接続することができる。
（３）第３実施形態
上記の第１、第２実施形態では、半導体装置内での各トランジスターの位置関係について、例えば図３（ａ）及び（ｃ）にあるように、第１トランジスター１０のゲート長方向（即ち、ソース、ドレインを結ぶ直線の方向）と、第３トランジスター３０のゲート長方向とが平面視で直行している場合を示した。しかしながら、上記の半導体装置において、各トランジスターの位置関係はこれに限られるものではない。
例えば、図１３（ａ）及び（ｂ）に示すように、第１トランジスター１０のゲート長方向と、第３トランジスター３０のゲート長方向とが平面視で平行となるように、各トランジスターを配置してもよい。このような構成であっても、上記の第１、第２実施形態と同様の効果を奏することができる。また、図示しない他の素子等の配置次第では省スペース化が可能であり、半導体装置の面積を低減できる可能性がある。
さらに、図１４に示すように、第１トランジスター１０のゲート長方向と、第３トランジスター３０のゲート長方向とが平面視で平行となるように各トランジスターを配置する場合は、第１トランジスター１０のソース１３と、第３トランジスター３０のドレイン３５との間を電気的に離す（即ち、素子分離層７を介在させる）ようにしてもよい。このような構成であれば、第１トランジスター１０のソース１３の寄生容量を低減することができ、第１トランジスター１０におけるＯＮ電流の増大にさらに寄与することができる。
（４）第４実施形態
上記の第１〜第３実施形態では、ゲート電極１１、２１、３１を一つの連続した導電膜で構成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば図１５に示すように、ゲート電極１１、２１を構成する導電膜と、ゲート電極３１を構成する導電膜は分離していてもよく、さらに、ゲート電極３１に対してコンタクト電極４１ｇが設けられていてもよい。
このような構成であっても、コンタクト電極４１ａ、４１ｇに同じタイミングで正バイアスを印加することにより、第１トランジスター１０及び第２トランジスター２０をＯＮにすると共に、第３トランジスター３０をＯＦＦにすることができる。また、コンタクト電極４１ａ、４１ｇに同じタイミングで負バイアスを印加することにより、第１トランジスター１０及び第２トランジスター２０をＯＦＦにすると共に、第３トランジスター３０をＯＮにすることができる。従って、上記の第１〜第３実施形態と同様、極めて高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
以上の第１〜第４実施形態では、第１トランジスター１０のドレイン１５であり、且つ、第２トランジスター２０のドレイン２５でもあるＮ＋層が本発明の「第１不純物拡散層」に対応し、第１トランジスター１０のソース１３であるＮ＋層が本発明の「第２不純物拡散層」に対応している。また、第３トランジスター３０のドレイン３５であるＰ＋層が本発明の「第３不純物拡散層」に対応し、第２トランジスター２０のソース２３であるＮ＋層が本発明の「第４不純物拡散層」に対応している。また、第３トランジスター３０のソース３３であるＰ＋層が本発明の「第５不純物拡散層」に対応している。
（５）第５実施形態
上記の第１〜第４実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であってもよい。即ち、図１６に示すような構成であってもよい。
図１６は、本発明の第５実施形態に係る半導体装置の構成例を示す回路図である。図１６に示すように、この半導体装置は、Ｐチャネル型の第１トランジスター１１０と、Ｐチャネル型の第２トランジスター１２０と、Ｎチャネル型の第３トランジスター１３０と、を含んで構成されている。これら第１トランジスター１１０、第２トランジスター１２０、第３トランジスター１３０は、それぞれＢＯＸ層上のＳＯＩ層に形成された部分空乏型のＭＩＳトランジスターである。
図１６において、第１トランジスター１１０、第２トランジスター１２０、第３トランジスター１３０の接続関係を説明すると、第１トランジスター１１０のドレイン（Ｄ）と、第２トランジスター１２０のドレインとが電気的に接続されている。また、第２トランジスター１２０のソース（Ｓ）と、ＳＯＩ層であって第１トランジスター１１０のゲート電極直下の領域（即ち、第１ボディ領域）と、ＳＯＩ層であって第２トランジスター１２０のゲート電極直下の領域（即ち、第２ボディ領域）と、第３トランジスター１３０のソースとが互いに電気的に接続されている。さらに、第１トランジスター１１０のソースは第１の定電位電源線（例えば、ＶＤＤ）に接続され、第３トランジスター１３０のソースは第２の定電位電源線（例えば、ＶＤＤ）に接続されている。ＶＤＤは定電位である。
この半導体装置では、例えば、第１トランジスター１１０のゲート電極と、第２トランジスター１２０のゲート電極と、第３トランジスター１３０のゲート電極とに、それぞれ同じ大きさの負バイアス（第１の電圧）Ｖｂ´１を印加したときに、第１トランジスター１１０と、第２トランジスター１２０がＯＮし、第３トランジスター１３０がＯＦＦするようになっている。また、第１トランジスター１１０のゲート電極と、第２トランジスター１２０のゲート電極と、第３トランジスター１３０のゲート電極とに、それぞれ同じ大きさの正バイアス（第２の電圧）Ｖｂ´２を印加したときに、第１トランジスター１１０と、第２トランジスター１２０がＯＦＦし、第３トランジスター１３０がＯＮするようになっている。
なお、この第５実施形態では、Ｐチャネル型の第１トランジスター１１０及び第２トランジスター１２０をエンハンスメント型とし、Ｎチャネル型の第３トランジスター１３０をデプリーション型とすることができ、その場合は、正バイアスＶｂ´２はゼロバイアス（即ち、Ｖｇ＝０）を含む。
図１７（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の構成例を示す平面図と、断面図である。なお、図１６（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図１７（ａ）〜（ｃ）に示すように、第１トランジスター１１０は、ＢＯＸ層１上のＳＯＩ層３上にゲート絶縁膜１０５を介して形成されたゲート電極１１１と、ゲート電極１１１の両側下のＳＯＩ層３に形成されたＰ型のソース１１３及びドレイン１１５と、を有する。第２トランジスター１２０は、ＳＯＩ層３上にゲート絶縁膜１０５を介して形成されたゲート電極１２１と、ゲート電極１２１の両側下のＳＯＩ層３に形成されたＰ型のソース１２３及びドレイン１２５と、を有する。第３トランジスター１３０は、ＳＯＩ層３上にゲート絶縁膜１０５を介して形成されたゲート電極１３１と、ゲート電極１３１の両側下のＳＯＩ層３に形成されたＮ型のソース１３３及びドレイン１３５と、を有する。
図１７（ａ）に示すように、この半導体装置では、ＳＯＩ層に形成された一つのＰ＋層により、第１トランジスター１１０のソース１１３と、第２トランジスター１２０のソース１２３とが兼用されている。
また、図１７（ｂ）に示すように、この半導体装置では、第３トランジスター１３０のドレイン１３５と、第１トランジスター１１０の第１ボディ領域１１２とが隣接している。ここで、第３トランジスター１３０のドレイン１３５と、第１トランジスター１１０の第１ボディ領域１１２は、その両方が例えばＮ型であるため、ドレイン１３５と第１ボディ領域１１２とが電気的に接続されると共に、その両方の電位をほぼ同じ値（即ち、同電位）に保持することができる。
さらに、第２トランジスター１２０の第２ゲート電極１２１直下の領域である、第２ボディ領域１２２は、第３トランジスター１３０のドレイン１３５に隣接している。ここで、第３トランジスター１３０のドレイン１３５と、第２トランジスター１２０の第２ボディ領域１２２は、その両方が例えばＮ型であるため、ドレイン１３５と第２ボディ領域１２２とが電気的に接続されると共に、その両方を同電位に保持することができる。
また、図１７（ｃ）に示すように、この半導体装置では、第２トランジスター１２０のドレイン１２５と、第３トランジスター１３０のドレイン１３５とが隣接してＰＮ接合を形成しており、第２トランジスター１２０のドレイン１２５上に形成されたコンタクト電極１４１と、第３トランジスター１３０のドレイン１３５上に形成されたコンタクト電極１４２とが、層間絶縁膜９上に形成された配線１４３により電気的に接続されている。
このような構成であっても、第１トランジスター１１０がＯＮのときは、第２トランジスター１２０がＯＮになると共に第３トランジスター１３０がＯＦＦになるため、第１トランジスター１１０をボディバイアス構造とすることができる。また、第１トランジスター１１０がＯＦＦのときは、第２トランジスター１２０がＯＦＦになると共に第３トランジスター１３０がＯＮになるため、第１トランジスター１１０をボディコンタクト構造とすることができる。
さらに、第１トランジスター１１０がＯＮのときは、第１トランジスター１１０のソース１１３からドレイン１１５に流れるべきＯＮ電流の一部を、第２トランジスター１２０のチャネルを経由して、第１トランジスター１１０の第１ボディ領域１１２と、第２トランジスター１２０の第２ボディ領域１２２とから流れ出させることができる。これにより、第１ボディ領域１１２の電位と第２ボディ領域１２２の電位を低下させ、第１トランジスター１１０の閾値電圧の絶対値│Ｖｔｈ１│と、第２トランジスター１２０の閾値電圧の絶対値│Ｖｔｈ２│をそれぞれ低くすることができ、第１トランジスター１１０のＯＮ電流を増大させることができる。
従って、図１７（ａ）〜（ｃ）に示すような構成であっても、第１〜第３実施形態で説明した各半導体装置と同様に、極めて高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この第５実施形態では、第１トランジスター１１０のソース１１３であり、且つ、第２トランジスター１２０のソース１２３でもあるＰ＋層が本発明の「第１不純物拡散層」に対応し、第１トランジスター１１０のドレイン１１５であるＰ＋層が本発明の「第２不純物拡散層」に対応している。また、第３トランジスター１３０のソース１３３であるＮ＋層が本発明の「第３不純物拡散層」に対応し、第２トランジスター１２０のドレイン１２５であるＰ＋層が本発明の「第４不純物拡散層」に対応している。また、第３トランジスター１３０のドレイン１３５であるＮ＋層が本発明の「第５不純物拡散層」に対応している。
１ ＢＯＸ層、３ ＳＯＩ層、５、１０５ ゲート絶縁膜、７、素子分離層、９ 層間絶縁膜、１０、１１０ 第１トランジスター、１１、２１、３１、１１１、１２１、１３１ ゲート電極、１２、１１２ 第１ボディ領域、１３、２３、３３、１１３、１２３、１３３ ソース、１５、２５、３５、１１５、１２５、１３５ ドレイン、２０、１２０ 第２トランジスター、２２、１２２ 第２ボディ領域、４１ａ〜４１ｇ コンタクト電極、４３ａ〜４３ｅ、１４１、１４２ 配線、５１、５３、５５、５７、１４３ レジストパターン、６１ シリサイド、６３ サイドウォール

Claims (8)

  1. 絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、
    前記半導体層に形成された第２トランジスターと、
    前記半導体層に形成された第３トランジスターと、を備え、
    前記第１トランジスターは、
    前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、
    前記第１ゲート電極の側方下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、
    前記第２トランジスターは、
    前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、
    前記第２ゲート電極の側方下の前記半導体層に形成された第１導電型の第２ソース又は第２ドレインと、を有し、
    前記第３トランジスターは、
    前記半導体層上に絶縁膜を介して形成された第３ゲート電極と、
    前記第３ゲート電極の側方下の前記半導体層に形成された第２導電型の第３ソース又は第３ドレインと、を有し、
    前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、
    前記第２ソース又は第２ドレインの他方と、前記半導体層であって前記第１ゲート電極直下の領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とに第１の電圧が印加されたときは、第１トランジスターと第２トランジスターとがオンになると共に、前記第３トランジスターがオフになり、一方、
    前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とに第２の電圧が印加されたときは、第１トランジスターと第２トランジスターとがオフになると共に、前記第３トランジスターがオンになる、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２トランジスターは部分空乏型のトランジスターであることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記半導体層であって前記第２ゲート電極直下の領域は、前記第２ソース又は第２ドレインの他方と電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１ゲート電極と、前記第２ゲート電極と、前記第３ゲート電極とが互いに電気的に接続されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
  6. 前記半導体層に形成された第１導電型の第１不純物拡散層、を備え、
    前記第１不純物拡散層は、前記第１ソース又は第１ドレインの一方であり、且つ、前記第２ソース又は第２ドレインの一方でもあることを特徴とする請求項３から請求項５の何れか一項に記載の半導体装置。
  7. 前記半導体層に形成された第１導電型の第２不純物拡散層と、
    前記半導体層に形成された第２導電型の第３不純物拡散層と、を備え、
    前記第２不純物拡散層は、前記第１ソース又は第１ドレインの他方であり、
    前記第３不純物拡散層は、前記第３ソース又は第３ドレインの他方であり、
    前記第３不純物拡散層と前記第１不純物拡散層との間、及び、前記第３不純物拡散層と前記第２不純物拡散層との間は、それぞれ電気的に分離されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体層に形成された第１導電型の第４不純物拡散層と、
    前記半導体層に形成された第２導電型の第５不純物拡散層と、を備え、
    前記第４不純物拡散層は、前記第２ソース又は第２ドレインの他方であり、
    前記第５不純物拡散層は、前記第３ソース又は第３ドレインの一方であり、
    前記第４不純物拡散層と前記第５不純物拡散層との間の電気的接続は、前記第４不純物拡散層から前記第５不純物拡散層にかけて連続して形成された、前記半導体層と金属との化合物層によってなされていることを特徴とする請求項６又は請求項７に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018173941A (ja) * 2017-03-31 2018-11-08 旭化成エレクトロニクス株式会社 不揮発性記憶素子および基準電圧生成回路
JP2021028943A (ja) * 2019-08-09 2021-02-25 学校法人金沢工業大学 半導体構造および半導体構造の制御方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5521993B2 (ja) * 2010-11-17 2014-06-18 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US10446567B2 (en) * 2017-03-31 2019-10-15 Asahi Kasei Microdevices Corporation Nonvolatile storage element and reference voltage generation circuit

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263369A (ja) * 1989-10-02 1991-11-22 Texas Instr Inc <Ti> 半導体装置
JPH0817183A (ja) * 1993-11-29 1996-01-19 Mitsubishi Electric Corp 半導体回路及びｍｏｓ−ｄｒａｍ
JPH1041807A (ja) * 1996-04-19 1998-02-13 Texas Instr Inc <Ti> Ｃｍｏｓ集積回路の動作特性の最適化
US6404243B1 (en) * 2001-01-12 2002-06-11 Hewlett-Packard Company System and method for controlling delay times in floating-body CMOSFET inverters
JP2002231951A (ja) * 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
JP2005101495A (ja) * 2003-09-01 2005-04-14 Seiko Epson Corp 半導体装置及びそれを用いた半導体記憶装置
JP2007042730A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置およびそれを用いた半導体集積回路
JP2007194547A (ja) * 2006-01-23 2007-08-02 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007287718A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119884A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
JP3664704B2 (ja) * 2002-10-03 2005-06-29 沖電気工業株式会社 半導体装置
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263369A (ja) * 1989-10-02 1991-11-22 Texas Instr Inc <Ti> 半導体装置
JPH0817183A (ja) * 1993-11-29 1996-01-19 Mitsubishi Electric Corp 半導体回路及びｍｏｓ−ｄｒａｍ
JPH1041807A (ja) * 1996-04-19 1998-02-13 Texas Instr Inc <Ti> Ｃｍｏｓ集積回路の動作特性の最適化
US6404243B1 (en) * 2001-01-12 2002-06-11 Hewlett-Packard Company System and method for controlling delay times in floating-body CMOSFET inverters
JP2002231951A (ja) * 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
JP2005101495A (ja) * 2003-09-01 2005-04-14 Seiko Epson Corp 半導体装置及びそれを用いた半導体記憶装置
JP2007042730A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置およびそれを用いた半導体集積回路
JP2007194547A (ja) * 2006-01-23 2007-08-02 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007287718A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018173941A (ja) * 2017-03-31 2018-11-08 旭化成エレクトロニクス株式会社 不揮発性記憶素子および基準電圧生成回路
JP2021028943A (ja) * 2019-08-09 2021-02-25 学校法人金沢工業大学 半導体構造および半導体構造の制御方法
JP7355300B2 (ja) 2019-08-09 2023-10-03 学校法人金沢工業大学 半導体構造および半導体構造の制御方法

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