JP2005101495A - 半導体装置及びそれを用いた半導体記憶装置 - Google Patents

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Abstract

【課題】 ソース領域側にゲート部分を突出させずに、ソース領域とボディコンタクト領域とを配線を用いずに接続できるゲート形状を有するトランジスタを含む半導体装置及び半導体記憶装置を提供すること。
【解決手段】 半導体装置は、ゲート２４（Ｌ型ゲート２５）と、前記ゲート２４の直下のゲート絶縁膜２２と、前記ゲート絶縁膜２２の直下のボディ領域２６と、前記ボディ領域を挟んだ両側に形成されるソース領域２８Ａ及びドレイン領域２８Ｂとを有するトランジスタを、フィールド領域２０Ｂに有する。ゲート２４は、フィールド領域２０Ｂ上にてチャネル幅方向に沿って延びる第１部分２４Ｂ１２と、第１部分２４Ｂ１２のチャネル幅方向での一端よりドレイン２８Ｂ側に突出する第２部分２４Ｂ２とを有し、平面視でＬ型ゲート２５に形成されている。Ｌ型ゲート２５の第２部分２４Ｂ２を挟んで第１部分２４Ｂ１２とは反対側のフィールド領域２０Ｂにボディコンタクト領域３０が設けられ、ソース領域２８Ａとボディコンタクト領域３０との表面に低抵抗層２９が形成されている。
【選択図】 図５

Description

本発明は、特にＳＯＩ（シリコン・オン・インシュレータ）基板上に形成されるトランジスタ構造、インバータ構造に有利な半導体装置及びそれを用いた半導体記憶装置に関する。
トランジスタのフィールド領域上のゲート形状として、従来より、バルク基板に通常用いられるＩ型ゲートの他、ＳＯＩ基板にてボディコンタクトを確保する時に用いられるＴ型ゲートが知られている。
Ｉ型ゲートは、ゲート容量が小さく、セル面積も最小となる点で利点がある。しかし、Ｉ型ゲートは、特にＳＯＩ基板にてボディコンタクトを確保する場合には、有効でない。この点、Ｔ型ゲートはＳＯＩ基板にてフィールド領域表面をシリサイド層とした時でも、ソース／ドレイン領域とボディコンタクト領域とを分離するのに有効である。しかし、ソース領域とボディとを同電位にするには、配線を必要とする。
本発明は、ソース領域側にゲート部分を突出させずに、ソース領域とボディコンタクト領域とを配線を用いずに接続できるゲート形状を有するトランジスタを含む半導体装置及び半導体記憶装置を提供することにある。
本発明の他の目的は、ＣＭＯＳインバータを構成する２つのトランジスタのドレイン同士を接合させて、２つのトランジスタの形成領域を小面積化した半導体装置及び半導体記憶装置を提供することにある。
本発明のさらに他の目的は、ドレイン接合領域を含む領域に２種の不純物を注入することを許容して、２つのトランジスタの形成領域をさらに小面積化した半導体装置及び半導体記憶装置を提供することにある。
本発明のさらに他の目的は、α線、γ線、中性子などによるソフトエラー問題を、ゲート形状にて改善することができる半導体装置及び半導体記憶装置を提供することにある。
本発明のさらに他の目的は、ＳＯＩ基板上の各トランジスタのについてボディコンタクトを形成する位置の自由度を高めた半導体装置及びそれを用いた半導体記憶装置を提供することにある。
本発明の一態様に係る半導体装置は、ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース領域及びドレイン領域とを有するトランジスタを、フィールド領域に有し、
前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での一端より前記ドレイン領域側に突出する第２部分とを有し、平面視でＬ型ゲートに形成されている。前記Ｌ型ゲートの前記第２部分を挟んで前記第１部分とは反対側の前記フィールド領域にボディコンタクト領域が設けられる。前記ソース領域と前記ボディコンタクト領域との表面に低抵抗層が形成されている。それにより、前記ソース領域と前記ボディコンタクト領域とは、配線を用いずに接続できる。また、本発明の半導体装置によれば、ソース領域側にはゲート部分が突出しないので、そのソース領域を共通ソース領域として同一チャネル型の他のトランジスタを隣接配置する時に、ゲート間距離を縮小できる。
本発明の半導体装置ではさらに、Ｌ型ゲートとすることで、Ｉ型ゲートに比べて第２部分の領域でゲート容量を増大できる。ゲート容量の増大は、一般に動作スピードや消費電力の点で不利である。しかし、トランジスタ動作速度の遅延によって解決できる問題への対処には好都合となる。例えば、ソフトエラー対策として有効となる。トランジスタの動作が遅延することで、単発のα線等が入射した時の電位の反転速度を緩和し、α線等によって発生した電荷の再結合時間を、電位が完全に反転する前に確保して、電位反転の防止に寄与できるからである。
本発明の半導体装置は、前記フィールド領域を、ＳＯＩ基板に形成することができる。ＳＯＩ基板を用いる場合、各フィールド領域毎にボディコンタント領域が必要となるので、本発明を適用する意義が大きい。ただし、本発明の半導体装置は、ボディコンタクト領域を有するものである限り、バルク基板にも適用することができる。
本発明では、Ｐチャネル型及びＮチャネル型トランジスタを直列接続したＣＭＯＳインバータを有し、前記Ｐチャネル型及びＮチャネル型トランジスタがそれぞれ前記Ｌ型ゲートを有することができる。この場合、Ｐチャネル型及びＮチャネル型トランジスタのゲート同士を接続する必要があるので、２つのＬ型ゲートの前記第２部分を連結させて、コ字型ゲートに形成することができる。このＣＭＯＳインバータを２つ用いたフリップフロップをメモリセルに用いる半導体記憶装置にも本発明を適用できる。
ここで、ＳＯＩ基板を用いる時には、前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が、素子分離領域を介さずに接合すると良い。ドレイン下部にはウェルが存在しないので、電気的特性に問題は生じない上、Ｐチャネル型及びＮチャネル型トランジスタの形成領域を小面積化でき、集積度を向上させることができる。
前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が接合された接合領域を含む領域には、前記Ｐチャネル型トランジスタのドレイン領域に注入される不純物と、前記Ｎチャネル型トランジスタのドレイン領域に注入される不純物とを混在させても良い。斜め方向より不純物を注入する時に、ゲート間距離を広げずにマスク位置を後退させ対処する。このマスクを垂直方向から不純物を注入する時にも兼用すると、接合領域付近に２種の不純物が混在される。こうしても、電気的特性には問題が生じず、ゲート間距離を狭められるので、集積度が向上する。
前記ドレイン同士が接合される境界の延長線を含む領域であって、前記コ字型ゲートの第２部分の線幅よりも広い領域には、フィールド領域が形成されず、素子分離領域を形成することができる。ゲート直下に２種の不純物が混在すると寄生トランジスタとして機能するからである。
以下、本発明の実施形態を図面を参照して説明する。
（メモリセルの等価回路）
図１は、本発明の半導体記憶装置であるＳＲＡＭの一メモリセルの等価回路図である。ＳＲＡＭのメモリセル１０は、６個のＭＯＳ電界効果トランジスタによって、一つのメモリセルが形成される。一つのＰチャネル型負荷トランジスタＱ１と、それに直列接続される一つのＮチャネル型駆動トランジスタＱ２とで、第１のＣＭＯＳインバータ１２が形成される。他の一つのＰチャネル型負荷トランジスタＱ３と、それに直列接続される他の一つのＮチャネル型駆動トランジスタＱ４とで、第２のＣＭＯＳインバータ１４が形成される。２つのＰチャネル型負荷トランジスタＱ１，Ｑ３のソースにはＶｄｄ電源線が接続され、２つのＮチャネル型駆動トランジスタＱ２，Ｑ４のソースにはＶｓｓ電源線が接続される。そして、第１，第２のＣＭＯＳインバータ１２，１４をクロスカップルすることにより、フリップフロップ１６が形成される。このフリップフロップ１６はワード線ＷＬの電位によってオン・オフされる２つのＮチャネル型転送トランジスタＱ５，Ｑ６によりビット線ＢＬ，反転ビット線／ＢＬに接続される。
なお、メモリセルは上述の６個のＭＯＳ電界効果トランジスタの他、追加のトランジスタを含んでも良い。あるいは、負荷トランジスタＱ１，Ｑ３を、トランジスタ以外の負荷にて形成してもよい。
（メモリセル構造）
図２は、図１に示すメモリセルのフィールド領域（ハッチング部）と、そのフィールド領域上に形成されるゲート領域を示す平面図である。図３は、図２の矢視Ａ−Ａからみた第２のＣＭＯＳインバータ１４部分の断面図である。図４は、不純物注入領域を示す平面図である。
本実施形態は、図３に示すように、ＳＯＩ構造の半導体装置である。すなわち、絶縁基板２０上に半導体層（例えば単結晶シリコン層）が形成されている。本実施形態では、一メモリセルを構成する６個のトランジスタＱ１〜Ｑ６のうち、Ｎチャネル型トランジスタＱ２，Ｑ４，Ｑ５，Ｑ６のための第１のフィールド領域２０Ａと、Ｐチャネル型トランジスタＱ１，Ｑ３のための第２のフィールド領域２０Ｂとが設けられ、これらは境界２０Ｃにて接合している。なお、図３は、第２のＣＭＯＳインバータ１４の横断面を示し、Ｐチャネル型負荷トランジスタＱ３のドレイン２８Ｂと、Ｎチャネル型負荷トランジスタＱ４のドレイン２８Ｂとが、境界２０Ｃにて接合している。なお、この境界２０Ｃには図３に示すようにｐ−ｎジャンクションが存在するが、両トランジスタＱ３，Ｑ４のドレイン２８Ｂの表面をシリサイドなどによる低抵抗層２９とすることで、両トランジスタＱ３，Ｑ４は配線を介さずにドレイン接続される。第１のＣＭＯＳインバータ１２でのトランジスタＱ１，Ｑ２のドレイン２８Ｂ同士が境界２０Ｃにて接合し、低抵抗層２９にてドレイン接続されている。
第１，第２のフィールド領域２０Ａ，２０Ｂの周囲は、図２及び図３に示すように例えばＳＴＩ（Shallow Trench Isolation）２１等の素子分離膜により絶縁されている。また、特にＳＯＩ構造であるので、各フィールド領域２０Ａ，２０Ｂの下部は、図４に示すようにガラス基板等の絶縁基板２０によって相互に絶縁されている。なお、本発明は、第１，第２のフィールド領域２０Ａ，２０Ｂを接合しない限りにおいて、シリコンなどのバルク基板に適用しても良い。バルク基板において第１，第２のフィールド領域２０Ａ，２０Ｂを接合できない理由については後述する。
これら第１，第２のフィールド領域２０Ａ，２０Ｂの内外に亘って、ゲートが形成される。図３の断面図に示すように、フィールド領域上にてゲート絶縁膜２２を介してゲート２４が形成される。なお、本実施例では、ゲート２４は例えばポリシリコン層にて形成される。また、図３に示すゲート２４及びゲート絶縁膜２２の直下の半導体層がボディ（チャネルとも称する）２５となる。ゲート２４の形成後に、ゲート２４をマスクとして、ボディ２６を挟んだ両側の半導体層に不純物が注入され、ソース／ドレイン領域２８が形成される。さらに、本実施例では、ゲート２４及びソース／ドレイン領域２８の表面は、シリサイド層等の低抵抗層２９に形成されている。なお、ボディ２６に導通して露出される、後述するボディコンタクト領域の表面も、シリサイド層等の低抵抗層に形成される。
（Ｌ型ゲート）
図２において、一つのメモリセル１０内には、３つのゲートパターン２４Ａ〜２４Ｃが形成されている。第１のゲートパターン２４Ａは、図１の第１のＣＭＯＳインバータ１２を構成する負荷トランジスタＱ１及び駆動トランジスタＱ２のためのゲートパターンである。第２のゲートパターン２４Ｂは、図１の第２のＣＭＯＳインバータ１４を構成する負荷トランジスタＱ３及び駆動トランジスタＱ４のためのゲートパターンである。第３のゲートパターン２４Ｃは、図１の２つの転送トランジスタＱ５，Ｑ６のためのゲートパターンである。
第１のゲートパターン２４Ａは、第１，第２のフィールド領域２０Ａ，２０Ｂにて、境界２０Ｃと平行に延びて横ゲートとして機能する２つの第１部分２４Ａ１１，２４Ａ１２と、２つの第１部分２４Ａ１１，２４Ａ１２の一端よりドレイン側に延びてコンタクト領域を形成する第２部分２４Ａ２を有する。第１のゲートパターン２４Ａの２つの第１部分２４Ａ１１，２４Ａ１２は第２部分２４Ａ２により連結される。第１のゲートパターン２４Ａと線対称にて形成される第２のゲートパターン２４Ｂも、第１のゲートパターン２４Ａと同一の構造を有する。即ち、第２のゲートパターン２４Ｂは、２つの第１部分２４Ｂ１１，２４Ｂ１２と一つの第２部分２４Ｂ２を有する。第３のゲートパターン２４Ｃは、第１のフィールド領域の内外に延びる２つのＴ型ゲート２４Ｃ１，２４Ｃ２を形成している。
第１，第２のゲートパターン２４Ａ，２４Ｂが上述の通りであることから、図１のフリップフロップ１６を構成する４つのトランジスタＱ１〜Ｑ４は、以下の通り共通のＬ型ゲート構造を有する。なお、第１，第２のゲートパターン２４Ａ，２４Ｂは、２つのＬ型ゲート２５，２５を第２部分２４Ａ２または２４Ｂ２で連結したチャンネル型（コ字型）を形成している。それにより、第１，第２のＣＭＯＳインバータを構成するＰ，Ｎチャネル型トランジスタのゲート同士が接続される。この共通のゲート構造についてＰチャネル型負荷トランジスタＱ３を例に挙げて説明する。
このＰ型負荷トランジスタＱ３のゲートは、第１部分２４Ｂ１２と、その一端で直角に交わる第２部分２４Ｂ２とで、Ｌ型ゲート２５を形成している。第１部分２４Ｂ１２が横ゲートとして機能し、第１部分２４Ｂ１２の幅Ｌ１がゲート長となり、第１部分２４Ｂ１２が第２のフィールド領域２０Ｂと対向する長さＷがゲート幅となる。なお、Ｐ型負荷トランジスタＱ３と共に第２のインバータ１４を構成するＮチャネル型駆動トランジスタＱ４は、トランジスタＱ３と同一のチャネル幅Ｗを有する代わりに、チャネル長をＬ２とすることによって、インバータとしての所望の電流駆動能力比に設定している。
このように、チャネル幅でなくチャネル長でトランジスタの能力を設定した方が、レイアウト面積上有利である。なぜなら、例えば０．１８μｍプロセスであれば、第１部分のゲート長Ｌ１，Ｌ２の比を例えば２倍としても、最小線幅の２倍で済むからである。
第１部分２４Ｂ１２の一端より、ドレイン側に直角に延びる第２部分２４Ｂ２は、ゲートコンタクトに用いられる他、下記の通りの重要な機能を有する。この点について、図４のトランジスタＱ３部分を拡大した拡大図である図５も参照して説明する。
まず、図４には、ソース／ドレイン領域２８を形成するために、Ｐチャネル型負荷トランジスタＱ１のための不純物注入領域３０と、Ｐチャネル負荷トランジスタＱ３のための不純物注入領域３２と、４つのＮチャネル型トランジスタＱ２，Ｑ４〜Ｑ６のための不純物注入領域３４とが示されている。
図５に、Ｐチャネル型負荷トランジスタＱ３部分を示すように、この不純物注入によりＬ型ゲート２５の第１部分２４Ｂ１２の右側（境界２０Ｃ側）がＰ＋のドレイン領域２８Ｂに、左側がＰ＋のソース領域２８Ａとなる。
本実施形態のようにＳＯＩ構造の場合、６つのトランジスタＱ１〜Ｑ６のボディ２６（図３参照）は互いに絶縁され、構造的にフローティング状態となる。その一方で、ボディ２６の電位はトランジスタのしきい値を決める重要なファクターである。ボディ２６をフローティングとすると、例えば転送トランジスタのソース／ドレイン領域２８が共にＶｄｄとなるスイッチング時に、ボディ２６はＶｄｄ電位まで上昇する。その後、ソース／ドレイン領域２８のドレインがＶｓｓ電位になる‘ＬＯＷ’書き込み時には、ビット線ＢＬまたは反転ビット線／ＢＬに大量に正電荷が流れ込むことになるので、Ｖｓｓ電位に引き込むことが困難になる（パスゲートリーク）。このパスゲートリークによって、ビット線ＢＬに接続されたメモリセルのほとんどに‘ＨＩＧＨ’が書き込まれているときに、その一つのメモリセルに‘ＬＯＷ’が書き込み難いという、いわゆるライトディスターブが生ずる。このため、各フィールド領域にはボディコンタクト領域が必要となる。
図４において、Ｌ型ゲート２５の上側には不純物が打ち込まれない。よって、第２のフィールド領域２０Ｂ上であって、ソース／ドレイン領域２８形成用の不純物注入が実施されない領域３６を、ボディコンタクト領域として利用できる。なぜなら、ボディコンタクト領域３６は、図３に示すＰチャネル型負荷トランジスタＱ３のボディ２６と同じｎ−領域であるからである。なお、同じ理由で、図４に示す第１のフィールド領域２０Ａ上にもボディコンタクト領域３８（ｐ−）が確保される。
ここで、上述した通り、第１，第２のフィールド領域２０Ａ，２０Ｂの表面は、シリサイド等の低抵抗層２９に形成される。このとき、図５から分かるように、ドレイン領域２８ＢはＬ型ゲート２５の第２部分２４Ｂ２によりボディコンタクト３６により分離されているのに対して、ソース領域２８Ａとボディコンタクト領域３６とは分離されていない。よって、図４では省略されている低抵抗層２９によって、ボディコンタクト３６はソース領域２８Ａと同電位となる。
このように、Ｌ型ゲート２５はドレイン領域２８Ｂ側に突出する第２部分２４Ｂ２を有することから、ソース領域２８Ａとボディコンタクト領域３６とを低抵抗層２９を介して同電位にすることができる。
Ｌ型ゲート２５の第２部分２４Ｂ２がソース側に突出しないことの他の利点を、図６も参照して説明する。Ｌ型ゲート２５の第２部分２４Ｂ２がソース領域２８Ｂ側に突出しないということは、そのソース領域２８Ｂを共通ソースとする他のトランジスタを隣接配置する時に、トランジスタ配列ピッチを狭める点で有利となる。
図６は、４つのインバータ４０〜４６の平面レイアウトを示している。各インバータの符号のうちサフックスＡはＰＭＯＳを、サフィックスＢはＮＭＯＳを示している。インバータ４０のＰＭＯＳ４０Ａと、インバータ４２のＰＭＯＳ４２Ａはソース領域５０を共有する。同様に、インバータ４０のＰＭＯＳ４４Ａと、インバータ４６のＰＭＯＳ４６Ａはソース領域５０を共有する。このように、図６の例では４つのＰＭＯＳ４０Ａ，４２Ａ，４４Ａ，４６Ａのためにソース領域５０を共用でき、配線を省略できる。
また、Ｌ型ゲートのため、ソース領域５０側にはゲート部分の出っ張りが存在しないので、ＰＭＯＳ４０Ａ，４２Ａ間及びＰＭ０Ｓ４４Ａ，４６Ａ間の距離を狭められ、小面積となる。なお、ＮＭＯＳ４０Ａ，４４Ｂの隣に、共通ソース領域を用いて他のＮＭＯＳを隣接配置する場合にも、同等の効果がある。
このように、同一チャネル型のトランジスタ同士はソース接続するものが多いため、本実施形態のＬ型ゲートを用いて共通ソース領域とすることで、集積度を向上できる。
（インバータ構造）
図２に示す平面レイアウトでは、２つのＬ字ゲートを用いたそれぞれ用いた第１，第２のＣＭＯＳインバータ１２，１４の構造としても特徴を有する。
まず、図６に示すように、Ｌ型ゲートを用いてソース領域を共用させて２つのインバータ４０及び４２、または４４，４６を隣接配置する時に、共通ソース領域５０にゲート部分が出っ張らないため、インバータの配列ピッチ（図６の縦方向での配列ピッチ）が狭められる。これにより、集積度が向上する。
次に、図２に示すように、第１のＣＭＯＳインバータ１２を例に挙げると、Ｐチャネル型トランジスタＱ１とＮチャネル型トランジスタＱ２は、その各ドレイン領域２８Ａ同士を、ＳＴＩ等の素子分離膜にて分離せずに、直接接合しているので、配列ピッチを狭められる。なお、Ｐチャネル型トランジスタＱ１とＮチャネル型トランジスタＱ２の各ドレイン領域２８Ａ同士のショートを防止するため、各ドレイン２８Ａをまたいでシリサイド等の低抵抗層は形成されない。
ここで、Ｐチャネル型トランジスタＱ１とＮチャネル型トランジスタＱ２は、その各ドレイン領域２８Ａ同士を、ＳＴＩ等の素子分離膜にて分離しなくてよいのは、ＳＯＩ構造の場合に限られる。
その理由を、上記のドレイン接合構造をバルク基板上で形成した図７を参照して説明する。ＳＯＩ構造では、図３に示すようにソース／ドレイン領域２８の直下にはウェルが存在せず、ガラス等の絶縁基板２０が存在する。一方、図７に示すようにバルク基板を用いる場合には、シリコン基板５０にＮＭＯＳ６０のためのウェル（ｐ−）６２と、ＰＭＯＳ７０のためのウェル（ｎ−）７２とが設けられる。ＮＭＯＳ６０のゲート６４の直下を挟んだ両側にソース領域（ｎ＋）６６及びドレイン領域（ｎ＋）６８が設けられる。同様に、ＰＭＯＳ７０のためのウェル（ｎ−）７２とが設けられる。ＰＭＯＳ６０のゲート７４の直下を挟んだ両側にソース領域（ｐ＋）７６及びドレイン領域（ｐ＋）７８が設けられる。ここで、特にＮＭＯＳ６０のウェル（ｐ−）６２は、ウェル形成後に何度かの熱処理を受けることで、ウェル７２との境界を越えてウェル７４側に食い込む傾向がある。同様に、ＰＭＯＳ７０のドレイン（ｐ＋）７８は、ドレイン形成後に何度かの熱処理を受けることで、ＮＭＯＳ６０のドレイン６８との境界を越えてドレイン６８側に食い込む傾向がある。こうなると、ＮＭＯＳ６０のウェル６２とＰＭＯＳ７０のドレイン７８とがショートしてしまい、素子の分離が不可能となる。この点、上述したようにＳＯＩ構造の場合には、ウェルが存在しないので、バルク基板のような不都合はない。
上述したドレイン接合部となる境界２０Ｃ付近の領域は、本実施形態では図４のクロスハッチング部８０にて示すように、ＰＭＯＳのための不純物注入領域３０とＮＭＯＳのための不純物注入領域とが重なる部分となっている。ただし、この異種の不純物が共に注入されても、電気的に不都合は生じない。逆に、異種の不純物が共に注入される領域８０を形成することで、第１のインバータ１２を構成するトランジスタＱ１，Ｑ２の配列ピッチを狭めている。なお、図４の他のクロスハッチング部８２も、第２のインバータ１４を構成するトランジスタＱ３，Ｑ４の配列ピッチを狭めるために設けられている。
以下、その理由について、不純物注入工程を示す図８（Ａ）〜図８（Ｄ）を参照して説明する。図８（Ａ）は、ドレイン接合されるＰ，Ｎチャネル型トランジスタの不純物の斜め打ち込み（HALOインプラとも称する）工程を示している。この工程により、ゲート直下の領域に入り込むようにして不純物が打ち込まれる。このとき、隣のトランジスタはレジスト９０にて被覆される。ここで、図８（Ａ）の破線ように、２つのトランジスタの境界２０Ｃの位置にレジスト９０の端部を配置すると、そのレジスト９０の角部がイオン線と干渉し、ゲートの直下に斜め打ち込みできないことがある。この傾向は、ドレイン接合される２つのトランジスタを近づけるほど顕著である。
本実施形態では、２つのトランジスタの間隔を広げる代わりに、図８（Ａ）の実線で示すように、レジスト９０の位置を後退させた。こうすることで、図８（Ａ）の破線で示すレジスト９０の角部は存在せず、目的とする位置に不純物を打ち込める。
図８（Ｂ）及び図８（Ｃ）は、ＬＤＤ（Lightly Doped Drain）構造を得るのための２工程を示している。図８（Ｂ）の工程では、図８（Ａ）で用いたレジスト９０をそのまま用いている。この結果、図８（Ｂ）の工程では、第１のフィールド領域２０Ａに加えて、境界２０Ｃからレジスト９０の端部までに至る範囲で第２のフィールド２０Ｂにも不純物が打ち込まれる。逆に、第２のフィールド領域２０Ｂに対して図８（Ｂ）の工程を実施する時には、同じ理由で境界２０Ｃを越えて第１のフィールド領域２０Ａにも不純物が注入される。図３において、不純物注入領域３０，３４が重なるクロスハッチング部８０と、不純物注入領域３２，３４が重なるクロスハッチング部８２とが発生する理由は、図８（Ｂ）の工程に起因している。
図８（Ｃ）では、ゲート１００の両側壁にサイドウォール１０２，１０２が形成された後に、不純物が注入される。この時、図８（Ａ）及び図８（Ｂ）で使用されたレジスト９０は除去されているので、境界２０Ｃに端部が位置する新たなレジスト９２が用いられる。こうして、図８（Ｄ）に示すように、ソース領域２８Ａ及びドレイン領域２８Ｂが形成される。
ここで、ドレイン２８Ｂ同士が接合されても電気的特性に支障がないが、図２にてＬ型ゲート２５の第２部分２４Ａ２，２４Ｂ２の直下にてフィールド領域に、２種の不純物が注入されると、寄生トランジスタとして機能してしまう。
そこで、本実施形態では、図２及び図４に示すように、ドレイン２８Ａ同士が接合される境界２０Ｃの延長線を含む領域であって、Ｌ型ゲートの第２部分の線幅よりも広い領域２３にはフィールド領域を形成せずに、ＳＴＩ等の素子分離領域としている。
（ゲート容量に依存した遅延機能）
本実施形態の他の一つの効能は、Ｌ型ゲート構造により、ゲート容量を増大させて、各トランジスタにて遅延機能を併せ持たせることができることである。一般に、動作スピードを重視した場合には、トランジスタのゲート容量が小さいことが望まれる。しかし、例えばＳＲＡＭの場合には、メモリセル１０内の動作スピードよりも、その周辺回路の動作スピードの方が問題視されるので、メモリセル１０内の動作スピードは、例えば余分のゲート部分を持たないＩ型ゲートの動作スピードよりも低下させても良い。逆に、トランジスタにて積極的に遅延機能を持たせないと、不具合が生ずる場合がある。その一例について、図９を参照して説明する。
図９の実線は、α線が単発で入射した場合のメモリセル１０内のノード電位の変化を示している。ノード電位がＨＩＧＨ（電圧Ｖｄｄ）であったとき、α線が単発でトランジスタに入射すると、図７の実線の通り極めて短時間（例えば数ｎｓ／１０）だけ、ＬＯＷ（Ｖｓｓ）に変化する。その後は、α線で発生した電荷は再結合などで急速に消えてゆくが、一旦ノード電位が逆転すると、フリップフロップ１６によって元のメモリ状態が反転されてしまうことがある。このことは、電源が低電圧化するほど顕著となる。
ここで、本実施形態のＬ型ゲートにてゲート容量Ｃを増大させると、他の抵抗成分Ｒと共に遅延回路ＲＣが形成される。この場合、図９の破線で示すように、α線が単発で入射したときにＶｓｓ電位側に変化する時間を遅らせることができ、その間にα線による電子正孔対が消えて、元のＨＩＧＨ（Ｖｄｄ）に速やかに復帰させることができる。
よって、例えばα線対策のように、容量を増大させて対処する場合には、本実施形態のＬ型ゲート極めて有効である。なぜなら、従来のＩ型ゲートに比べて、Ｌ型ゲート自体のゲート容量が大きいので、他の部分に容量成分を形成する必要がないからである。Ｈ型ゲートはＬ型ゲートよりもゲート容量は大きいが、図５にて説明したソース・ボディコンタクト領域を低抵抗層２９にて接続させる構造は不可能となる。
（変形例）
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述したＳＲＡＭに用いられるものに限らず、メモリセル形成用のトランジスタ以外の他のトランジスタにも同様に適用することができる。
図１０は、トランジスタ単体でのＬ型ゲートを示している。このＬ型ゲート１００は、図１０にて縦方向に延びる第１部分１０２と、その端部にて直交して横方向に延びる第２部分１０４を有する。フィールド領域１１０上に形成される第１部分１０２がゲートとして機能する。第１部分１０２を挟んだ右側にドレイン領域１２０が、左側にソース領域１２２が形成される。第２部分１０４はドレイン領域１２０側に突出している。
図１０の符号１３０は不純物注入領域を示す。第２部分１０４上の境界位置１４２から上側の領域１４０には、ソース／ドレイン領域形成用の不純物注入は実施されない。よって、境界線１４２より上側のフィールド領域１１０をボディコンタクト領域１５０として利用できる。また、上述した通り、ソース領域１０２とボディコンタクト領域１５０との表面はシリサイド等によって低抵抗化されて、ソース領域１０２とボディコンタクト領域１５０とが電気的に導通される。このような単体トランジスタであっても、前述した効果を奏することができる。
また、本発明の半導体装置は、ボディコンタクトの要請がある限り、ＳＯＩ基板に形成されるものに限らず、シリコン基板等のバルク基板上に形成されるものであっても良い。ただし、ドレイン同士の接続は図７にて説明した通り禁止される。
本発明の実施形態であるＳＲＱＭのメモリセルを示す等価回路図である。 図１に示すメモリセルのフィールド領域及びその上に形成されるゲート領域の平面図である。 図２の矢視Ａ−Ａ断面図である。 図３にさらに不純物注入領域を重ねた平面図である。 図４の部分拡大図である。 本実施形態にて４つのインバータを配列したレイアウトを示す平面図である。 バルク基板上にてドレイン同士を接続させた時の問題を説明するための断面図である。 図８（Ａ）〜図８（Ｄ）は、ソース・ドレイン領域形成用の不純物注入工程を説明するための工程図である。 α線が単発入射した時のメモリセル内のノード電位を示す特性図。 Ｌ型ゲートの単体トランジスタを示す平面図である。
符号の説明
１０ メモリセル、１２ 第１のインバータ、１４ 第２のインバータ、１６ フリップフロップ、２０ 絶縁基板、２０Ｃ 境界、２１，２３ ＳＴＩ（素子分離領域）、２２ ゲート絶縁膜、２３２４ ゲート、２４Ａ 第１のゲートパターン、２４Ａ１１，２４Ａ１２ 第１部分、２４Ａ２ 第２部分、２４Ｂ 第２のゲートパターン、２４Ｂ１１，２４Ｂ１２ 第１部分、２４Ｂ２ 第２部分、２４Ｃ 第３のゲートパターン、２５ Ｌ型ゲート、２６ ボディ（チャネル）、２８ ソース／ドレイン領域、２８Ａ ソース領域、２８Ｂ ドレイン領域、２９ シリサイド層（低抵抗層）、３０，３２，３４ 不純物注入領域、３６，３８ ボディコンタクト領域、４０〜４６ ＣＭＯＳインバータ、４０Ａ〜４６Ａ ＰＭＯＳ、４０Ｂ〜４６Ｂ ＮＭＯＳ、５０ シリコン基板、６０ ＮＭＯＳ、６２，７２ ウェル、６６，７６ ソース、６８，７８ ドレイン、７０ ＰＭＯＳ、８０，８２ ２種不純物注入領域、９０，９２ レジスト、１００ ゲート、１０２ サイドウォール、１００ Ｌ型ゲート、１０２ 第１部分、１０４ 第２部分、１１０ フィールド領域、１２０ ドレイン、１２２ ソース、１３０ 不純物注入領域、１４０ 不純物非注入領域、１４２ 境界線、１５０ ボディコンタクト領域、Ｑ１，Ｑ３ 負荷トランジスタ、Ｑ２，Ｑ４ 駆動トランジスタ、Ｑ５，Ｑ６ 転送トランジスタ

Claims (13)

  1. ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース領域及びドレイン領域とを有するトランジスタを、フィールド領域に有し、
    前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での一端より前記ドレイン領域側に突出する第２部分とを有し、平面視でＬ型ゲートに形成され、
    前記Ｌ型ゲートの前記第２部分を挟んで前記第１部分とは反対側の前記フィールド領域にボディコンタクト領域が設けられ、前記ソース領域と前記ボディコンタクト領域との表面に低抵抗層が形成されている、半導体装置。
  2. 請求項１において、
    前記フィールド領域は、ＳＯＩ（シリコン・オン・インシュレータ）基板に形成されている、半導体装置。
  3. 請求項１または２において、
    Ｐチャネル型及びＮチャネル型トランジスタを直列接続したＣＭＯＳインバータを有し、前記Ｐチャネル型及びＮチャネル型トランジスタがそれぞれ前記Ｌ型ゲートを有し、２つのＬ型ゲートの前記第２部分を連結させて、コ字型ゲートに形成した、半導体装置。
  4. 請求項３において、
    前記Ｐチャネル型及びＮチャネル型トランジスタがＳＯＩ基板上に形成され、前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が、素子分離領域を介さずに接合されている、半導体装置。
  5. 請求項４において、
    前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が接合された接合領域を含む領域には、前記Ｐチャネル型トランジスタのドレイン領域に注入される不純物と、前記Ｎチャネル型トランジスタのドレイン領域に注入される不純物とが混在している、半導体装置。
  6. 請求項５において、
    前記ドレイン同士が接合される境界の延長線を含む領域であって、前記コ字型ゲートの第２部分の線幅よりも広い領域には、フィールド領域が形成されず、素子分離領域が形成されている、半導体装置。
  7. 請求項１乃至６のいずれかにおいて、
    同一チャネル型の２つのトランジスタが前記Ｌ字ゲートをそれぞれ有し、前記２つのＬ型ゲートの間に共通ソース領域が設けられている、半導体装置。
  8. ２つのＣＭＯＳインバータをフリップフロップとしたメモリセルを有し、
    前記２つのＣＭＯＳインバータを構成するＰチャネル型トランジスタ及びＮチャネル型トランジスタの各々が、ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース／ドレイン領域とを、フィールド領域に有し、
    前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での一端より前記ドレイン領域側に突出する第２部分とを有し、平面視でＬ型ゲートに形成され、
    前記Ｌ型ゲートの前記第２部分を挟んで前記第１部分とは反対側の前記フィールド領域にボディコンタクト領域が設けられ、前記ソース領域と前記ボディコンタクト領域との表面に低抵抗層が形成されている、半導体記憶装置。
  9. 請求項８において、
    前記フィールド領域は、ＳＯＩ（シリコン・オン・インシュレータ）基板に形成されている、半導体記憶装置。
  10. 請求項８または９において、
    ２つのＬ型ゲートの前記第２部分を連結させて、コ字型ゲートに形成した、半導体記憶装置。
  11. 請求項１０において、
    前記Ｐチャネル型及びＮチャネル型トランジスタがＳＯＩ基板上に形成され、前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が、素子分離領域を介さずに接合されている、半導体記憶装置。
  12. 請求項１１において、
    前記Ｐチャネル型及びＮチャネル型トランジスタの各ドレイン領域同士が接合された接合領域を含む領域には、前記Ｐチャネル型トランジスタのドレイン領域に注入される不純物と、前記Ｎチャネル型トランジスタのドレイン領域に注入される不純物とが混在している、半導体記憶装置。
  13. 請求項１２において、
    前記ドレイン同士が接合される境界の延長線を含む領域であって、前記コ字型ゲートの第２部分の線幅よりも広い領域には、フィールド領域が形成されず、素子分離領域が形成されている、半導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891426B1 (ko) 2007-08-20 2009-04-02 주식회사 하이닉스반도체 반도체 소자
JP2011512026A (ja) * 2008-01-17 2011-04-14 リルジャ，クラス，オロフ ソフト−エラー・ハード・エレクトロニクス及び耐放射線論理セルのためのレイアウト方法
JP2011108773A (ja) * 2009-11-16 2011-06-02 Seiko Epson Corp 半導体装置
JP2012501080A (ja) * 2008-08-29 2012-01-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダブルチャネルトランジスタを備えたｓｒａｍセルのためのボディコンタクト
US9083341B2 (en) 2008-01-17 2015-07-14 Robust Chip Inc. Soft error resilient circuit design method and logic cells

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085235A (ja) * 2006-09-29 2008-04-10 Toshiba Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3036588B2 (ja) * 1997-02-03 2000-04-24 日本電気株式会社 半導体記憶装置
JP2002231951A (ja) * 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
US6624459B1 (en) * 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891426B1 (ko) 2007-08-20 2009-04-02 주식회사 하이닉스반도체 반도체 소자
JP2011512026A (ja) * 2008-01-17 2011-04-14 リルジャ，クラス，オロフ ソフト−エラー・ハード・エレクトロニクス及び耐放射線論理セルのためのレイアウト方法
US9081926B2 (en) 2008-01-17 2015-07-14 Klas Olof Lilja Soft error and radiation hardened sequential logic cell
US9083341B2 (en) 2008-01-17 2015-07-14 Robust Chip Inc. Soft error resilient circuit design method and logic cells
JP2012501080A (ja) * 2008-08-29 2012-01-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダブルチャネルトランジスタを備えたｓｒａｍセルのためのボディコンタクト
JP2011108773A (ja) * 2009-11-16 2011-06-02 Seiko Epson Corp 半導体装置

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