JP2958909B2 - Ｓｒａｍセル及びその製造方法 - Google Patents
Ｓｒａｍセル及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリデバ
イス及びその製造方法に関するもので、特にセル比を向
上させることができるＳＲＡＭセル及びその製造方法に
関する。
イス及びその製造方法に関するもので、特にセル比を向
上させることができるＳＲＡＭセル及びその製造方法に
関する。
【０００２】
【従来の技術】半導体メモリデバイスは、記憶方式によ
ってＤＲＡＭ(Dynamic Random AccessMemory)とＳＲＡ
Ｍ(Static Random AccessMemory)とに分類される。ＳＲ
ＡＭは早い速度と低電力消耗及び単純作動によって駆動
されるデバイスで、非常に脚光を浴びているメモリデバ
イスである。また、ＤＲＡＭとは異なって、規則的に貯
蔵された情報をリフレッシュする必要がないだけでな
く、設計が容易な長所を有する。一般的にＳＲＡＭセル
は、プルダウン(pull-down) デバイスの２つの駆動トラ
ンジスタ(driving transistor)と、２つのアクセス(acc
ess)デバイス及び２つのプルアップ(pullup)デバイスと
から構成され、プルアップデバイスの形態によって、完
全ＣＭＯＳセル(full CMOS cell)、ＨＲＬ(High Road R
esistor)セル及びＴＦＴ(Thin Film Transistor)セルと
の３つの構造に分類される。完全ＣＭＯＳセルは、Ｐチ
ャンネルバルクモスフェット( Ｐ-channel bulk MOSFE
T)がプルアップデバイスに使用され、ＨＲＬセルは高い
抵抗値を有するポリシリコンがプルアップデバイスに使
用され、ＴＦＴセルはＰチャンネルポリシリコンＴＦＴ
がプルアップデバイスに使用される。この時、完全ＣＭ
ＯＳセルの構造を有するＳＲＡＭセルは、素子の動作特
性が最も優秀で工程が単純であるが、１つの単位セル内
にＮＭＯＳ及びＰＭＯＳトランジスタが共に内蔵されて
セルの大きさが大きいので、ロジック半導体装置に少量
の記憶デバイスを使用する場合に適用される。一方、Ｈ
ＲＬセルの構造を有するＳＲＡＭセルとＴＦＴセル構造
を有するＳＲＡＭセルとは、デバイスの動作特性が優秀
でなく工程が複雑であるが、セルの大きさを顕著に減ら
すことができるので、記憶デバイス専用に使用される半
導体記憶装置に適用される。
ってＤＲＡＭ(Dynamic Random AccessMemory)とＳＲＡ
Ｍ(Static Random AccessMemory)とに分類される。ＳＲ
ＡＭは早い速度と低電力消耗及び単純作動によって駆動
されるデバイスで、非常に脚光を浴びているメモリデバ
イスである。また、ＤＲＡＭとは異なって、規則的に貯
蔵された情報をリフレッシュする必要がないだけでな
く、設計が容易な長所を有する。一般的にＳＲＡＭセル
は、プルダウン(pull-down) デバイスの２つの駆動トラ
ンジスタ(driving transistor)と、２つのアクセス(acc
ess)デバイス及び２つのプルアップ(pullup)デバイスと
から構成され、プルアップデバイスの形態によって、完
全ＣＭＯＳセル(full CMOS cell)、ＨＲＬ(High Road R
esistor)セル及びＴＦＴ(Thin Film Transistor)セルと
の３つの構造に分類される。完全ＣＭＯＳセルは、Ｐチ
ャンネルバルクモスフェット( Ｐ-channel bulk MOSFE
T)がプルアップデバイスに使用され、ＨＲＬセルは高い
抵抗値を有するポリシリコンがプルアップデバイスに使
用され、ＴＦＴセルはＰチャンネルポリシリコンＴＦＴ
がプルアップデバイスに使用される。この時、完全ＣＭ
ＯＳセルの構造を有するＳＲＡＭセルは、素子の動作特
性が最も優秀で工程が単純であるが、１つの単位セル内
にＮＭＯＳ及びＰＭＯＳトランジスタが共に内蔵されて
セルの大きさが大きいので、ロジック半導体装置に少量
の記憶デバイスを使用する場合に適用される。一方、Ｈ
ＲＬセルの構造を有するＳＲＡＭセルとＴＦＴセル構造
を有するＳＲＡＭセルとは、デバイスの動作特性が優秀
でなく工程が複雑であるが、セルの大きさを顕著に減ら
すことができるので、記憶デバイス専用に使用される半
導体記憶装置に適用される。
【０００３】図１は完全ＣＭＯＳセルの構造を有するＳ
ＲＡＭセルを示した簡便な回路図である。 図１の図示
のとおり、ＳＲＡＭセルはプルアップデバイス用のＰＭ
ＯＳトランジスタＱ１、Ｑ２のソースＳ１、Ｓ２が電源
電圧ＶＤＤに接続される。ノードＮ１、Ｎ２でプルアッ
プ用のＰＭＯＳトランジスタＱ１、Ｑ２のドレーンＤ
１、Ｄ２と、プルダウン用のＮＭＯＳトランジスタＱ
３、Ｑ４のドレーンＤ３、Ｄ４が直列接続される。プル
ダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のソースＳ
３、Ｓ４は、ＶＳＳで接地される。プルアップ用のＰＭ
ＯＳトランジスタＱ１、Ｑ２のゲートＧ１、Ｇ２と、プ
ルダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のゲート
Ｇ３、Ｇ４がそれぞれ互いに接続されると共に、この接
続点とノードＮ１、Ｎ２とがそれぞれクロスカップルさ
れる。アクセスデバイス用のＮＭＯＳトランジスタＱ
５、Ｑ６は、そのゲートＧ５、Ｇ６がワードラインＷ及
びＬにそれぞれ接続され、そのソースＳ５、Ｓ６がビッ
トラインＢ及びＬ１、Ｂ及びＬ２にそれぞれ連結され、
ＮＭＯＳトランジスタＱ5 ，Ｑ6 のドレーンＤ５、Ｄ６
がノードＮ１、Ｎ２でＮＭＯＳトランジスタＱ3 ，Ｑ4
のドレーンＤ3 Ｄ4 にそれぞれ接続される。前記の構成
からなるＳＲＡＭのセルは、ノードＮ１にＨＩＧＨのデ
ータを貯蔵し、ノードＮ２にＬＯＷのデータを貯蔵する
ために、ワードラインＷ及びＬをターンオンさせて、ア
クセス用のＮＭＯＳトランジスタＱ５、Ｑ６をそれぞれ
ターンオンさせる。そして、ビットラインＢ及びＬ１に
ＨＩＧＨを入力すると共に、ビットラインＢ及びＬ２に
ＬＯＷを入力して、プルアップ用のＰＭＯＳトランジス
タＱ１及びプルダウン用のＮＭＯＳトランジスタＱ４を
ターンオンさせると共に、プルアップ用のＰＭＯＳトラ
ンジスタＱ２及びプルダウン用のＮＭＯＳトランジスタ
Ｑ３をターンオフさせる。これによって、ノードＮ１で
はＨＩＧＨ状態、ノードＮ２ではＬＯＷ状態となり、ワ
ードラインＷ及びＬがターンオフされても続けてラッチ
(latch) されて、ノードＮ２では続けてＬＯＷ状態が保
持され、ノードＮ１では続けてＨＩＧＨ状態が保持され
る。これによって、ノードＮ１、Ｎ２にそれぞれのデー
タが貯蔵される。
ＲＡＭセルを示した簡便な回路図である。 図１の図示
のとおり、ＳＲＡＭセルはプルアップデバイス用のＰＭ
ＯＳトランジスタＱ１、Ｑ２のソースＳ１、Ｓ２が電源
電圧ＶＤＤに接続される。ノードＮ１、Ｎ２でプルアッ
プ用のＰＭＯＳトランジスタＱ１、Ｑ２のドレーンＤ
１、Ｄ２と、プルダウン用のＮＭＯＳトランジスタＱ
３、Ｑ４のドレーンＤ３、Ｄ４が直列接続される。プル
ダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のソースＳ
３、Ｓ４は、ＶＳＳで接地される。プルアップ用のＰＭ
ＯＳトランジスタＱ１、Ｑ２のゲートＧ１、Ｇ２と、プ
ルダウン用のＮＭＯＳトランジスタＱ３、Ｑ４のゲート
Ｇ３、Ｇ４がそれぞれ互いに接続されると共に、この接
続点とノードＮ１、Ｎ２とがそれぞれクロスカップルさ
れる。アクセスデバイス用のＮＭＯＳトランジスタＱ
５、Ｑ６は、そのゲートＧ５、Ｇ６がワードラインＷ及
びＬにそれぞれ接続され、そのソースＳ５、Ｓ６がビッ
トラインＢ及びＬ１、Ｂ及びＬ２にそれぞれ連結され、
ＮＭＯＳトランジスタＱ5 ，Ｑ6 のドレーンＤ５、Ｄ６
がノードＮ１、Ｎ２でＮＭＯＳトランジスタＱ3 ，Ｑ4
のドレーンＤ3 Ｄ4 にそれぞれ接続される。前記の構成
からなるＳＲＡＭのセルは、ノードＮ１にＨＩＧＨのデ
ータを貯蔵し、ノードＮ２にＬＯＷのデータを貯蔵する
ために、ワードラインＷ及びＬをターンオンさせて、ア
クセス用のＮＭＯＳトランジスタＱ５、Ｑ６をそれぞれ
ターンオンさせる。そして、ビットラインＢ及びＬ１に
ＨＩＧＨを入力すると共に、ビットラインＢ及びＬ２に
ＬＯＷを入力して、プルアップ用のＰＭＯＳトランジス
タＱ１及びプルダウン用のＮＭＯＳトランジスタＱ４を
ターンオンさせると共に、プルアップ用のＰＭＯＳトラ
ンジスタＱ２及びプルダウン用のＮＭＯＳトランジスタ
Ｑ３をターンオフさせる。これによって、ノードＮ１で
はＨＩＧＨ状態、ノードＮ２ではＬＯＷ状態となり、ワ
ードラインＷ及びＬがターンオフされても続けてラッチ
(latch) されて、ノードＮ２では続けてＬＯＷ状態が保
持され、ノードＮ１では続けてＨＩＧＨ状態が保持され
る。これによって、ノードＮ１、Ｎ２にそれぞれのデー
タが貯蔵される。
【０００４】一方、ＳＲＡＭセルの特性を決定する要因
中の１つはプルダウンデバイス、すなわち駆動デバイス
と、アクセスデバイスの電流駆動能力比(current drivi
ng capability ratio)、すなわちセル比(cell ratio; I
DSAT DRIVER TRANSISTOR/IDSAT ACCESSTRANSISTOR)であ
って、このセル比が大きければＳＲＡＭセルの特性が向
上される。従って、プルダウンデバイスの電流容量が大
きいほど、アクセスデバイスの電流容量が小さいほど、
ＳＲＡＭセルの特性が向上される。このようなセル比に
関連したＳＲＡＭセルの動作を調べて見ると、ノードＮ
１にＬＯＷ、ノードＮ２にＨＩＧＨが貯蔵された場合、
ノードＮ１の電圧がアクセスデバイス用のＮＭＯＳトラ
ンジスタＱ５、Ｑ６とプルダウンデバイス用のＮＭＯＳ
トランジスタＱ３、Ｑ４の電流容量比によって決定され
る。これによって、ノードＮ１は、プルダウン用のＮＭ
ＯＳトランジスタＱ３、Ｑ４の電流容量が大きいほど、
アクセス用のＮＭＯＳトランジスタＱ５、Ｑ６の電流容
量が小さいほど小さい値を保持しようとする。このよう
になると、読む動作時に、アクセス用のＮＭＯＳトラン
ジスタＱ５、Ｑ６がターンオンされた時、ビットライン
Ｂ及びＬ１の電圧が変動しても、ノードＮ１の電圧はＬ
ＯＷ状態で大きく変動されず、ノードＮ１の電圧変動が
小さければ、クロスカップルされたノードＮ２の電圧
も、またＨＩＧＨ状態を保持するようになる。従って、
従来はアクセス用のＮＭＯＳトランジスタの幅(width)
を狭くし、長さ(length)を長くして電流容量を減少さ
せ、プルダウンデバイス用のＮＭＯＳトランジスタの幅
を大きくし長さを短くして、電流容量を増加させること
によって、全体的にセル比を調節した。しかし、トラン
ジスタの幅と長さとは、一定した大きさ以下に減らすこ
とができないので、セル比を向上させるためにセルの大
きさを減らすには限界があった。
中の１つはプルダウンデバイス、すなわち駆動デバイス
と、アクセスデバイスの電流駆動能力比(current drivi
ng capability ratio)、すなわちセル比(cell ratio; I
DSAT DRIVER TRANSISTOR/IDSAT ACCESSTRANSISTOR)であ
って、このセル比が大きければＳＲＡＭセルの特性が向
上される。従って、プルダウンデバイスの電流容量が大
きいほど、アクセスデバイスの電流容量が小さいほど、
ＳＲＡＭセルの特性が向上される。このようなセル比に
関連したＳＲＡＭセルの動作を調べて見ると、ノードＮ
１にＬＯＷ、ノードＮ２にＨＩＧＨが貯蔵された場合、
ノードＮ１の電圧がアクセスデバイス用のＮＭＯＳトラ
ンジスタＱ５、Ｑ６とプルダウンデバイス用のＮＭＯＳ
トランジスタＱ３、Ｑ４の電流容量比によって決定され
る。これによって、ノードＮ１は、プルダウン用のＮＭ
ＯＳトランジスタＱ３、Ｑ４の電流容量が大きいほど、
アクセス用のＮＭＯＳトランジスタＱ５、Ｑ６の電流容
量が小さいほど小さい値を保持しようとする。このよう
になると、読む動作時に、アクセス用のＮＭＯＳトラン
ジスタＱ５、Ｑ６がターンオンされた時、ビットライン
Ｂ及びＬ１の電圧が変動しても、ノードＮ１の電圧はＬ
ＯＷ状態で大きく変動されず、ノードＮ１の電圧変動が
小さければ、クロスカップルされたノードＮ２の電圧
も、またＨＩＧＨ状態を保持するようになる。従って、
従来はアクセス用のＮＭＯＳトランジスタの幅(width)
を狭くし、長さ(length)を長くして電流容量を減少さ
せ、プルダウンデバイス用のＮＭＯＳトランジスタの幅
を大きくし長さを短くして、電流容量を増加させること
によって、全体的にセル比を調節した。しかし、トラン
ジスタの幅と長さとは、一定した大きさ以下に減らすこ
とができないので、セル比を向上させるためにセルの大
きさを減らすには限界があった。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、アクセスデバイスのソース及びドレーン領域の不純
物濃度を選択的に減少させて、アクセスデバイスの寄生
抵抗を増加させることによって、アクセスデバイスの電
流容量を減少させて、ＳＲＡＭセルのセル比を向上させ
ることにある。
は、アクセスデバイスのソース及びドレーン領域の不純
物濃度を選択的に減少させて、アクセスデバイスの寄生
抵抗を増加させることによって、アクセスデバイスの電
流容量を減少させて、ＳＲＡＭセルのセル比を向上させ
ることにある。
【０００６】本発明の目的を達成するために、ＬＤＤ構
造のソース及び／又はドレーン領域がそれぞれ備えられ
たプルダウンデバイス、アクセスデバイスとプルアップ
デバイスとが備えられたＳＲＡＭセルにおいて；前記ア
クセスデバイスのソース及び／又はドレーン領域は、Ｎ
+ソース及び／又はドレーン領域と；Ｎ+ ソース及び／
又はドレーン領域の下部に形成されたＮ-ソース及び／
又はトレーン領域と；前記Ｎ + ソース及び／又はドレー
ン領域のチャネルに相対する部分を覆って、アクセスデ
バイスの寄生抵抗が増加されるように、前記Ｎ + ソース
及び／又はドレーン領域及びＮ- ソース及び／又はドレ
ーン領域と所定部分が重なって形成されたＰ-不純物領
域が備えられたことを特徴とする。また、本発明の目的
を達成するために、プルダウンデバイス、アクセスデバ
イスとプルアップデバイスとが備えられたＳＲＡＭセル
の製造方法において；アクティブ領域が定義され、上部
にゲート絶縁層及びゲートが形成された半導体基板を提
供する段階；プルダウンデバイス領域とアクセスデバイ
ス領域のゲート両側の基板内に、Ｎ-ソース及びドレー
ン領域をそれぞれ形成する段階；アクセスデバイス領域
のＮ-ソース及びドレーン領域の所定領域に、Ｐ- 不純
物領域を形成する段階；ゲートの両側壁に絶縁層スペー
サを形成する段階；及び、プルダウンデバイス領域とア
クセスデバイス領域のスペーサ両側の基板内に、Ｎ+ソ
ース及びドレーン領域を形成する段階を含むことを特徴
とする。
造のソース及び／又はドレーン領域がそれぞれ備えられ
たプルダウンデバイス、アクセスデバイスとプルアップ
デバイスとが備えられたＳＲＡＭセルにおいて；前記ア
クセスデバイスのソース及び／又はドレーン領域は、Ｎ
+ソース及び／又はドレーン領域と；Ｎ+ ソース及び／
又はドレーン領域の下部に形成されたＮ-ソース及び／
又はトレーン領域と；前記Ｎ + ソース及び／又はドレー
ン領域のチャネルに相対する部分を覆って、アクセスデ
バイスの寄生抵抗が増加されるように、前記Ｎ + ソース
及び／又はドレーン領域及びＮ- ソース及び／又はドレ
ーン領域と所定部分が重なって形成されたＰ-不純物領
域が備えられたことを特徴とする。また、本発明の目的
を達成するために、プルダウンデバイス、アクセスデバ
イスとプルアップデバイスとが備えられたＳＲＡＭセル
の製造方法において；アクティブ領域が定義され、上部
にゲート絶縁層及びゲートが形成された半導体基板を提
供する段階；プルダウンデバイス領域とアクセスデバイ
ス領域のゲート両側の基板内に、Ｎ-ソース及びドレー
ン領域をそれぞれ形成する段階；アクセスデバイス領域
のＮ-ソース及びドレーン領域の所定領域に、Ｐ- 不純
物領域を形成する段階；ゲートの両側壁に絶縁層スペー
サを形成する段階；及び、プルダウンデバイス領域とア
クセスデバイス領域のスペーサ両側の基板内に、Ｎ+ソ
ース及びドレーン領域を形成する段階を含むことを特徴
とする。
【０００７】
【作用】前記のように構成された本発明によると、ＳＲ
ＡＭセルのアクセスデバイスのＮ- ソース及びドレーン
領域の所定部分が、Ｐ- 不純物領域と重なるように形成
することによって、アクセスデバイスの寄生抵抗を増加
させることができるようになる。これによって、ＳＲＡ
Ｍのセル比が向上される。
ＡＭセルのアクセスデバイスのＮ- ソース及びドレーン
領域の所定部分が、Ｐ- 不純物領域と重なるように形成
することによって、アクセスデバイスの寄生抵抗を増加
させることができるようになる。これによって、ＳＲＡ
Ｍのセル比が向上される。
【０００８】
【実施例】以下、添付図面を参照して、本発明の実施例
を説明する。図２は、本発明の好ましい実施例による完
全ＣＭＯＳセルの構造を有する ＳＲＡＭセルを具現す
るための平面図である。図２において、Ａ１、Ａ２はプ
ルアップ用のＰＭＯＳトランジスタＱ１、 Ｑ２のアク
ティブ領域で、Ｂ１、Ｂ２はプルダウン用のＮＭＯＳト
ランジスタＱ３、Ｑ４とアクセス用のＮＭＯＳトランジ
スタＱ５、Ｑ６とのアクティブ領域で、Ｃ１〜Ｃ６はコ
ンタクト領域である。この時、Ｃ１及びＣ２は、ノード
Ｎ１、Ｎ２コンタクト領域であって、プルダウン用のＮ
ＭＯＳトランジスタＱ３、Ｑ４とアクセス用のＮＭＯＳ
トランジスタＱ５、Ｑ６は、アクティブ領域Ｂ１、Ｂ２
でそれぞれのノードコンタクト領域Ｃ１、Ｃ２を共有す
る。そして、Ｃ３及びＣ４は、アクセス用のＮＭＯＳト
ランジスタＱ５、Ｑ６のソースＳ５、Ｓ６コンタクト領
域で、Ｃ５はプルアップ用のＮＭＯＳトランジスタＱ
１、Ｑ２のそれぞれのソースＳ１、Ｓ２コンタクト領域
で、Ｃ６はプルダウン用のＮＭＯＳトランジスタＱ３、
Ｑ４のそれぞれのソースＳ３、Ｓ４コンタクト領域であ
る。３４ａ、３４ｂ、５４はワードラインで、Ｍはプル
アップ用のＰＭＯＳトランジスタＱ１、Ｑ２のＰ- ソー
ス及びドレーン領域の形成時に使用されるマスクパター
ンである。この時、マスクパターンＭは、内部がオープ
ンされたパターンであって、プルアップ用のＰＭＯＳト
ランジスタＱ１、Ｑ２のアクティブ領域Ａ１、Ａ２を露
出させると共に、アクセス用のＮＭＯＳトランジスタＱ
５、Ｑ６のワードライン５４の両側のアクティブ領域Ｂ
１、Ｂ２の所定部分を露出させる。
を説明する。図２は、本発明の好ましい実施例による完
全ＣＭＯＳセルの構造を有する ＳＲＡＭセルを具現す
るための平面図である。図２において、Ａ１、Ａ２はプ
ルアップ用のＰＭＯＳトランジスタＱ１、 Ｑ２のアク
ティブ領域で、Ｂ１、Ｂ２はプルダウン用のＮＭＯＳト
ランジスタＱ３、Ｑ４とアクセス用のＮＭＯＳトランジ
スタＱ５、Ｑ６とのアクティブ領域で、Ｃ１〜Ｃ６はコ
ンタクト領域である。この時、Ｃ１及びＣ２は、ノード
Ｎ１、Ｎ２コンタクト領域であって、プルダウン用のＮ
ＭＯＳトランジスタＱ３、Ｑ４とアクセス用のＮＭＯＳ
トランジスタＱ５、Ｑ６は、アクティブ領域Ｂ１、Ｂ２
でそれぞれのノードコンタクト領域Ｃ１、Ｃ２を共有す
る。そして、Ｃ３及びＣ４は、アクセス用のＮＭＯＳト
ランジスタＱ５、Ｑ６のソースＳ５、Ｓ６コンタクト領
域で、Ｃ５はプルアップ用のＮＭＯＳトランジスタＱ
１、Ｑ２のそれぞれのソースＳ１、Ｓ２コンタクト領域
で、Ｃ６はプルダウン用のＮＭＯＳトランジスタＱ３、
Ｑ４のそれぞれのソースＳ３、Ｓ４コンタクト領域であ
る。３４ａ、３４ｂ、５４はワードラインで、Ｍはプル
アップ用のＰＭＯＳトランジスタＱ１、Ｑ２のＰ- ソー
ス及びドレーン領域の形成時に使用されるマスクパター
ンである。この時、マスクパターンＭは、内部がオープ
ンされたパターンであって、プルアップ用のＰＭＯＳト
ランジスタＱ１、Ｑ２のアクティブ領域Ａ１、Ａ２を露
出させると共に、アクセス用のＮＭＯＳトランジスタＱ
５、Ｑ６のワードライン５４の両側のアクティブ領域Ｂ
１、Ｂ２の所定部分を露出させる。
【０００９】一方、本発明の平面図は、完全ＣＭＯＳ型
ＳＲＡＭセルに対してのみ図示しているが、ＨＲＬＳＲ
ＡＭ及び、ＰチャンネルポリシリコンＴＦＴ ＳＲＡＭ
セルにも同様に使用され得ることができる。図３Ａ及び
図３Ｂは、図２のＸ−Ｘ’線によるＳＲＡＭセルのアク
セス用のＮＭＯＳトランジスタＱ５とプルダウン用のＮ
ＭＯＳトランジスタＱ３の断面図であって、図３Ａ及び
図３Ｂを参照して、前記のＳＲＡＭセルの製造方法を詳
細に説明する。まず、図３Ａの図示のように、半導体基
板１上の所定部分に素子分離膜２が形成され、素子分離
層２間の基板上に、プルダウン用のＮＭＯＳトランジス
タ Ｑ３及びアクセス用のＮＭＯＳトランジスタＱ５の
ゲート絶縁層３３、５３とゲート３４ａ、５４とがそれ
ぞれ形成される。その後、ゲート３４ａ、５４両側の基
板１内にＮ- 不純物イオン、好ましくはＰイオンを、約
２×１０13乃至５×１０13イオン／cm2 の濃度でイオン
注入する。これによって、基板１内に、プルダウン用の
ＮＭＯＳトランジスタＱ３とアクセス用のＮＭＯＳトラ
ンジスタＱ５の共通Ｎ- ドレーン領域３５ｂ及び５５ｂ
と、Ｎ- ソース領域３５ａ、５５ａがそれぞれ形成され
る。それから、アクセス用のＮＭＯＳトランジスタＱ５
のゲート５４両側のＮ- ソース及びドレーン領域５５
ａ、５５ｂの所定部分に、低濃度のＰ型不純物イオン、
好ましくはＢまたはBF2 イオンを、約１×１０13乃至３
×１０13イオン／cm2 の濃度でイオン注入する。これに
よって、アクセス用のＮＭＯＳトランジスタＱ５のＮ-
ソース及びドレーン領域５５ａ、５５ｂと所定部分が重
なったＰ- イオン注入領域５６ａ、５６ｂがそれぞれ形
成される。
ＳＲＡＭセルに対してのみ図示しているが、ＨＲＬＳＲ
ＡＭ及び、ＰチャンネルポリシリコンＴＦＴ ＳＲＡＭ
セルにも同様に使用され得ることができる。図３Ａ及び
図３Ｂは、図２のＸ−Ｘ’線によるＳＲＡＭセルのアク
セス用のＮＭＯＳトランジスタＱ５とプルダウン用のＮ
ＭＯＳトランジスタＱ３の断面図であって、図３Ａ及び
図３Ｂを参照して、前記のＳＲＡＭセルの製造方法を詳
細に説明する。まず、図３Ａの図示のように、半導体基
板１上の所定部分に素子分離膜２が形成され、素子分離
層２間の基板上に、プルダウン用のＮＭＯＳトランジス
タ Ｑ３及びアクセス用のＮＭＯＳトランジスタＱ５の
ゲート絶縁層３３、５３とゲート３４ａ、５４とがそれ
ぞれ形成される。その後、ゲート３４ａ、５４両側の基
板１内にＮ- 不純物イオン、好ましくはＰイオンを、約
２×１０13乃至５×１０13イオン／cm2 の濃度でイオン
注入する。これによって、基板１内に、プルダウン用の
ＮＭＯＳトランジスタＱ３とアクセス用のＮＭＯＳトラ
ンジスタＱ５の共通Ｎ- ドレーン領域３５ｂ及び５５ｂ
と、Ｎ- ソース領域３５ａ、５５ａがそれぞれ形成され
る。それから、アクセス用のＮＭＯＳトランジスタＱ５
のゲート５４両側のＮ- ソース及びドレーン領域５５
ａ、５５ｂの所定部分に、低濃度のＰ型不純物イオン、
好ましくはＢまたはBF2 イオンを、約１×１０13乃至３
×１０13イオン／cm2 の濃度でイオン注入する。これに
よって、アクセス用のＮＭＯＳトランジスタＱ５のＮ-
ソース及びドレーン領域５５ａ、５５ｂと所定部分が重
なったＰ- イオン注入領域５６ａ、５６ｂがそれぞれ形
成される。
【００１０】この時、Ｐ- イオン注入領域５６ａ、５６
ｂは、図３に図示されてはいないが、マスクパターンＭ
（図２参照）を利用したイオン注入工程によって、プル
アップ用のＰＭＯＳトランジスタＱ１、Ｑ２のＰ- ソー
ス及びドレーン領域を形成する時に同時に形成される。
そして、Ｐ- イオン注入領域５６ａ、５６ｂのＰ型不純
物のＢイオンの濃度は、Ｎ- ソース及びドレーン領域３
５ａ、３５ｂ及び５５ｂ、５５ａのＮ型不純物のＰイオ
ンの濃度より小さくする。これによって、アクセス用の
ＮＭＯＳトランジスタＱ５のＮ型不純物濃度が、プルダ
ウン用のＮＭＯＳトランジスタＱ３のＮ型不純物濃度に
比して低くなる。すなわち、アクセス用のＮＭＯＳトラ
ンジスタＱ５のＮ- ソース及びドレーン領域５５ａ、５
５ｂのＮ型不純物の Ｐイオンの濃度は、約２×１０18
乃至５×１０18イオン／cm3 となり、Ｐ- イオン注入領
域５６ａ、５６ｂのＰ型不純物のＢイオンの濃度は、約
１×１０18乃至３×１０18イオン／cm3 となる。これに
よって、Ｎ- ソース及びドレーン領域５５ａ、５５とＰ
- イオン注入領域５６ａ、５６ｂとが重なった領域のＮ
型不純物濃度は、約１×１０18乃至２×１０18イオン／
cm3 となる。
ｂは、図３に図示されてはいないが、マスクパターンＭ
（図２参照）を利用したイオン注入工程によって、プル
アップ用のＰＭＯＳトランジスタＱ１、Ｑ２のＰ- ソー
ス及びドレーン領域を形成する時に同時に形成される。
そして、Ｐ- イオン注入領域５６ａ、５６ｂのＰ型不純
物のＢイオンの濃度は、Ｎ- ソース及びドレーン領域３
５ａ、３５ｂ及び５５ｂ、５５ａのＮ型不純物のＰイオ
ンの濃度より小さくする。これによって、アクセス用の
ＮＭＯＳトランジスタＱ５のＮ型不純物濃度が、プルダ
ウン用のＮＭＯＳトランジスタＱ３のＮ型不純物濃度に
比して低くなる。すなわち、アクセス用のＮＭＯＳトラ
ンジスタＱ５のＮ- ソース及びドレーン領域５５ａ、５
５ｂのＮ型不純物の Ｐイオンの濃度は、約２×１０18
乃至５×１０18イオン／cm3 となり、Ｐ- イオン注入領
域５６ａ、５６ｂのＰ型不純物のＢイオンの濃度は、約
１×１０18乃至３×１０18イオン／cm3 となる。これに
よって、Ｎ- ソース及びドレーン領域５５ａ、５５とＰ
- イオン注入領域５６ａ、５６ｂとが重なった領域のＮ
型不純物濃度は、約１×１０18乃至２×１０18イオン／
cm3 となる。
【００１１】図３Ｂの図示のように、図３Ａの構造上に
絶縁層、好ましくは酸化膜または窒化膜が蒸着され、ゲ
ート３４ａ、５４の表面が露出されるように異方性ブラ
ンケット蝕刻されることによって、ゲート３４ａ、５４
両側壁にＬＤＤ用の絶縁層スペーサ３７、５７が形成さ
れる。そして、絶縁膜スペーサ３７、５７両側の基板内
にＮ+ 不純物イオン、好ましくはＡｓイオンを、約１×
１０15乃至７×１０15イオン／cm2 の濃度でイオン注入
することによって、プルダウン用のＮＭＯＳトランジス
タＱ３及びアクセス用のＮＭＯＳトランジスタＱ５のＮ
+ ソース及びドレーン領域３８ａ、３８ｂ及び５８ｂ、
５８ａがそれぞれ形成される。この時、Ｎ+ ソース及び
ドレーン領域３８ａ、３８ｂ及び５８ｂ、５８ａのＮ型
不純物のＡｓイオンの濃度は、約３×１０19乃至３×１
０20イオン／cm3 となる。その後、基板の前面に層間絶
縁層９が形成され、Ｎ+ ソース及びドレーン領域３８
ａ、３８ｂ及び５８ｂ、５８ａのコンタクト部位がそれ
ぞれ露出されるように、層間絶縁層９が蝕刻されてコン
タクトホールが形成される。そして、前記のコンタクト
ホールに埋め立てられるように、層間絶縁層９上に金属
層が蒸着された後、予定された形態にパターニングされ
て、Ｎ+ ソース及びドレーン領域３８ａ、３８ｂ及び５
８ｂ、５８ａと、それぞれコンタクトされた金属配線層
１０ａ、１０ｂ、１０ｃとが形成される。
絶縁層、好ましくは酸化膜または窒化膜が蒸着され、ゲ
ート３４ａ、５４の表面が露出されるように異方性ブラ
ンケット蝕刻されることによって、ゲート３４ａ、５４
両側壁にＬＤＤ用の絶縁層スペーサ３７、５７が形成さ
れる。そして、絶縁膜スペーサ３７、５７両側の基板内
にＮ+ 不純物イオン、好ましくはＡｓイオンを、約１×
１０15乃至７×１０15イオン／cm2 の濃度でイオン注入
することによって、プルダウン用のＮＭＯＳトランジス
タＱ３及びアクセス用のＮＭＯＳトランジスタＱ５のＮ
+ ソース及びドレーン領域３８ａ、３８ｂ及び５８ｂ、
５８ａがそれぞれ形成される。この時、Ｎ+ ソース及び
ドレーン領域３８ａ、３８ｂ及び５８ｂ、５８ａのＮ型
不純物のＡｓイオンの濃度は、約３×１０19乃至３×１
０20イオン／cm3 となる。その後、基板の前面に層間絶
縁層９が形成され、Ｎ+ ソース及びドレーン領域３８
ａ、３８ｂ及び５８ｂ、５８ａのコンタクト部位がそれ
ぞれ露出されるように、層間絶縁層９が蝕刻されてコン
タクトホールが形成される。そして、前記のコンタクト
ホールに埋め立てられるように、層間絶縁層９上に金属
層が蒸着された後、予定された形態にパターニングされ
て、Ｎ+ ソース及びドレーン領域３８ａ、３８ｂ及び５
８ｂ、５８ａと、それぞれコンタクトされた金属配線層
１０ａ、１０ｂ、１０ｃとが形成される。
【００１２】
【発明の効果】上述したとおり、ＳＲＡＭセルのアクセ
スデバイスのＮ- ソース及びドレーン領域の所定部分
が、Ｐ- イオン注入領域と重なるように形成することに
よって、Ｎ- ソース及びドレーン領域の不純物濃度を選
択的に減少される。これによって、アクセスデバイスの
寄生抵抗を増加されるようになって、ＳＲＡＭのセル比
が向上される。また、セルの大きさを減少させることが
できるので、デバイスの高集積化を達成することができ
る。また、本発明は前記の実施例に限定されず、本発明
の技術的な要旨から外れない範囲内において、多様に変
形させて実施することができる。
スデバイスのＮ- ソース及びドレーン領域の所定部分
が、Ｐ- イオン注入領域と重なるように形成することに
よって、Ｎ- ソース及びドレーン領域の不純物濃度を選
択的に減少される。これによって、アクセスデバイスの
寄生抵抗を増加されるようになって、ＳＲＡＭのセル比
が向上される。また、セルの大きさを減少させることが
できるので、デバイスの高集積化を達成することができ
る。また、本発明は前記の実施例に限定されず、本発明
の技術的な要旨から外れない範囲内において、多様に変
形させて実施することができる。
【図１】完全ＣＭＯＳセルの構造を有するＳＲＡＭセル
の等価回路図である。
の等価回路図である。
【図２】本発明の実施例による完全ＣＭＯＳセルの構造
を有するＳＲＡＭセルの平面図である。
を有するＳＲＡＭセルの平面図である。
【図３】図３Ａ及び図３Ｂは、本発明によるＳＲＡＭセ
ルの製造方法を説明するための工程断面図である。
ルの製造方法を説明するための工程断面図である。
0１：半導体基板 ２：素子分離膜 ９：層間絶縁層 １０ａ、１０ｂ、１０ｃ：金属配線層 ３３、５３：ゲート絶縁膜 ３４ａ、５４：ゲート ３５ａ、５５ａ：Ｎ- ソース領域 ３５ｂ及び５５ｂ：Ｎ- ドレーン領域 ５６ａ、５６ｂ：Ｐ- イオン注入領域 ３７、５７：絶縁膜スペーサ ３８ａ、５８ａ：Ｎ+ ソース領域 ３８ｂ及び５８ｂ：Ｎ+ ドレーン領域 Ｑ３：プルダウン用のＮＭＯＳトランジスタ Ｑ５：アクセス用のＮＭＯＳトランジスタ Ａ１、Ａ２、Ｂ１、Ｂ２：アクティブ領域 Ｃ１〜Ｃ６：コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 21/336 H01L 27/10 371 H01L 27/11 H01L 29/78 H01L 29/786
Claims (17)
- 【請求項１】 ＬＤＤ構造のソース及び／又はドレーン
領域がそれぞれ備えられたプルダウンデバイス、アクセ
スデバイスとプルアップデバイスとが備えられたＳＲＡ
Ｍセルにおいて； 前記アクセスデバイスのソース及び／又はドレーン領域
は、 Ｎ+ ソース及び／又はドレーン領域と； 前記Ｎ+ ソース及び／又はドレーン領域の下部に形成さ
れたＮ-ソース及び／又はドレーン領域と；前記Ｎ + ソース及び／又はドレーン領域のチャネルに相
対する部分を覆って、アクセスデバイスの寄生抵抗が増
加されるように、前記Ｎ + ソース及び／又はドレーン領
域及び Ｎ- ソース及び／又はドレーン領域と所定部分が
重なって形成されたＰ-不純物領域を備えたことを特徴
とするＳＲＡＭセル。 - 【請求項２】 前記アクセスデバイスの前記Ｐ- 不純物
領域と、前記Ｎ- ソース及びドレーン領域とが重なった
領域のＮ型不純物濃度が、前記Ｎ- ソース及びドレーン
領域の不純物濃度より低いことを特徴とする請求項１記
載のＳＲＡＭセル。 - 【請求項３】 前記アクセスデバイスの重なった領域の
Ｎ型不純物濃度は、１×１０18乃至２×１０18イオン／
cm3 で、前記Ｎ -ソース及びドレーン領域のＮ型不純物
濃度は、２×１０18乃至５×１０18イオン／cm3 である
ことを特徴とする請求項２記載のＳＲＡＭセル。 - 【請求項４】 前記プルアップデバイスは、Ｐチャンネ
ルバルクＭＯＳＦＥＴであることを特徴とする請求項１
記載のＳＲＡＭセル。 - 【請求項５】 前記プルアップデバイスは、抵抗である
ことを特徴とする請求項１記載のＳＲＡＭセル。 - 【請求項６】 前記プルアップデバイスは、Ｐチャンネ
ルポリシリコンＴＦＴであることを特徴とする請求項１
記載のＳＲＡＭセル。 - 【請求項７】 プルダウンデバイス、アクセスデバイス
とプルアップデバイスとが備えられたＳＲＡＭセルの製
造方法において；アクティブ領域が定義され、上部にゲ
ート絶縁層及びゲートが形成された半導体基板を提供す
る段階；前記のプルダウンデバイス領域と前記のアクセ
スデバイス領域の前記ゲート両側の基板上に、Ｎ- ソー
ス及びドレーン領域をそれぞれ形成する段階；及び、前
記アクセスデバイス領域の前記Ｎ- ソース及びドレーン
領域の所定領域に、Ｐ-不純物領域を形成する段階を含
むことを特徴とするＳＲＡＭセルの製造方法。 - 【請求項８】 前記Ｐ- 不純物領域は、前記プルアップ
デバイス領域のＰ-ソース及びドレーン領域を形成する
時に、同時に形成されることを特徴とする、請求項７記
載のＳＲＡＭセルの製造方法。 - 【請求項９】 前記Ｐ- 不純物領域の不純物濃度は、前
記Ｎ- ソース及びドレン領域の不純物濃度より低いこと
を特徴とする請求項７記載のＳＲＡＭセルの製造方法。 - 【請求項10】 前記Ｎ- ソース及びドレーン領域は、Ｐ
イオンを２×１０13乃至５×１０13イオン／cm2 の濃度
でイオン注入して形成することを特徴とする、請求項９
記載のＳＲＡＭセルの製造方法。 - 【請求項11】 前記Ｐ- 不純物領域は、BF2 イオンを１
×１０13乃至３×１０13イオン／cm2 の濃度でイオン注
入して形成することを特徴とする請求項９記載のＳＲＡ
Ｍセルの製造方法。 - 【請求項12】 前記Ｐ- 不純物領域は、Ｂイオンを１×
１０13乃至３×１０13イオン／cm2 の濃度でイオン注入
して形成することを特徴とする請求項９記載のＳＲＡＭ
セルの製造方法。 - 【請求項13】 前記Ｐ- 不純物領域を形成する段階以降
に、前記ゲート両側壁に絶縁層スペーサを形成する段
階；及び、 前記プルダウンデバイス領域と前記アクセスデバイス領
域との前記スペーサ両側の基板内に、Ｎ+ ソース及びド
レーン領域を形成する段階を更に含むことを特徴とする
請求項７記載のＳＲＡＭセルの製造方法。 - 【請求項14】 前記Ｎ+ ソース及びドレーン領域は、Ａ
ｓイオンを１×１０15乃至７×１０15イオン／cm2 の濃
度でイオン注入して形成することを特徴とする、請求項
１３記載のＳＲＡＭセルの製造方法。 - 【請求項15】 前記プルアップデバイスは、Ｐチャンネ
ルバルクＭＯＳＦＥＴであることを特徴とする請求項７
記載のＳＲＡＭセルの製造方法。 - 【請求項16】 前記プルアップデバイスは、抵抗である
ことを特徴とする請求項７記載のＳＲＡＭセルの製造方
法。 - 【請求項17】 前記プルアップデバイスは、Ｐチャンネ
ルポリシリコンＴＦＴであることを特徴とする請求項７
記載のＳＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P8940 | 1996-03-28 | ||
| KR1019960008940A KR100214841B1 (ko) | 1996-03-29 | 1996-03-29 | 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032267A JPH1032267A (ja) | 1998-02-03 |
| JP2958909B2 true JP2958909B2 (ja) | 1999-10-06 |
Family
ID=19454324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094622A Expired - Lifetime JP2958909B2 (ja) | 1996-03-28 | 1997-03-28 | Ｓｒａｍセル及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2958909B2 (ja) |
| KR (1) | KR100214841B1 (ja) |
| CN (1) | CN1101599C (ja) |
| TW (1) | TW373305B (ja) |
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|---|---|---|---|---|
| KR100212173B1 (ko) * | 1996-06-29 | 1999-08-02 | 김영환 | 반도체 소자의 제조방법 |
| JP3058119B2 (ja) * | 1997-04-25 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6108584A (en) * | 1997-07-09 | 2000-08-22 | Sony Corporation | Multichannel digital audio decoding method and apparatus |
| US6713345B1 (en) * | 1997-09-23 | 2004-03-30 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench |
| US5872030A (en) | 1997-10-27 | 1999-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of improving beta ratio in SRAM and device manufactured thereby |
| US6429495B2 (en) * | 1998-06-17 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with address programming circuit |
| JP3733252B2 (ja) * | 1998-11-02 | 2006-01-11 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6573166B2 (en) * | 2001-07-03 | 2003-06-03 | United Microelectronics Corp. | Method of fabricating a LDD with different resistance value |
| US7112856B2 (en) * | 2002-07-12 | 2006-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device having a merged region and method of fabrication |
| US7615822B1 (en) * | 2002-12-23 | 2009-11-10 | Volterra Semiconductor Corporation | Diffused drain transistor |
| KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
| JP2005116891A (ja) * | 2003-10-09 | 2005-04-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7163856B2 (en) | 2003-11-13 | 2007-01-16 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor |
| US7074659B2 (en) * | 2003-11-13 | 2006-07-11 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor |
| US7220633B2 (en) * | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| JP4459655B2 (ja) * | 2004-02-27 | 2010-04-28 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| JP2007165398A (ja) * | 2005-12-09 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8822295B2 (en) * | 2012-04-03 | 2014-09-02 | International Business Machines Corporation | Low extension dose implants in SRAM fabrication |
| US9847233B2 (en) * | 2014-07-29 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4499652A (en) * | 1983-09-15 | 1985-02-19 | Mostek Corporation | Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects |
| JPH0744269B2 (ja) * | 1985-04-19 | 1995-05-15 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| DE69229842T2 (de) * | 1991-03-27 | 2000-04-20 | Fujitsu Ltd. | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| JPH05121695A (ja) * | 1991-09-30 | 1993-05-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP3050717B2 (ja) * | 1993-03-24 | 2000-06-12 | シャープ株式会社 | 半導体装置の製造方法 |
| US5324973A (en) * | 1993-05-03 | 1994-06-28 | Motorola Inc. | Semiconductor SRAM with trench transistors |
| US5451534A (en) * | 1994-12-14 | 1995-09-19 | United Microelectronics Corporation | Method of making single layer thin film transistor static random access memory cell |
| US5629546A (en) * | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| JP2787908B2 (ja) * | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
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1999
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