JP2929438B2 - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に動作が安定し、かつ低電圧特性に優れた半
導体メモリ装置及びその製造方法に関するものである。
に係り、特に動作が安定し、かつ低電圧特性に優れた半
導体メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】以下、添付図面に基づき従来の半導体メ
モリ装置の製造方法を説明する。図１は一般的なＳＲＡ
Ｍセルの回路図であり、図２〜図４は従来のＳＲＡＭセ
ルの製造方法を示す図であり、アクセストランジスタと
ドライブトランジスタを通る線上の断面図で示してい
る。ＳＲＡＭセルは、図１に示すように、ワードライン
Ｗ／Ｌにゲートを接続された２つのアクセストランジス
タＴＡ１、ＴＡ２を有し、一方のドレインに他方のゲー
トが接続されるようにゲートがたすき掛けされた２つの
ドライブトランジスタＴＤ１、ＴＤ２を有している。そ
れぞれのドライブトランジスタのドレインはさらに負荷
抵抗ＲＬ１、ＲＬ２を介してＶccに接続され、ソースは
いずれもＶssに接続されている。以下ＳＲＡＭの製造方
法について説明する。
モリ装置の製造方法を説明する。図１は一般的なＳＲＡ
Ｍセルの回路図であり、図２〜図４は従来のＳＲＡＭセ
ルの製造方法を示す図であり、アクセストランジスタと
ドライブトランジスタを通る線上の断面図で示してい
る。ＳＲＡＭセルは、図１に示すように、ワードライン
Ｗ／Ｌにゲートを接続された２つのアクセストランジス
タＴＡ１、ＴＡ２を有し、一方のドレインに他方のゲー
トが接続されるようにゲートがたすき掛けされた２つの
ドライブトランジスタＴＤ１、ＴＤ２を有している。そ
れぞれのドライブトランジスタのドレインはさらに負荷
抵抗ＲＬ１、ＲＬ２を介してＶccに接続され、ソースは
いずれもＶssに接続されている。以下ＳＲＡＭの製造方
法について説明する。
【０００３】図２に示すように、半導体基板１に活性領
域とフィールド領域を定めた後、フィールド領域上にフ
ィールド絶縁膜２を形成する。そして、全面に酸化膜を
堆積してゲート酸化膜３を形成する。この後に、第１セ
ルノードＣＮ１と第２ドライブトランジスタのゲート電
極とを接続させるための埋込コンタクト（ＢＣ）領域を
定めて埋込コンタクト領域４のゲート酸化膜３を除去す
る。図３に示すように、埋込コンタクト領域４の半導体
基板１にＮ+ 不純物イオンを注入してＮ+ 不純物領域５
を形成する。この後に、全面にポリシリコン層を堆積
し、所定の領域をパターニングしてアクセストランジス
タのゲート電極６ｂとドライブトランジスタのゲート電
極６ａとを形成する。このとき、ドライブトランジスタ
のゲート電極６ａは、埋込コンタクト領域ＢＣのＮ+ 不
純物領域５とコンタクトされる。そして、半導体基板１
のアクセストランジスタのゲート電極６ｂの両側に低濃
度のＮ型不純物イオンを注入してＬＤＤ領域７を形成す
る。
域とフィールド領域を定めた後、フィールド領域上にフ
ィールド絶縁膜２を形成する。そして、全面に酸化膜を
堆積してゲート酸化膜３を形成する。この後に、第１セ
ルノードＣＮ１と第２ドライブトランジスタのゲート電
極とを接続させるための埋込コンタクト（ＢＣ）領域を
定めて埋込コンタクト領域４のゲート酸化膜３を除去す
る。図３に示すように、埋込コンタクト領域４の半導体
基板１にＮ+ 不純物イオンを注入してＮ+ 不純物領域５
を形成する。この後に、全面にポリシリコン層を堆積
し、所定の領域をパターニングしてアクセストランジス
タのゲート電極６ｂとドライブトランジスタのゲート電
極６ａとを形成する。このとき、ドライブトランジスタ
のゲート電極６ａは、埋込コンタクト領域ＢＣのＮ+ 不
純物領域５とコンタクトされる。そして、半導体基板１
のアクセストランジスタのゲート電極６ｂの両側に低濃
度のＮ型不純物イオンを注入してＬＤＤ領域７を形成す
る。
【０００４】図４に示すように、全面に酸化膜を堆積し
た後、エッチバックして、アクセストランジスタのゲー
ト電極６ｂとドライブトランジスタのゲート電極６ａの
両側面に側壁絶縁膜８を形成する。この後に、側壁絶縁
膜８を形成させたアクセストランジスタのゲート電極６
ｂとドライブトランジスタのゲート電極６ａの両側に高
濃度のＮ型不純物イオンを注入してソース／ドレイン領
域９を形成する。そして、全面に層間絶縁膜１０を堆積
した後、ドライブトランジスタのゲート電極６ａの一方
の側、すなわち一方の埋込コンタクト領域５とアクセス
トランジスタのゲート電極６ｂとの間のソース／ドレイ
ン領域９上のゲート酸化膜３と層間絶縁膜１０を異方性
エッチングしてコンタクトホールを形成する。ドーピン
グされないポリシリコン層を全面に堆積した後、ソース
／ドレイン領域９とコンタクトされるように、ドーピン
グされないポリシリコン層をパターニングして負荷ポリ
シリコン層１１を形成する。
た後、エッチバックして、アクセストランジスタのゲー
ト電極６ｂとドライブトランジスタのゲート電極６ａの
両側面に側壁絶縁膜８を形成する。この後に、側壁絶縁
膜８を形成させたアクセストランジスタのゲート電極６
ｂとドライブトランジスタのゲート電極６ａの両側に高
濃度のＮ型不純物イオンを注入してソース／ドレイン領
域９を形成する。そして、全面に層間絶縁膜１０を堆積
した後、ドライブトランジスタのゲート電極６ａの一方
の側、すなわち一方の埋込コンタクト領域５とアクセス
トランジスタのゲート電極６ｂとの間のソース／ドレイ
ン領域９上のゲート酸化膜３と層間絶縁膜１０を異方性
エッチングしてコンタクトホールを形成する。ドーピン
グされないポリシリコン層を全面に堆積した後、ソース
／ドレイン領域９とコンタクトされるように、ドーピン
グされないポリシリコン層をパターニングして負荷ポリ
シリコン層１１を形成する。
【０００５】次に、一般的なＳＲＡＭセルの第１セルノ
ードＣＮ１に“１”を書き込む動作について説明する。
一般的に、あるデータをセルに書き込むためには、ワー
ドライン（Ｗ／Ｌ）に５Ｖを加え、第１アクセストラン
ジスタＴＡ１と第２アクセストランジスタＴＡ２をター
ンオンさせる。次に、ビットライン又はビットバーライ
ンに書き込むデータ値を印加する。これにより、第１ア
クセストランジスタと第２アクセストランジスタを介し
て第１セルノードＣＮ１と第２セルノードＣＮ２にそれ
ぞれのビットラインとビットバーラインのデータを格納
する。第１セルノードＣＮ１に格納される電圧はＶCN1
＝Ｖｃｃ−Ｖｔｈ’（ＴＡ１）に示す関係式で表され
る。Ｖｔｈ’（ＴＡ１）は第１アクセストランジスタＴ
Ａ１のバックバイアス効果により増加したしきい値電圧
である。例えば、Ｖｃｃ＝５Ｖであるとき、第１セルノ
ードＣＮ１に格納される電圧は、ＶCN1 ＝５−１．５＝
３．５Ｖである。
ードＣＮ１に“１”を書き込む動作について説明する。
一般的に、あるデータをセルに書き込むためには、ワー
ドライン（Ｗ／Ｌ）に５Ｖを加え、第１アクセストラン
ジスタＴＡ１と第２アクセストランジスタＴＡ２をター
ンオンさせる。次に、ビットライン又はビットバーライ
ンに書き込むデータ値を印加する。これにより、第１ア
クセストランジスタと第２アクセストランジスタを介し
て第１セルノードＣＮ１と第２セルノードＣＮ２にそれ
ぞれのビットラインとビットバーラインのデータを格納
する。第１セルノードＣＮ１に格納される電圧はＶCN1
＝Ｖｃｃ−Ｖｔｈ’（ＴＡ１）に示す関係式で表され
る。Ｖｔｈ’（ＴＡ１）は第１アクセストランジスタＴ
Ａ１のバックバイアス効果により増加したしきい値電圧
である。例えば、Ｖｃｃ＝５Ｖであるとき、第１セルノ
ードＣＮ１に格納される電圧は、ＶCN1 ＝５−１．５＝
３．５Ｖである。
【０００６】
【発明が解決しようとする課題】上記の従来の半導体メ
モリ装置の製造方法は、以下の問題点があった。アクセ
ストランジスタのバックバイアス電圧が大きくなるほ
ど、バックバイアス電圧によるアクセストランジスタの
しきい値電圧（Ｖｔｈ‘（ＴＡ１））が増加するため、
低電圧動作時にＳＲＡＭセルの動作安定度が低下する。
本発明は、上記の問題点を解決するためになされたもの
で、低電圧動作の特性を改善して、装置の動作の信頼性
を高めるのに適する半導体メモリ装置及びその製造方法
を提供することを目的とする。
モリ装置の製造方法は、以下の問題点があった。アクセ
ストランジスタのバックバイアス電圧が大きくなるほ
ど、バックバイアス電圧によるアクセストランジスタの
しきい値電圧（Ｖｔｈ‘（ＴＡ１））が増加するため、
低電圧動作時にＳＲＡＭセルの動作安定度が低下する。
本発明は、上記の問題点を解決するためになされたもの
で、低電圧動作の特性を改善して、装置の動作の信頼性
を高めるのに適する半導体メモリ装置及びその製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリ装置は、第１、第２アクセス
トランジスタ、第１、第２ドライブトランジスタ、そし
て第１、第２負荷抵抗を備え、第１アクセストランジス
タの第１端と第２ドライブトランジスタのゲート端と第
１ロードトランジスタとが共通連結されている第１セル
ノードと、第２アクセストランジスタの第１端と第１ド
ライブトランジスタのゲート端と第２ロードトランジス
タとが共通連結されている第２セルノードとで構成され
ている半導体メモリ装置において、第１セルノードに連
結され電圧を変化させる第１電圧シフタと、第２セルノ
ードに連結され電圧を変化させる第２電圧シフタとを設
けたことを特徴とする。
めの本発明の半導体メモリ装置は、第１、第２アクセス
トランジスタ、第１、第２ドライブトランジスタ、そし
て第１、第２負荷抵抗を備え、第１アクセストランジス
タの第１端と第２ドライブトランジスタのゲート端と第
１ロードトランジスタとが共通連結されている第１セル
ノードと、第２アクセストランジスタの第１端と第１ド
ライブトランジスタのゲート端と第２ロードトランジス
タとが共通連結されている第２セルノードとで構成され
ている半導体メモリ装置において、第１セルノードに連
結され電圧を変化させる第１電圧シフタと、第２セルノ
ードに連結され電圧を変化させる第２電圧シフタとを設
けたことを特徴とする。
【０００８】上記のように構成された本発明の半導体メ
モリ装置の製造方法は、半導体基板に一方向に第１、第
２アクセストランジスタのゲートと第１、第２ドライブ
トランジスタのゲートを形成する工程と、第１、第２ア
クセストランジスタのゲートの両側の基板に第１、第２
不純物領域を形成する工程と、第１アクセストランジス
タのゲートと第１ドライブトランジスタのゲートとの上
面に第１電圧シフタのゲートを、第２アクセストランジ
スタのゲートと第２ドライブトランジスタのゲートとの
上面に第２電圧シフタのゲートを形成する工程と、第
１、第２アクセストランジスタの各第２不純物領域に第
１、第２電圧シフタの第１不純物領域、チャンネル領
域、第２不純物領域を形成する工程と、第１アクセスト
ランジスタの第１不純物領域及び第１電圧シフタの第１
不純物領域にコンタクトされるように第１負荷抵抗を、
第２アクセストランジスタの第１不純物領域及び第２電
圧シフタの第１不純物領域にコンタクトされるように第
２負荷抵抗を形成する工程と、第１アクセストランジス
タの第２不純物領域と第１電圧シフタの第２不純物領域
にコンタクトされるビットラインと、第２アクセストラ
ンジスタの第２不純物領域と第２電圧シフタの第２不純
物領域にコンタクトされるビットバーラインとを形成す
る工程とを備えることを特徴とする。
モリ装置の製造方法は、半導体基板に一方向に第１、第
２アクセストランジスタのゲートと第１、第２ドライブ
トランジスタのゲートを形成する工程と、第１、第２ア
クセストランジスタのゲートの両側の基板に第１、第２
不純物領域を形成する工程と、第１アクセストランジス
タのゲートと第１ドライブトランジスタのゲートとの上
面に第１電圧シフタのゲートを、第２アクセストランジ
スタのゲートと第２ドライブトランジスタのゲートとの
上面に第２電圧シフタのゲートを形成する工程と、第
１、第２アクセストランジスタの各第２不純物領域に第
１、第２電圧シフタの第１不純物領域、チャンネル領
域、第２不純物領域を形成する工程と、第１アクセスト
ランジスタの第１不純物領域及び第１電圧シフタの第１
不純物領域にコンタクトされるように第１負荷抵抗を、
第２アクセストランジスタの第１不純物領域及び第２電
圧シフタの第１不純物領域にコンタクトされるように第
２負荷抵抗を形成する工程と、第１アクセストランジス
タの第２不純物領域と第１電圧シフタの第２不純物領域
にコンタクトされるビットラインと、第２アクセストラ
ンジスタの第２不純物領域と第２電圧シフタの第２不純
物領域にコンタクトされるビットバーラインとを形成す
る工程とを備えることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体メモリ装置及びその製造方法を説明す
る。図５は本実施形態のＳＲＡＭセルの回路図であり、
図６は本実施形態のＳＲＡＭセルのアクセストランジス
タとドライブトランジスタを示す斜視図であり、図７〜
図１０は本実施形態のＳＲＡＭセルの製造方法を示すア
クセストランジスタとドライブトランジスタを通る線上
の断面図であり、図１１〜図１６は本実施形態のＳＲＡ
Ｍセルの工程手順に従う平面図である。
施形態の半導体メモリ装置及びその製造方法を説明す
る。図５は本実施形態のＳＲＡＭセルの回路図であり、
図６は本実施形態のＳＲＡＭセルのアクセストランジス
タとドライブトランジスタを示す斜視図であり、図７〜
図１０は本実施形態のＳＲＡＭセルの製造方法を示すア
クセストランジスタとドライブトランジスタを通る線上
の断面図であり、図１１〜図１６は本実施形態のＳＲＡ
Ｍセルの工程手順に従う平面図である。
【００１０】まず、本実施形態の半導体メモリ装置を説
明する。図５に示すように、本半導体メモリ装置は、第
１、第２アクセストランジスタＴＡ１、ＴＡ２と、第
１、第２ドライブトランジスタＴＤ１、ＴＤ２と、第
１、第２ＰＭＯＳトランジスタＰ１、Ｐ２と、第１、第
２ダイオードＤ１、Ｄ２と、第１、第２負荷抵抗ＲＬ
１、ＲＬ２とを備えている。
明する。図５に示すように、本半導体メモリ装置は、第
１、第２アクセストランジスタＴＡ１、ＴＡ２と、第
１、第２ドライブトランジスタＴＤ１、ＴＤ２と、第
１、第２ＰＭＯＳトランジスタＰ１、Ｐ２と、第１、第
２ダイオードＤ１、Ｄ２と、第１、第２負荷抵抗ＲＬ
１、ＲＬ２とを備えている。
【００１１】第１アクセストランジスタＴＡ１と第２ア
クセストランジスタＴＡ２は、ワードライン（Ｗ／Ｌ）
にそれぞれのゲートが連結され、第１アクセストランジ
スタＴＡ１のソース領域はビットラインに、第２アクセ
ストランジスタＴＡ２のソースはビットバーラインにそ
れぞれ連結される。第２ドライブトランジスタＴＤ２の
ゲートは第１アクセストランジスタＴＡ１のドレインに
連結され、ドレインは第２アクセストランジスタＴＡ２
のドレインと第２負荷抵抗ＲＬ２及び第１ＰＭＯＳトラ
ンジスタＰ１のゲートと第２セルノードＣＮ２とに共通
に連結される。一方、第１ドライブトランジスタＴＤ１
のゲートは第２アクセストランジスタＴＡ２のドレイン
に連結され、ドレインは第１アクセストランジスタＴＡ
１のドレインと第１負荷抵抗ＲＬ１及び第２ＰＭＯＳト
ランジスタＰ２のゲートと第１セルノードＣＮ１とに共
通に連結される。
クセストランジスタＴＡ２は、ワードライン（Ｗ／Ｌ）
にそれぞれのゲートが連結され、第１アクセストランジ
スタＴＡ１のソース領域はビットラインに、第２アクセ
ストランジスタＴＡ２のソースはビットバーラインにそ
れぞれ連結される。第２ドライブトランジスタＴＤ２の
ゲートは第１アクセストランジスタＴＡ１のドレインに
連結され、ドレインは第２アクセストランジスタＴＡ２
のドレインと第２負荷抵抗ＲＬ２及び第１ＰＭＯＳトラ
ンジスタＰ１のゲートと第２セルノードＣＮ２とに共通
に連結される。一方、第１ドライブトランジスタＴＤ１
のゲートは第２アクセストランジスタＴＡ２のドレイン
に連結され、ドレインは第１アクセストランジスタＴＡ
１のドレインと第１負荷抵抗ＲＬ１及び第２ＰＭＯＳト
ランジスタＰ２のゲートと第１セルノードＣＮ１とに共
通に連結される。
【００１２】第１ドライブトランジスタＴＤ１と第２ド
ライブトランジスタＴＤ２のそれぞれのドレインは、そ
れぞれ第１、第２負荷抵抗ＲＬ１、ＲＬ２を介して供給
電圧端Ｖｃｃに連結され、第１ドライブトランジスタＴ
Ｄ１と第２ドライブトランジスタＴＤ２のそれぞれのソ
ースは、接地電圧端Ｖｓｓに連結されている。
ライブトランジスタＴＤ２のそれぞれのドレインは、そ
れぞれ第１、第２負荷抵抗ＲＬ１、ＲＬ２を介して供給
電圧端Ｖｃｃに連結され、第１ドライブトランジスタＴ
Ｄ１と第２ドライブトランジスタＴＤ２のそれぞれのソ
ースは、接地電圧端Ｖｓｓに連結されている。
【００１３】第１ＰＭＯＳトランジスタＰ１は、第２ア
クセストランジスタのドレインにゲートが連結され、ビ
ットラインにソースが連結されている。この第１ＰＭＯ
Ｓトランジスタは電圧シフタとして動作するものであ
る。ドレインは第１アクセストランジスタＴＡ１のドレ
インに第１ダイオードＤ１を介して接続されている。同
様に、電圧シフタの機能を行う第２ＰＭＯＳトランジス
タＰ２は、第１アクセストランジスタのドレインにゲー
トが連結され、ビットバーラインにソースが連結されて
いる。さらに、第２ダイオードＤ２が第２ＰＲＰＭＰ２
のドレインと第２アクセストランジスタＴＡ２のドレイ
ンとの間に接続されている。
クセストランジスタのドレインにゲートが連結され、ビ
ットラインにソースが連結されている。この第１ＰＭＯ
Ｓトランジスタは電圧シフタとして動作するものであ
る。ドレインは第１アクセストランジスタＴＡ１のドレ
インに第１ダイオードＤ１を介して接続されている。同
様に、電圧シフタの機能を行う第２ＰＭＯＳトランジス
タＰ２は、第１アクセストランジスタのドレインにゲー
トが連結され、ビットバーラインにソースが連結されて
いる。さらに、第２ダイオードＤ２が第２ＰＲＰＭＰ２
のドレインと第２アクセストランジスタＴＡ２のドレイ
ンとの間に接続されている。
【００１４】上述のように第１ダイオードＤ１が第１Ｐ
ＭＯＳトランジスタＰ１のドレインと第１アクセストラ
ンジスタＴＡ１のドレインとの間に形成されるが、第１
アクセストランジスタのドレイン側がカソードになるよ
うに形成されている。すなわち、第１アクセストランジ
スタのドレイン側を基準にして逆向きのＰＮダイオード
となっている。第２ＰＭＯＳトランジスタＰ２のドレイ
ンと第２アクセストランジスタのドレインとの間に形成
された第２ダイオードＤ２は、第２アクセストランジス
タのドレインを基準にして逆方向のＰＮダイオードとな
っている。
ＭＯＳトランジスタＰ１のドレインと第１アクセストラ
ンジスタＴＡ１のドレインとの間に形成されるが、第１
アクセストランジスタのドレイン側がカソードになるよ
うに形成されている。すなわち、第１アクセストランジ
スタのドレイン側を基準にして逆向きのＰＮダイオード
となっている。第２ＰＭＯＳトランジスタＰ２のドレイ
ンと第２アクセストランジスタのドレインとの間に形成
された第２ダイオードＤ２は、第２アクセストランジス
タのドレインを基準にして逆方向のＰＮダイオードとな
っている。
【００１５】このように構成される本実施形態の半導体
メモリ装置の第１アクセストランジスタＴＡ１と第１セ
ルノードＣＮ１及び第２ドライブトランジスタＴＤ２の
部分をより詳細に説明する。図６に示すように、半導体
基板２１に第１ゲート酸化膜２３があり、第１ゲート酸
化膜２３上に第１アクセストランジスタＴＡ１のゲート
電極２５ａが一方向に長く形成されている。埋込コンタ
クト領域ＢＣにＮ++不純物領域２４が形成され、それに
第２ドライブトランジスタＴＤ２のゲート電極２５ｂが
コンタクトしている。第１アクセストランジスタＴＡ１
のゲート電極２５ａの両側面と、第２ドライブトランジ
スタＴＤ２のゲート電極２５ｂの側面に側壁絶縁膜２７
が形成されている。後述のように、それぞれのトランジ
スタのゲート電極の側面にはいずれも側壁絶縁膜が形成
される。半導体基板２１の、第１アクセストランジスタ
ＴＡ１のゲート電極２５ａの両側にＮ- 不純物領域２６
がある。また、一方のＮ- 不純物領域２６と埋込領域２
４との間にはアクセストランジスタＴＡ１のソース／ド
レインとなるＮ+ 不純物領域３１が形成されている。第
１アクセストランジスタのゲート電極２５ａの反対側の
Ｎ- 不純物領域２６の部分の半導体基板２１にＮウェル
３０が形成され、そのＮウェル３０の一部を一方向で三
つに分け、第１アクセストランジスタのゲート電極２５
ａに沿って順にＰ型低濃度不純物領域３２、Ｎ+ ソース
／ドレイン領域３１、Ｐ型高濃度不純物領域３３が形成
される。そして、それらの全面に第２ゲート酸化膜２８
が形成され、その膜２８の第１アクセストランジスタの
ゲート電極２５ａの一方側のＮ+ ソース／ドレイン領域
３１と、他方側のＰ型低濃度不純物領域３２との部分が
露出させられている。
メモリ装置の第１アクセストランジスタＴＡ１と第１セ
ルノードＣＮ１及び第２ドライブトランジスタＴＤ２の
部分をより詳細に説明する。図６に示すように、半導体
基板２１に第１ゲート酸化膜２３があり、第１ゲート酸
化膜２３上に第１アクセストランジスタＴＡ１のゲート
電極２５ａが一方向に長く形成されている。埋込コンタ
クト領域ＢＣにＮ++不純物領域２４が形成され、それに
第２ドライブトランジスタＴＤ２のゲート電極２５ｂが
コンタクトしている。第１アクセストランジスタＴＡ１
のゲート電極２５ａの両側面と、第２ドライブトランジ
スタＴＤ２のゲート電極２５ｂの側面に側壁絶縁膜２７
が形成されている。後述のように、それぞれのトランジ
スタのゲート電極の側面にはいずれも側壁絶縁膜が形成
される。半導体基板２１の、第１アクセストランジスタ
ＴＡ１のゲート電極２５ａの両側にＮ- 不純物領域２６
がある。また、一方のＮ- 不純物領域２６と埋込領域２
４との間にはアクセストランジスタＴＡ１のソース／ド
レインとなるＮ+ 不純物領域３１が形成されている。第
１アクセストランジスタのゲート電極２５ａの反対側の
Ｎ- 不純物領域２６の部分の半導体基板２１にＮウェル
３０が形成され、そのＮウェル３０の一部を一方向で三
つに分け、第１アクセストランジスタのゲート電極２５
ａに沿って順にＰ型低濃度不純物領域３２、Ｎ+ ソース
／ドレイン領域３１、Ｐ型高濃度不純物領域３３が形成
される。そして、それらの全面に第２ゲート酸化膜２８
が形成され、その膜２８の第１アクセストランジスタの
ゲート電極２５ａの一方側のＮ+ ソース／ドレイン領域
３１と、他方側のＰ型低濃度不純物領域３２との部分が
露出させられている。
【００１６】Ｎウェル３０が形成された第１アクセスト
ランジスタのゲート電極２５ａの上側と一方の側面を囲
むように第１ＰＭＯＳゲート電極２９ａが形成されてい
る。この第１ＰＭＯＳゲート電極２９ａはＮ- 不純物領
域２６の上側を覆うように形成されている。そして、全
面に層間絶縁膜３４が形成され、第１アクセストランジ
スタのゲート電極２５ａの一方のＮ+ ソース／ドレイン
領域３１とその反対側にあるＰ型低濃度不純物領域３２
上にコンタクトホールを形成させてある。そのコンタク
トホールを介してＮ+ ソース／ドレイン領域３１とＰ型
低濃度不純物領域３２とにコンタクトされるように層間
絶縁膜３４上に負荷ポリシリコン層３５が形成されてい
る。このポリシリコン層３５のコンタクトされる部分は
Ｎ型でドーピングされており、その以外の負荷ポリシリ
コン層３５はドーピングされていない。
ランジスタのゲート電極２５ａの上側と一方の側面を囲
むように第１ＰＭＯＳゲート電極２９ａが形成されてい
る。この第１ＰＭＯＳゲート電極２９ａはＮ- 不純物領
域２６の上側を覆うように形成されている。そして、全
面に層間絶縁膜３４が形成され、第１アクセストランジ
スタのゲート電極２５ａの一方のＮ+ ソース／ドレイン
領域３１とその反対側にあるＰ型低濃度不純物領域３２
上にコンタクトホールを形成させてある。そのコンタク
トホールを介してＮ+ ソース／ドレイン領域３１とＰ型
低濃度不純物領域３２とにコンタクトされるように層間
絶縁膜３４上に負荷ポリシリコン層３５が形成されてい
る。このポリシリコン層３５のコンタクトされる部分は
Ｎ型でドーピングされており、その以外の負荷ポリシリ
コン層３５はドーピングされていない。
【００１７】以下、本実施形態の半導体メモリ装置の製
造方法を説明する。本発明の半導体メモリ装置の製造方
法は、まず、図７、図１１に示すように、半導体基板２
１にフィールド領域と活性領域を定めた後、フィールド
領域にフィールド絶縁膜２２を形成する。そして、全面
に第１ゲート酸化膜２３を堆積した後、ＳＲＡＭセルの
第１セルノードＣＮ１と第２ドライブトランジスタのゲ
ート電極２５ｂとを接続させるために、埋込コンタクト
ＢＣ領域を決める。第１ドライブトランジスタのゲート
電極２５ｂを第２セルノードＣＮ２と接続させるための
埋込コンタクト領域も同様に決める。この後、埋込コン
タクト領域ＢＣの半導体基板２１に高濃度のＮ型不純物
イオンを注入してＮ++不純物領域２４を形成する。そし
て、全面に第１ポリシリコン層を堆積し、所定の領域を
パターニングして、第１、第２アクセストランジスタの
ゲート電極２５ａと第１、第２ドライブトランジスタの
ゲート電極２５ｂを形成する。この第１及び第２アクセ
ストランジスタはＮＭＯＳに形成させるもので、図１１
に示すように、図面上横方向に一定間隔を保って平行に
形成させる。一方、第１及び第２ドライブトランジスタ
のゲート電極２５ｂは二つのアクセストランジスタの間
にこれらと直交する方向に一定間をおいて形成する。そ
して、第１、第２ドライブコンタクトのゲート電極２５
ｂはその一端部分がＮ++不純物領域２４とそれぞれコン
タクトされている。この後に、第１アクセストランジス
タのゲート電極２５ａの両側の半導体基板２１に低濃度
のＮ型不純物イオンを注入してＮ- 不純物領域２６を形
成する。
造方法を説明する。本発明の半導体メモリ装置の製造方
法は、まず、図７、図１１に示すように、半導体基板２
１にフィールド領域と活性領域を定めた後、フィールド
領域にフィールド絶縁膜２２を形成する。そして、全面
に第１ゲート酸化膜２３を堆積した後、ＳＲＡＭセルの
第１セルノードＣＮ１と第２ドライブトランジスタのゲ
ート電極２５ｂとを接続させるために、埋込コンタクト
ＢＣ領域を決める。第１ドライブトランジスタのゲート
電極２５ｂを第２セルノードＣＮ２と接続させるための
埋込コンタクト領域も同様に決める。この後、埋込コン
タクト領域ＢＣの半導体基板２１に高濃度のＮ型不純物
イオンを注入してＮ++不純物領域２４を形成する。そし
て、全面に第１ポリシリコン層を堆積し、所定の領域を
パターニングして、第１、第２アクセストランジスタの
ゲート電極２５ａと第１、第２ドライブトランジスタの
ゲート電極２５ｂを形成する。この第１及び第２アクセ
ストランジスタはＮＭＯＳに形成させるもので、図１１
に示すように、図面上横方向に一定間隔を保って平行に
形成させる。一方、第１及び第２ドライブトランジスタ
のゲート電極２５ｂは二つのアクセストランジスタの間
にこれらと直交する方向に一定間をおいて形成する。そ
して、第１、第２ドライブコンタクトのゲート電極２５
ｂはその一端部分がＮ++不純物領域２４とそれぞれコン
タクトされている。この後に、第１アクセストランジス
タのゲート電極２５ａの両側の半導体基板２１に低濃度
のＮ型不純物イオンを注入してＮ- 不純物領域２６を形
成する。
【００１８】露出されているゲート絶縁膜２３を除去し
た後、全面に酸化膜または窒化膜を堆積した後、エッチ
バックして、図８、図１２に示すように、アクセストラ
ンジスタのゲート電極２５ａ及びドライブトランジスタ
のゲート電極２５ｂの両側面に側壁絶縁膜２７を形成す
る。次に、全面に第２ゲート酸化膜２８を形成する。こ
の後に、半導体基板２１に第２ポリシリコン層を堆積し
た後、Ｎ型でドーピングさせる。そして、フォトリソグ
ラフィによりパターニングして、図１２に示すように、
第１アクセストランジスタＴＡ１のゲート電極２５ａか
ら第１ドライブトランジスタＴＤ１のゲート電極２５ｂ
へとＬ字状に第１ＰＭＯＳのゲート電極２９ａを形成さ
せ、かつ第２アクセストランジスタＴＡ２のゲート電極
２５ａから第２ドライブトランジスタＴＤ２のゲート電
極２５ｂへと逆Ｌ字状に第２ＰＭＯＳのゲート電極２９
ｂを形成させる。その際、第１ＰＭＯＳのゲート電極２
９ａは、図８に示すように第１アクセストランジスタの
ゲート電極２５ａの上から一方のＮ- 不純物領域２６の
上へかかるようにし、第２ＰＭＯＳのゲート電極２９ｂ
は、第２ドライブトランジスタＴＤ２のゲート電極２５
ｂを、図１２に示すように、その長さ方向にわたって通
り、図８に示すように、ゲート電極２９ｂの端部から第
１アクセストランジスタＴＡ１のゲート電極の他方のＮ
- 不純物領域に達するように形成される。第１及び第２
ＰＭＯＳは電圧を変化させる電圧シフタとして使われ
る。そして、図８、１２に示すように、第１、第２アク
セストランジスタのゲート電極２９ａ、２９ｂからわず
かに離れて沿うように、すなわち第１、第２ＰＭＯＳの
ゲート電極に沿うようにＮウェル３０が形成される。
た後、全面に酸化膜または窒化膜を堆積した後、エッチ
バックして、図８、図１２に示すように、アクセストラ
ンジスタのゲート電極２５ａ及びドライブトランジスタ
のゲート電極２５ｂの両側面に側壁絶縁膜２７を形成す
る。次に、全面に第２ゲート酸化膜２８を形成する。こ
の後に、半導体基板２１に第２ポリシリコン層を堆積し
た後、Ｎ型でドーピングさせる。そして、フォトリソグ
ラフィによりパターニングして、図１２に示すように、
第１アクセストランジスタＴＡ１のゲート電極２５ａか
ら第１ドライブトランジスタＴＤ１のゲート電極２５ｂ
へとＬ字状に第１ＰＭＯＳのゲート電極２９ａを形成さ
せ、かつ第２アクセストランジスタＴＡ２のゲート電極
２５ａから第２ドライブトランジスタＴＤ２のゲート電
極２５ｂへと逆Ｌ字状に第２ＰＭＯＳのゲート電極２９
ｂを形成させる。その際、第１ＰＭＯＳのゲート電極２
９ａは、図８に示すように第１アクセストランジスタの
ゲート電極２５ａの上から一方のＮ- 不純物領域２６の
上へかかるようにし、第２ＰＭＯＳのゲート電極２９ｂ
は、第２ドライブトランジスタＴＤ２のゲート電極２５
ｂを、図１２に示すように、その長さ方向にわたって通
り、図８に示すように、ゲート電極２９ｂの端部から第
１アクセストランジスタＴＡ１のゲート電極の他方のＮ
- 不純物領域に達するように形成される。第１及び第２
ＰＭＯＳは電圧を変化させる電圧シフタとして使われ
る。そして、図８、１２に示すように、第１、第２アク
セストランジスタのゲート電極２９ａ、２９ｂからわず
かに離れて沿うように、すなわち第１、第２ＰＭＯＳの
ゲート電極に沿うようにＮウェル３０が形成される。
【００１９】図９、図１３、図１４に示すように、全面
に感光膜を塗布した後、第１アクセストランジスタＴＡ
１のゲート電極２５ａ及び第１ＰＭＯＳゲート電極２９
ａの一方側の活性領域に形成されたＮウェル３０の部分
を三つに分け、その中央部分が露出されるように感光膜
をパターニングする。この後に、パターニングされた感
光膜をマスクにしてパターニングされた所定の部分に高
濃度のＮ型不純物イオンを注入してＮ+ ソース／ドレイ
ン領域３１を形成した後、感光膜を除去する。このよう
に形成された、第１、第２アクセストランジスタのゲー
ト電極２５ａと第１、第２ＰＭＯＳゲート電極２９ａ、
２９ｂとはそれぞれ互いに同じ方向であるが、その動作
は互いに直交する方向となる。次に、全面に感光膜を再
び塗布した後、Ｎウェル３０の三つに分けた部分の中央
に形成されたＮ+ ソース／ドレイン領域３１の両脇のう
ちの一方側の部分が露出されるように感光膜をパターニ
ングする。この後に、パターニングされた感光膜をマス
クに用いて低濃度のＰ型不純物イオンを注入してＰ型低
濃度不純物領域３２を形成する。さらに、同様に、Ｎ+
ソース／ドレイン領域３１の他方側に高濃度Ｐ型不純物
イオンを注入してＰ型高濃度不純物領域３３を形成す
る。これらの、Ｐ型の低濃度不純物領域３２と高濃度不
純物領域３３は、第１、第２ＰＭＯＳトランジスタ２９
ａ、２９ｂのソース／ドレインの機能を果たす。そし
て、第１、第２ＰＭＯＳゲート電極２９ａ、２９ｂの下
側にあるＮ- 不純物領域２６は第１、第２ＰＭＯＳトラ
ンジスタ２９ａ、２９ｂのチャンネル領域として使われ
る。
に感光膜を塗布した後、第１アクセストランジスタＴＡ
１のゲート電極２５ａ及び第１ＰＭＯＳゲート電極２９
ａの一方側の活性領域に形成されたＮウェル３０の部分
を三つに分け、その中央部分が露出されるように感光膜
をパターニングする。この後に、パターニングされた感
光膜をマスクにしてパターニングされた所定の部分に高
濃度のＮ型不純物イオンを注入してＮ+ ソース／ドレイ
ン領域３１を形成した後、感光膜を除去する。このよう
に形成された、第１、第２アクセストランジスタのゲー
ト電極２５ａと第１、第２ＰＭＯＳゲート電極２９ａ、
２９ｂとはそれぞれ互いに同じ方向であるが、その動作
は互いに直交する方向となる。次に、全面に感光膜を再
び塗布した後、Ｎウェル３０の三つに分けた部分の中央
に形成されたＮ+ ソース／ドレイン領域３１の両脇のう
ちの一方側の部分が露出されるように感光膜をパターニ
ングする。この後に、パターニングされた感光膜をマス
クに用いて低濃度のＰ型不純物イオンを注入してＰ型低
濃度不純物領域３２を形成する。さらに、同様に、Ｎ+
ソース／ドレイン領域３１の他方側に高濃度Ｐ型不純物
イオンを注入してＰ型高濃度不純物領域３３を形成す
る。これらの、Ｐ型の低濃度不純物領域３２と高濃度不
純物領域３３は、第１、第２ＰＭＯＳトランジスタ２９
ａ、２９ｂのソース／ドレインの機能を果たす。そし
て、第１、第２ＰＭＯＳゲート電極２９ａ、２９ｂの下
側にあるＮ- 不純物領域２６は第１、第２ＰＭＯＳトラ
ンジスタ２９ａ、２９ｂのチャンネル領域として使われ
る。
【００２０】図１０、図１４、図１５、図１６に示すよ
うに、全面に層間絶縁膜３４を堆積した後、第１、第２
アクセストランジスタＴＡ１、ＴＡ２のゲート電極２５
ａの一方のＮ+ ソース／ドレイン領域３１と、Ｎウェル
３０に形成された、第１、第２アクセストランジスタの
ゲート電極２５ａの他方の側の低濃度不純物領域３２と
にコンタクトホールを形成する。そして、全面にドーピ
ングされない第３ポリシリコン層を堆積し、負荷抵抗と
して使われる領域上に感光膜が残るようにパターニング
する。この後、パターニングされた感光膜をマスクに用
いて第３ポリシリコン層にＮ型のリンをドーピングして
層間連結線を形成する。この層間連結線として使われる
部分は、第１、第２アクセストランジスタのゲート電極
２５ａのＮ+ ソース／ドレイン領域３１と、第１、第２
ＰＭＯＳトランジスタ２９ａ、２９ｂのドレインとして
使われるＰ型低濃度不純物領域３２とを連結して、Ｐ−
Ｎ+ ダイオードが形成される。ここで、負荷抵抗用ポリ
シリコン層３５にドーピングされるリンの濃度と、第
１、第２ＰＭＯＳトランジスタのドレインＰ型低濃度不
純物領域３２のドーピング濃度との設定が大切である。
最後に、第１アクセストランジスタＴＡ１のゲート２５
ａのＮウェル３０に形成されたソース／ドレイン領域３
１とＰ+ 領域３３とにコンタクトされるようにビットラ
インを形成し、第２アクセストランジスタＴＡ２のゲー
ト２５ａのＮウェル３０に形成されたソース／ドレイン
領域３１とＰ+ 領域３３とにコンタクトされるようにビ
ットバーラインを形成する。
うに、全面に層間絶縁膜３４を堆積した後、第１、第２
アクセストランジスタＴＡ１、ＴＡ２のゲート電極２５
ａの一方のＮ+ ソース／ドレイン領域３１と、Ｎウェル
３０に形成された、第１、第２アクセストランジスタの
ゲート電極２５ａの他方の側の低濃度不純物領域３２と
にコンタクトホールを形成する。そして、全面にドーピ
ングされない第３ポリシリコン層を堆積し、負荷抵抗と
して使われる領域上に感光膜が残るようにパターニング
する。この後、パターニングされた感光膜をマスクに用
いて第３ポリシリコン層にＮ型のリンをドーピングして
層間連結線を形成する。この層間連結線として使われる
部分は、第１、第２アクセストランジスタのゲート電極
２５ａのＮ+ ソース／ドレイン領域３１と、第１、第２
ＰＭＯＳトランジスタ２９ａ、２９ｂのドレインとして
使われるＰ型低濃度不純物領域３２とを連結して、Ｐ−
Ｎ+ ダイオードが形成される。ここで、負荷抵抗用ポリ
シリコン層３５にドーピングされるリンの濃度と、第
１、第２ＰＭＯＳトランジスタのドレインＰ型低濃度不
純物領域３２のドーピング濃度との設定が大切である。
最後に、第１アクセストランジスタＴＡ１のゲート２５
ａのＮウェル３０に形成されたソース／ドレイン領域３
１とＰ+ 領域３３とにコンタクトされるようにビットラ
インを形成し、第２アクセストランジスタＴＡ２のゲー
ト２５ａのＮウェル３０に形成されたソース／ドレイン
領域３１とＰ+ 領域３３とにコンタクトされるようにビ
ットバーラインを形成する。
【００２１】以下、添付図面に基づき本発明のＳＲＡＭ
セルの動作を説明する。以下本実施形態ＳＲＡＭの動作
を説明する。第１セルノードＣＮ１に「１」を、第２セ
ルノードＣＮ２に「０」を書き込むものとする。ワード
ラインＷ／Ｌに５Ｖを加えて双方のアクセストランジス
タＴＡ１、ＴＡ２をオンとする。ビット線Ｂ／Ｌにハイ
電圧（５Ｖ）を加え、ビットバー線にはロー電圧を加え
る。これにより、第２セルノードＣＮ２には「０」が書
き込まれ、第１ＰＭＯＳトランジスタＰ１はオンとな
る。このトランジスタＰ１と第１セルノードＣＮ１との
間の第１ダイオードＤ１により第１セルノードＣＮ１に
は電源電圧Ｖccからダイオードの動作電圧（０．７Ｖ）
を引いた電圧が加えられる。すなわち、第１セルノード
ＣＮ１にはＶCN1 ＝５−０．７＝４．３Ｖの電圧がかか
る。したがって、段落０００５で示したように、バック
バイアス効果によってアクセストランジスタＴＡ１のし
きい値電圧が上がり、第１ノードＣＮ１の電圧が低下し
ても、ＰＭＯＳトランジスタＰ１からの電圧により第１
ノードＣＮ１の格納電圧を高く保持しておくことができ
る。すなわち、電源電圧が低下してもＳＲＡＭを安定に
動作させることができる。第１ノードＣＮ１がハイであ
るので、第２ＰＭＯＳＰ２はオフであり、第２ダイオー
ドＤ２もオフである。第１ダイオードＤ１は、第１セル
ノードＣＮ１からビットラインＢ／Ｌへ電流が抜けるの
を防止するためである。読み出し動作は従来の場合と特
に変わらない。
セルの動作を説明する。以下本実施形態ＳＲＡＭの動作
を説明する。第１セルノードＣＮ１に「１」を、第２セ
ルノードＣＮ２に「０」を書き込むものとする。ワード
ラインＷ／Ｌに５Ｖを加えて双方のアクセストランジス
タＴＡ１、ＴＡ２をオンとする。ビット線Ｂ／Ｌにハイ
電圧（５Ｖ）を加え、ビットバー線にはロー電圧を加え
る。これにより、第２セルノードＣＮ２には「０」が書
き込まれ、第１ＰＭＯＳトランジスタＰ１はオンとな
る。このトランジスタＰ１と第１セルノードＣＮ１との
間の第１ダイオードＤ１により第１セルノードＣＮ１に
は電源電圧Ｖccからダイオードの動作電圧（０．７Ｖ）
を引いた電圧が加えられる。すなわち、第１セルノード
ＣＮ１にはＶCN1 ＝５−０．７＝４．３Ｖの電圧がかか
る。したがって、段落０００５で示したように、バック
バイアス効果によってアクセストランジスタＴＡ１のし
きい値電圧が上がり、第１ノードＣＮ１の電圧が低下し
ても、ＰＭＯＳトランジスタＰ１からの電圧により第１
ノードＣＮ１の格納電圧を高く保持しておくことができ
る。すなわち、電源電圧が低下してもＳＲＡＭを安定に
動作させることができる。第１ノードＣＮ１がハイであ
るので、第２ＰＭＯＳＰ２はオフであり、第２ダイオー
ドＤ２もオフである。第１ダイオードＤ１は、第１セル
ノードＣＮ１からビットラインＢ／Ｌへ電流が抜けるの
を防止するためである。読み出し動作は従来の場合と特
に変わらない。
【００２２】従来の第１セルノードＣＮ１に伝達される
電圧はＶCN1 ＝Ｖcc−Ｖｔｈ’（ＴＡ１）の関係式を有
する。このＶｔｈ’（ＴＡ１）は、第１アクセストラン
ジスタＴＡ１のバックバイアス効果により、第１アクセ
ストランジスタの増加したしきい値電圧である。例え
ば、Ｖcc＝５Ｖである場合、従来はＶCN1 ＝５−１．５
＝３．５Ｖであった。上記中１．５Ｖはバックバイアス
効果で増加したアクセストランジスタのしきい値電圧で
ある。これに対して、本発明の第１セルノードの電圧は
上記のようにＶCN1 ＝５−０．７＝４．３Ｖである。第
１セルノードＣＮ１にかかる電圧ＶCN1 は、ビットライ
ンＢ／Ｌに印加された電圧から、第１セルノードＣＮ１
と第１ＰＭＯＳトランジスタＰ１との間に形成された第
１ダイオードＤ１の動作電圧だけ減少する。これによ
り、第１セルノードＣＮ１に従来より高い４．３Ｖの電
圧を維持することができる。
電圧はＶCN1 ＝Ｖcc−Ｖｔｈ’（ＴＡ１）の関係式を有
する。このＶｔｈ’（ＴＡ１）は、第１アクセストラン
ジスタＴＡ１のバックバイアス効果により、第１アクセ
ストランジスタの増加したしきい値電圧である。例え
ば、Ｖcc＝５Ｖである場合、従来はＶCN1 ＝５−１．５
＝３．５Ｖであった。上記中１．５Ｖはバックバイアス
効果で増加したアクセストランジスタのしきい値電圧で
ある。これに対して、本発明の第１セルノードの電圧は
上記のようにＶCN1 ＝５−０．７＝４．３Ｖである。第
１セルノードＣＮ１にかかる電圧ＶCN1 は、ビットライ
ンＢ／Ｌに印加された電圧から、第１セルノードＣＮ１
と第１ＰＭＯＳトランジスタＰ１との間に形成された第
１ダイオードＤ１の動作電圧だけ減少する。これによ
り、第１セルノードＣＮ１に従来より高い４．３Ｖの電
圧を維持することができる。
【００２３】
【発明の効果】上記のような本発明の半導体メモリ装置
及びその製造方法は、以下のような効果がある。本発明
半導体メモリ装置は、第１セルノード及び第２セルノー
ドにそれぞれ第１電圧シフタと第２電圧シフタが接続さ
れているため、バックバイアス電圧が増加しても、第１
セルノード及び第２セルノードにハイノード電圧をより
一層高く維持することができる。また、第１ダイオード
と第２ダイオードをそれぞれ第１電圧シフタと第１セル
ノードとの間及び第２電圧シフタと第２セルノードとの
間に接続すると、カットイン電圧を与えることができ、
第１、第２アクセストランジスタのバックバイアスによ
って増加したしきい値電圧を減少させることができる。
本発明方法で得た半導体メモリ装置は、同様に第１、第
２電圧シフタの第１不純物領域と第１、第２アクセスト
ランジスタの第２不純物領域とが接する領域に形成され
たダイオードのカットイン電圧が、バックバイアスによ
る第１、第２アクセストランジスタのしきい値電圧の増
加を防止し、第１アクセストランジスタと第２アクセス
トランジスタの第１不純物領域に形成されたセルノード
に一層高いハイ電圧を維持することができるため、低電
圧でも安定的動作を果たすことができる。
及びその製造方法は、以下のような効果がある。本発明
半導体メモリ装置は、第１セルノード及び第２セルノー
ドにそれぞれ第１電圧シフタと第２電圧シフタが接続さ
れているため、バックバイアス電圧が増加しても、第１
セルノード及び第２セルノードにハイノード電圧をより
一層高く維持することができる。また、第１ダイオード
と第２ダイオードをそれぞれ第１電圧シフタと第１セル
ノードとの間及び第２電圧シフタと第２セルノードとの
間に接続すると、カットイン電圧を与えることができ、
第１、第２アクセストランジスタのバックバイアスによ
って増加したしきい値電圧を減少させることができる。
本発明方法で得た半導体メモリ装置は、同様に第１、第
２電圧シフタの第１不純物領域と第１、第２アクセスト
ランジスタの第２不純物領域とが接する領域に形成され
たダイオードのカットイン電圧が、バックバイアスによ
る第１、第２アクセストランジスタのしきい値電圧の増
加を防止し、第１アクセストランジスタと第２アクセス
トランジスタの第１不純物領域に形成されたセルノード
に一層高いハイ電圧を維持することができるため、低電
圧でも安定的動作を果たすことができる。
【図１】 一般的なＳＲＡＭセルの回路図。
【図２】 従来のＳＲＡＭセルの製造方法を示す、アク
セストランジスタとドライブトランジスタを通る線上の
断面図。
セストランジスタとドライブトランジスタを通る線上の
断面図。
【図３】 従来のＳＲＡＭセルの製造方法を示す、アク
セストランジスタとドライブトランジスタを通る線上の
断面図。
セストランジスタとドライブトランジスタを通る線上の
断面図。
【図４】 従来のＳＲＡＭセルの製造方法を示す、アク
セストランジスタとドライブトランジスタを通る線上の
断面図。
セストランジスタとドライブトランジスタを通る線上の
断面図。
【図５】 本発明実施形態のＳＲＡＭセルの回路図。
【図６】 本発明実施形態のＳＲＡＭセルのアクセスト
ランジスタとドライブトランジスタを示す斜視図。
ランジスタとドライブトランジスタを示す斜視図。
【図７】 本発明実施形態のＳＲＡＭセルの製造方法を
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
【図８】 本発明実施形態のＳＲＡＭセルの製造方法を
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
【図９】 本発明実施形態のＳＲＡＭセルの製造方法を
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
示す、アクセストランジスタとドライブトランジスタを
通る線上の断面図。
【図１０】 本発明実施形態のＳＲＡＭセルの製造方法
を示す、アクセストランジスタとドライブトランジスタ
を通る線上の断面図。
を示す、アクセストランジスタとドライブトランジスタ
を通る線上の断面図。
【図１１】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
【図１２】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
【図１３】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
【図１４】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
【図１５】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
【図１６】 本発明実施形態のＳＲＡＭセルの工程手順
に従う平面図。
に従う平面図。
２１ 半導体基板 ２２ フィールド絶縁膜 ２４ Ｎ++不純物領域 ２５ａ 第１、第２アクセストランジスタのゲート電
極 ２５ｂ 第１、第２ドライブトランジスタのゲート電
極 ２６ Ｎ-不純物領域 ２７ 側壁絶縁膜 ２８ 第２ゲート酸化膜 ２９ａ 第１ＰＭＯＳゲート電極 ２９ｂ 第２ＰＭＯＳゲート電極 ３０ Ｎウェル ３１ Ｎ+ソース／ドレイン領域 ３２ Ｐ低濃度不純物領域 ３３ Ｐ高濃度不純物領域 ３４ 層間絶縁膜 ３５ 負荷ポリシリコン層 ＴＡ１ 第１アクセストランジスタ ＴＡ２ 第２アクセストランジスタ ＴＤ１ 第１ドライブトランジスタ ＴＤ２ 第２ドライブトランジスタ
極 ２５ｂ 第１、第２ドライブトランジスタのゲート電
極 ２６ Ｎ-不純物領域 ２７ 側壁絶縁膜 ２８ 第２ゲート酸化膜 ２９ａ 第１ＰＭＯＳゲート電極 ２９ｂ 第２ＰＭＯＳゲート電極 ３０ Ｎウェル ３１ Ｎ+ソース／ドレイン領域 ３２ Ｐ低濃度不純物領域 ３３ Ｐ高濃度不純物領域 ３４ 層間絶縁膜 ３５ 負荷ポリシリコン層 ＴＡ１ 第１アクセストランジスタ ＴＡ２ 第２アクセストランジスタ ＴＤ１ 第１ドライブトランジスタ ＴＤ２ 第２ドライブトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 G11C 11/412 H01L 27/11
Claims (6)
- 【請求項１】 第１、第２アクセストランジスタ、第
１、第２ドライブトランジスタ、そして第１、第２負荷
抵抗を備え、第１アクセストランジスタの第１端と第２
ドライブトランジスタのゲート端と第１負荷抵抗とが共
通連結されている第１セルノードと、第２アクセストラ
ンジスタの第１端と第１ドライブトランジスタのゲート
端と第２負荷抵抗とが共通連結されている第２セルノー
ドとを有する半導体メモリ装置において、 前記第１セルノードに第１アクセストランジスタと並行
に連結され、電圧を変化させる第１電圧シフタと、 前記第２セルノードに連結され、第２アクセストランジ
スタと並行に電圧を変化させる第２電圧シフタとを備え
ていることを特徴とする半導体メモリ装置。 - 【請求項２】 前記第１及び第２電圧シフタは、それぞ
れ第１、第２ＰＭＯＳトランジスタで構成されることを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１電圧シフタを構成する第１ＰＭ
ＯＳトランジスタのゲートは前記第２セルノードに連結
され、前記第２電圧シフタを構成する第２ＰＭＯＳトラ
ンジスタのゲートは前記第１セルノードに連結されるこ
とを特徴とする請求項２に記載の半導体メモリ装置。 - 【請求項４】 前記第１電圧シフタと第１セルノードと
の間に第１ダイオードが、前記第２電圧シフタと第２セ
ルノードとの間に第２ダイオードが連結されることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 基板上に形成された第１及び第２アクセ
ストランジスタのゲートと、 前記第１及び第２アクセストランジスタのゲートの両側
の前記基板内に形成された第１及び第２アクセストラン
ジスタの第１及び第２不純物領域と、 前記第１アクセストランジスタの第１不純物領域に連結
されるように前記基板上に形成された第２ドライブトラ
ンジスタのゲートと、 前記第２アクセストランジスタの第１不純物領域に連結
されるように前記基板上に形成された第１ドライブトラ
ンジスタのゲートと、 前記第１アクセストランジスタのゲートと第１ドライブ
トランジスタのゲートに沿って形成され、前記第１アク
セストランジスタの第１不純物領域上と一定の領域が重
なるように形成された第１電圧シフタのゲートと、 前記第２アクセストランジスタのゲートと前記第２ドラ
イブトランジスタのゲートに沿って形成され、前記第２
アクセストランジスタの第１不純物領域上と一定の領域
が重なるように形成された第２電圧シフタのゲートと、 前記第１及び第２アクセストランジスタの第２不純物領
域に沿って形成された第１及び第２電圧シフタの第１不
純物領域、チャンネル領域、そして第２不純物領域と、 前記第１アクセストランジスタの第１不純物領域と、第
２電圧シフタのゲートと連結される第１負荷抵抗と、 前記第２アクセストランジスタの第１不純物領域と、第
１電圧シフタのゲートと連結される第２負荷抵抗と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項６】 半導体基板に一方向に第１、第２アクセ
ストランジスタのゲートと前記方向とは直交する方向に
第１、第２ドライブトランジスタのゲートとを形成する
工程と、 前記第１、第２アクセストランジスタのゲートの両側の
基板に第１、第２不純物領域を形成する工程と、 前記第１アクセストランジスタのゲートと第１ドライブ
トランジスタのゲートとの上側に第１電圧シフタのゲー
トを、前記第２アクセストランジスタのゲートと第２ド
ライブトランジスタのゲートとの上側に第２電圧シフタ
のゲートを形成する工程と、 前記第１、第２アクセストランジスタの各第２不純物領
域に第１、第２電圧シフタの第１不純物領域、チャンネ
ル領域、第２不純物領域を形成する工程と、 前記第１アクセストランジスタの第１不純物領域及び前
記第１電圧シフタの第１不純物領域にコンタクトされる
ように第１負荷抵抗を、前記第２アクセストランジスタ
の第１不純物領域及び前記第２電圧シフタの第１不純物
領域にコンタクトされるように第２負荷抵抗を形成する
工程と、 前記第１アクセストランジスタの第２不純物領域と前記
第１電圧シフタの第２不純物領域にコンタクトされるビ
ットラインと、前記第２アクセストランジスタの第２不
純物領域と前記第２電圧シフタの第２不純物領域にコン
タクトされるようにビットバーラインを形成する工程
と、 を備えることを特徴とする半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970013819A KR100287892B1 (ko) | 1997-04-15 | 1997-04-15 | 반도체 메모리 소자 및 그 제조방법 |
| KR13819/1997 | 1997-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294385A JPH10294385A (ja) | 1998-11-04 |
| JP2929438B2 true JP2929438B2 (ja) | 1999-08-03 |
Family
ID=19502808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066641A Expired - Fee Related JP2929438B2 (ja) | 1997-04-15 | 1998-03-17 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6166447A (ja) |
| JP (1) | JP2929438B2 (ja) |
| KR (1) | KR100287892B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8587068B2 (en) * | 2012-01-26 | 2013-11-19 | International Business Machines Corporation | SRAM with hybrid FinFET and planar transistors |
| JP5677394B2 (ja) * | 2012-09-28 | 2015-02-25 | 株式会社東芝 | パスゲート及び半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916370A (ja) * | 1982-07-19 | 1984-01-27 | Toshiba Corp | 半導体記憶装置 |
| US5508750A (en) * | 1995-02-03 | 1996-04-16 | Texas Instruments Incorporated | Encoding data converted from film format for progressive display |
| US5831897A (en) * | 1996-12-12 | 1998-11-03 | Stmicroelectronics, Inc. | SRAM memory cell design having complementary dual pass gates |
-
1997
- 1997-04-15 KR KR1019970013819A patent/KR100287892B1/ko not_active IP Right Cessation
- 1997-09-17 US US08/932,378 patent/US6166447A/en not_active Expired - Lifetime
-
1998
- 1998-03-17 JP JP10066641A patent/JP2929438B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980076913A (ko) | 1998-11-16 |
| US6166447A (en) | 2000-12-26 |
| JPH10294385A (ja) | 1998-11-04 |
| KR100287892B1 (ko) | 2001-08-07 |
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