JP3070064B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、スタティック
半導体メモリに適用して好適なものである。
半導体メモリに適用して好適なものである。
本発明は、外部電源端子とメモリセル電源端子との間
に、電圧降下手段と電源スイッチ手段とを並列に接続し
たメモリセル電源入力回路を有し、メモリセルは、少な
くとも一対のドライバトランジスタと一対のアクセスト
ランジスタとにより構成されるスタティックメモリセル
である半導体メモリにおいて、電圧降下手段は少なくと
もスタンバイ時に導通し、電源スイッチ手段は動作時に
のみ導通するとともに、アクセストランジスタのチャネ
ル領域の下部の半導体基板の不純物濃度をドライバトラ
ンジスタのチャネル領域の下部の半導体基板の不純物濃
度よりも低くすることによって、低消費電力化を図るこ
とができるとともに、書き込み電圧を高くし、書き込み
時及び読み出し時のソフトエラー耐性の向上を図ること
ができるようにしたものである。
に、電圧降下手段と電源スイッチ手段とを並列に接続し
たメモリセル電源入力回路を有し、メモリセルは、少な
くとも一対のドライバトランジスタと一対のアクセスト
ランジスタとにより構成されるスタティックメモリセル
である半導体メモリにおいて、電圧降下手段は少なくと
もスタンバイ時に導通し、電源スイッチ手段は動作時に
のみ導通するとともに、アクセストランジスタのチャネ
ル領域の下部の半導体基板の不純物濃度をドライバトラ
ンジスタのチャネル領域の下部の半導体基板の不純物濃
度よりも低くすることによって、低消費電力化を図るこ
とができるとともに、書き込み電圧を高くし、書き込み
時及び読み出し時のソフトエラー耐性の向上を図ること
ができるようにしたものである。
高集積のMOSスタティックRAMにおいては、高抵抗負荷
型のスタティックメモリセルが多く用いられている。こ
の高抵抗負荷型のスタティックメモリセルの構成を第６
図に示す。第６図に示すように、この高抵抗負荷型スタ
ティックメモリセルは、一対のドライバトランジスタ
Q1,Q2と一対の高抵抗R1,R2と一対のアクセストランジス
タQ3,Q4とにより構成されている。なお、第６図におい
て、WLはワード線、BL,▲▼はビット線、VDDは電源
電圧である。
型のスタティックメモリセルが多く用いられている。こ
の高抵抗負荷型のスタティックメモリセルの構成を第６
図に示す。第６図に示すように、この高抵抗負荷型スタ
ティックメモリセルは、一対のドライバトランジスタ
Q1,Q2と一対の高抵抗R1,R2と一対のアクセストランジス
タQ3,Q4とにより構成されている。なお、第６図におい
て、WLはワード線、BL,▲▼はビット線、VDDは電源
電圧である。
第６図に示す高抵抗負荷型スタティックメモリセルに
おいては、メモリセルの安定性上、ドライバトランジス
タQ1,Q2の駆動能力は、アクセストランジスタQ3,Q4の駆
動能力の３〜４倍に設計される。このため、ドライバト
ランジスタQ1,Q2のゲート長LDとアクセストランジスタQ
3,Q4のゲート長LWとは、一般にLD＜LWの関係にある。
おいては、メモリセルの安定性上、ドライバトランジス
タQ1,Q2の駆動能力は、アクセストランジスタQ3,Q4の駆
動能力の３〜４倍に設計される。このため、ドライバト
ランジスタQ1,Q2のゲート長LDとアクセストランジスタQ
3,Q4のゲート長LWとは、一般にLD＜LWの関係にある。
一方、近年の短チャネルのMOSトランジスタにおいて
は、短チャネル効果を防止するために、そのチャネル領
域の下部に半導体基板と同一導電型の不純物をイオン注
入することにより、チャネル領域表面の不純物濃度をほ
とんど変えることなく、このチャネル領域の下部の半導
体基板の不純物濃度を高くするようにしている。
は、短チャネル効果を防止するために、そのチャネル領
域の下部に半導体基板と同一導電型の不純物をイオン注
入することにより、チャネル領域表面の不純物濃度をほ
とんど変えることなく、このチャネル領域の下部の半導
体基板の不純物濃度を高くするようにしている。
ところで、従来のMOSスタティックRAMの製造工程にお
いては、ドライバトランジスタQ1,Q2もアクセストラン
ジスタQ3,Q4も同一工程で同時に形成される。このた
め、上述の短チャネル効果防止用のイオン注入は、ドラ
イバトランジスタQ1,Q2とアクセストランジスタQ3,Q4と
で同一条件で行われていた。
いては、ドライバトランジスタQ1,Q2もアクセストラン
ジスタQ3,Q4も同一工程で同時に形成される。このた
め、上述の短チャネル効果防止用のイオン注入は、ドラ
イバトランジスタQ1,Q2とアクセストランジスタQ3,Q4と
で同一条件で行われていた。
上述のように短チャネル効果防止用のイオン注入をド
ライバトランジスタQ1,Q2とアクセストランジスタQ3,Q4
とで同一条件で行った場合には、ドライバトランジスタ
Q1,Q2のサブスレッショルドリークは防止することがで
きるが、ドライバトランジスタQ1,Q2のゲート長LDより
も大きいゲート長LWを有するアクセストランジスタQ3,Q
4に対しては、この短チャネル効果防止用の不純物のイ
オン注入量は必要以上の量となる（第７図）。このた
め、アクセストランジスタQ3,Q4のチャネル領域の下部
の半導体基板の不純物濃度が必要以上に高くなり、これ
らのアクセストランジスタQ3,Q4は基板バイアス効果を
受けやすくなる。この結果、メモリの書き込み電圧が低
くなり、書き込み時及び読み出し時に十分なソフトエラ
ー耐性を得ることができなくなってしまう。これは、第
８図に示すようなドライバトランジスタQ2とアクセスト
ランジスタQ4とにより構成されるEEインバータで見た場
合、第９図に示すように、短チャネル効果防止用のイオ
ン注入のドーズ量が少なくなるとこのEEインバータの入
力電圧Vin０に対する出力電圧Voutが下がることに対
応している。
ライバトランジスタQ1,Q2とアクセストランジスタQ3,Q4
とで同一条件で行った場合には、ドライバトランジスタ
Q1,Q2のサブスレッショルドリークは防止することがで
きるが、ドライバトランジスタQ1,Q2のゲート長LDより
も大きいゲート長LWを有するアクセストランジスタQ3,Q
4に対しては、この短チャネル効果防止用の不純物のイ
オン注入量は必要以上の量となる（第７図）。このた
め、アクセストランジスタQ3,Q4のチャネル領域の下部
の半導体基板の不純物濃度が必要以上に高くなり、これ
らのアクセストランジスタQ3,Q4は基板バイアス効果を
受けやすくなる。この結果、メモリの書き込み電圧が低
くなり、書き込み時及び読み出し時に十分なソフトエラ
ー耐性を得ることができなくなってしまう。これは、第
８図に示すようなドライバトランジスタQ2とアクセスト
ランジスタQ4とにより構成されるEEインバータで見た場
合、第９図に示すように、短チャネル効果防止用のイオ
ン注入のドーズ量が少なくなるとこのEEインバータの入
力電圧Vin０に対する出力電圧Voutが下がることに対
応している。
従って本発明の目的は、書き込み電圧を高くし、書き
込み時及び読み出し時のソフトエラー耐性の向上を図る
ことができる半導体メモリを提供することにある。
込み時及び読み出し時のソフトエラー耐性の向上を図る
ことができる半導体メモリを提供することにある。
上記目的を達成するために、本発明は、外部電源端子
とメモリセル電源端子との間に、電圧降下手段（D1,D2,
…,DnまたはT3）と電源スイッチ手段（T1またはT2）と
を並列に接続したメモリセル電源入力回路を有し、メモ
リセルは、少なくとも一対のドライバトランジスタ
（Q1,Q2）と一対のアクセストランジスタ（Q3,Q4）とに
より構成されるスタティックメモリセルである半導体メ
モリにおいて、電圧降下手段（D1,D2,…,DnまたはT3）
は少なくともスタンバイ時に導通し、電源スイッチ手段
（T1またはT2）は動作時にのみ導通するとともに、アク
セストランジスタ（Q3,Q4）のチャネル領域の下部の半
導体基板（２）の不純物濃度をドライバトランジスタ
（Q1,Q2）のチャネル領域の下部の半導体基板（２）の
不純物濃度よりも低くしている。
とメモリセル電源端子との間に、電圧降下手段（D1,D2,
…,DnまたはT3）と電源スイッチ手段（T1またはT2）と
を並列に接続したメモリセル電源入力回路を有し、メモ
リセルは、少なくとも一対のドライバトランジスタ
（Q1,Q2）と一対のアクセストランジスタ（Q3,Q4）とに
より構成されるスタティックメモリセルである半導体メ
モリにおいて、電圧降下手段（D1,D2,…,DnまたはT3）
は少なくともスタンバイ時に導通し、電源スイッチ手段
（T1またはT2）は動作時にのみ導通するとともに、アク
セストランジスタ（Q3,Q4）のチャネル領域の下部の半
導体基板（２）の不純物濃度をドライバトランジスタ
（Q1,Q2）のチャネル領域の下部の半導体基板（２）の
不純物濃度よりも低くしている。
上述のように構成された本発明の半導体メモリによれ
ば、アクセストランジスタ（Q3,Q4）のチャネル領域の
下部の半導体基板（２）の不純物濃度をドライバトラン
ジスタ（Q1,Q2）のチャネル領域の下部の半導体基板
（２）の不純物濃度よりも低くしているので、ドライバ
トランジスタ（Q1,Q2）のチャネル領域の下部の半導体
基板（２）の不純物濃度はこのドライバトランジスタ
（Q1,Q2）のゲート長LDに対応した不純物濃度とし、こ
れとは独立にアクセストランジスタ（Q3,Q4）のチャネ
ル領域の下部の半導体基板（２）の不純物濃度はこのア
クセストランジスタ（Q3,Q4）のゲート長LWに対応した
不純物濃度とすることができる。このため、従来のよう
にアクセストランジスタ（Q3,Q4）のチャネル領域の下
部の半導体基板（２）の不純物濃度が必要以上に高くな
るのを防止することができるので、このアクセストラン
ジスタ（Q3,Q4）は基板バイアス効果を受けにくくな
る。これによって、メモリの書き込み電圧を高くするこ
とができ、書き込み時及び読み出し時のソフトエラー耐
性の向上を図ることができる。
ば、アクセストランジスタ（Q3,Q4）のチャネル領域の
下部の半導体基板（２）の不純物濃度をドライバトラン
ジスタ（Q1,Q2）のチャネル領域の下部の半導体基板
（２）の不純物濃度よりも低くしているので、ドライバ
トランジスタ（Q1,Q2）のチャネル領域の下部の半導体
基板（２）の不純物濃度はこのドライバトランジスタ
（Q1,Q2）のゲート長LDに対応した不純物濃度とし、こ
れとは独立にアクセストランジスタ（Q3,Q4）のチャネ
ル領域の下部の半導体基板（２）の不純物濃度はこのア
クセストランジスタ（Q3,Q4）のゲート長LWに対応した
不純物濃度とすることができる。このため、従来のよう
にアクセストランジスタ（Q3,Q4）のチャネル領域の下
部の半導体基板（２）の不純物濃度が必要以上に高くな
るのを防止することができるので、このアクセストラン
ジスタ（Q3,Q4）は基板バイアス効果を受けにくくな
る。これによって、メモリの書き込み電圧を高くするこ
とができ、書き込み時及び読み出し時のソフトエラー耐
性の向上を図ることができる。
また、上述のように構成された本発明の半導体メモリ
によれば、電圧降下手段（D1,D2,…,DnまたはT3）は少
なくともスタンバイ時に導通し、電源スイッチ手段（T1
またはT2）は動作時にのみ導通するので、スタンバイ時
の消費電流を少なくすることができる。これによって、
低消費電力化を図ることができる。
によれば、電圧降下手段（D1,D2,…,DnまたはT3）は少
なくともスタンバイ時に導通し、電源スイッチ手段（T1
またはT2）は動作時にのみ導通するので、スタンバイ時
の消費電流を少なくすることができる。これによって、
低消費電力化を図ることができる。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、高抵抗負荷型スタティックメ
モリセルを有するMOSスタティックRAMに本発明を適用し
た実施例である。
説明する。この実施例は、高抵抗負荷型スタティックメ
モリセルを有するMOSスタティックRAMに本発明を適用し
た実施例である。
第１図は本発明の一実施例によるMOSスタティックRAM
を示し、特に第６図に示すドライバトランジスタQ2及び
アクセストランジスタQ4の部分を示したものである。な
お、第６図に示すドライバトランジスタQ1及びアクセス
トランジスタQ3は、これらのドライバトランジスタQ2及
びアクセストランジスタQ4と同様な構成を有するので、
その説明を省略する。
を示し、特に第６図に示すドライバトランジスタQ2及び
アクセストランジスタQ4の部分を示したものである。な
お、第６図に示すドライバトランジスタQ1及びアクセス
トランジスタQ3は、これらのドライバトランジスタQ2及
びアクセストランジスタQ4と同様な構成を有するので、
その説明を省略する。
第１図において、符号１は例えばシリコン（Si）基
板、２はｐウエル、３はゲート絶縁膜、Ｇはゲート電
極、WLはワード線、▲▼はビット線、4,5,6は例え
ばn+型の半導体領域を示す。そして、ゲート電極Ｇと半
導体領域4,5とによりドライバトランジスタQ2が形成さ
れている。また、ワード線WLと半導体領域5,6とにより
アクセストランジスタQ4が形成されている。
板、２はｐウエル、３はゲート絶縁膜、Ｇはゲート電
極、WLはワード線、▲▼はビット線、4,5,6は例え
ばn+型の半導体領域を示す。そして、ゲート電極Ｇと半
導体領域4,5とによりドライバトランジスタQ2が形成さ
れている。また、ワード線WLと半導体領域5,6とにより
アクセストランジスタQ4が形成されている。
この実施例においては、ドライバトランジスタQ2のチ
ャネル領域の下部のｐウエル２及びアクセストランジス
タQ4のチャネル領域の下部のｐウエル２に、それぞれ短
チャネル効果防止用の高不純物濃度2a,2bが形成されて
いる。
ャネル領域の下部のｐウエル２及びアクセストランジス
タQ4のチャネル領域の下部のｐウエル２に、それぞれ短
チャネル効果防止用の高不純物濃度2a,2bが形成されて
いる。
これらのドライバトランジスタQ2及びアクセストラン
ジスタQ4の基板表面から深さ方向の不純物濃度分布の例
をそれぞれ第２図及び第３図に示す。この場合、アクセ
ストランジスタQ4のチャネル領域の下部に形成された高
不純物濃度部2bの不純物濃度は、ドライバトランジスタ
Q2のチャネル領域の下部に形成された高不純物濃度部2a
の不純物濃度よりも低くなっている。ここで、ドライバ
トランジスタQ2の高不純物濃度2a及びアクセストランジ
スタQ4の高不純物濃度部2bのピーク濃度をそれぞれND,N
Wとすると、ND/NWは２〜100の範囲内に選ばれ、好まし
くは２〜10の範囲内に選ばれる。ND,NWの具体例を挙げ
ると、NDは例えば６×1016cm-3、NWは例えば２×1016cm
-3程度である。ただし、これらのND,NWの値は、Si基板
１として比抵抗１Ωcmのｎ型Si基板を用い、ゲート絶縁
膜３の膜厚が110Å、ｐウエル２を形成するためのイオ
ン注入のドーズ量が1.7×1013cm-2であるときの値であ
る。
ジスタQ4の基板表面から深さ方向の不純物濃度分布の例
をそれぞれ第２図及び第３図に示す。この場合、アクセ
ストランジスタQ4のチャネル領域の下部に形成された高
不純物濃度部2bの不純物濃度は、ドライバトランジスタ
Q2のチャネル領域の下部に形成された高不純物濃度部2a
の不純物濃度よりも低くなっている。ここで、ドライバ
トランジスタQ2の高不純物濃度2a及びアクセストランジ
スタQ4の高不純物濃度部2bのピーク濃度をそれぞれND,N
Wとすると、ND/NWは２〜100の範囲内に選ばれ、好まし
くは２〜10の範囲内に選ばれる。ND,NWの具体例を挙げ
ると、NDは例えば６×1016cm-3、NWは例えば２×1016cm
-3程度である。ただし、これらのND,NWの値は、Si基板
１として比抵抗１Ωcmのｎ型Si基板を用い、ゲート絶縁
膜３の膜厚が110Å、ｐウエル２を形成するためのイオ
ン注入のドーズ量が1.7×1013cm-2であるときの値であ
る。
次に、この実施例によるMOSスタティックRAMの製造方
法について説明する。
法について説明する。
すなわち、第１図に示すように、まずSi基板１中にｐ
ウエル２を形成した後、このｐウエル２の表面に素子間
分離用のフィールド酸化膜（図示せず）を形成し、この
フィールド酸化膜で囲まれた活性領域の表面にゲート絶
縁膜３を形成する。次に、ドライバトランジスタQ2及び
アクセストランジスタQ4のしきい値電圧設定用のイオン
注入（チャネルドーピング）を行う。次に、例えばまず
ドライバトランジスタQ2の部分の表面を例えばレジスト
パターン（図示せず）で覆った後、例えばホウ素（Ｂ）
のようなｐ型不純物をアクセストランジスタQ4の部分の
ｐウエル２中深くイオン注入する。このＢのイオン注入
のドーズ量は、アクセストランジスタQ4のゲート長LWに
対応したドーズ量とする。これによって、アクセストラ
ンジスタQ4の部分のチャネル領域の下部に高不純物濃度
2aが形成される。次に、レジストパターンを除去し、ア
クセストランジスタQ4の部分の表面をレジストパターン
（図示せず）で覆った後、例えばＢのようなｐ型不純物
をドライバトランジスタQ2の部分のｐウエル２中深くイ
オン注入する。このＢのイオン注入のドーズ量は、ドラ
イバトランジスタQ2のゲート長LDに対応したドーズ量と
する。
ウエル２を形成した後、このｐウエル２の表面に素子間
分離用のフィールド酸化膜（図示せず）を形成し、この
フィールド酸化膜で囲まれた活性領域の表面にゲート絶
縁膜３を形成する。次に、ドライバトランジスタQ2及び
アクセストランジスタQ4のしきい値電圧設定用のイオン
注入（チャネルドーピング）を行う。次に、例えばまず
ドライバトランジスタQ2の部分の表面を例えばレジスト
パターン（図示せず）で覆った後、例えばホウ素（Ｂ）
のようなｐ型不純物をアクセストランジスタQ4の部分の
ｐウエル２中深くイオン注入する。このＢのイオン注入
のドーズ量は、アクセストランジスタQ4のゲート長LWに
対応したドーズ量とする。これによって、アクセストラ
ンジスタQ4の部分のチャネル領域の下部に高不純物濃度
2aが形成される。次に、レジストパターンを除去し、ア
クセストランジスタQ4の部分の表面をレジストパターン
（図示せず）で覆った後、例えばＢのようなｐ型不純物
をドライバトランジスタQ2の部分のｐウエル２中深くイ
オン注入する。このＢのイオン注入のドーズ量は、ドラ
イバトランジスタQ2のゲート長LDに対応したドーズ量と
する。
なお、例えばレジストパターンを形成しないでまずア
クセストランジスタQ4のゲート長LWに対応したドーズ量
で全面にＢをイオン注入した後、アクセストランジスタ
Q4の部分の表面をレジストパターンで覆い、ドライバト
ランジスタQ2のゲート長LDに対応したドーズ量とアクセ
ストランジスタQ4のゲート長LWに対応したドーズ量との
差に相当するドーズ量でＢをドライバトランジスタQ2の
部分のｐウエル２中にイオン注入するようにしてもよ
い。
クセストランジスタQ4のゲート長LWに対応したドーズ量
で全面にＢをイオン注入した後、アクセストランジスタ
Q4の部分の表面をレジストパターンで覆い、ドライバト
ランジスタQ2のゲート長LDに対応したドーズ量とアクセ
ストランジスタQ4のゲート長LWに対応したドーズ量との
差に相当するドーズ量でＢをドライバトランジスタQ2の
部分のｐウエル２中にイオン注入するようにしてもよ
い。
次に、CVD法により全面に例えば多結晶Si膜を形成
し、この多結晶Si膜に例えばリン（Ｐ）のような不純物
をドープして低抵抗化した後、この多結晶Si膜をエッチ
ングによりパターンニングしてゲート電極Ｇ及びワード
線WLを形成する。この後、これらのゲート電極Ｇ及びワ
ード線WLをマスクとしてｐウエル２中に例えばヒ素（A
s）のようなｎ型不純物を高濃度にイオン注入すること
により半導体領域4,5,6を形成する。
し、この多結晶Si膜に例えばリン（Ｐ）のような不純物
をドープして低抵抗化した後、この多結晶Si膜をエッチ
ングによりパターンニングしてゲート電極Ｇ及びワード
線WLを形成する。この後、これらのゲート電極Ｇ及びワ
ード線WLをマスクとしてｐウエル２中に例えばヒ素（A
s）のようなｎ型不純物を高濃度にイオン注入すること
により半導体領域4,5,6を形成する。
以上により、チャネル領域の下部に高不純物濃度部2a
が形成されたドライバトランジスタQ2と、チャネル領域
の下部に高不純物濃度部2aよりも不純物濃度が低い高不
純物濃度部2bが形成されたアクセストランジスタQ4とが
形成される。
が形成されたドライバトランジスタQ2と、チャネル領域
の下部に高不純物濃度部2aよりも不純物濃度が低い高不
純物濃度部2bが形成されたアクセストランジスタQ4とが
形成される。
以上のように、この実施例によれば、アクセストラン
ジスタQ4のチャネル領域の下部に形成された短チャネル
効果防止用の高不純物濃度部2bの不純物濃度は、ドライ
バトランジスタQ2のチャネル領域の下部に形成された短
チャネル効果防止用の高不純物濃度部2aの不純物濃度よ
りも低くなっており、これらの高不純物濃度部2a,2bの
不純物濃度はそれぞれドライバトランジスタQ2及びアク
セストランジスタQ4に対して最適な値となっている。こ
のため、アクセストランジスタQ4は基板バイアス効果を
受けにくくなり、従って従来に比べてメモリの書き込み
電圧を高くすることができる。そして、これによって書
き込み時及び読み出し時のソフトエラー耐性の向上を図
ることができる。
ジスタQ4のチャネル領域の下部に形成された短チャネル
効果防止用の高不純物濃度部2bの不純物濃度は、ドライ
バトランジスタQ2のチャネル領域の下部に形成された短
チャネル効果防止用の高不純物濃度部2aの不純物濃度よ
りも低くなっており、これらの高不純物濃度部2a,2bの
不純物濃度はそれぞれドライバトランジスタQ2及びアク
セストランジスタQ4に対して最適な値となっている。こ
のため、アクセストランジスタQ4は基板バイアス効果を
受けにくくなり、従って従来に比べてメモリの書き込み
電圧を高くすることができる。そして、これによって書
き込み時及び読み出し時のソフトエラー耐性の向上を図
ることができる。
ところで、第10図に示すように、従来のMOSスタティ
ックRAMにおいては、メモリセルMC′に電圧を供給する
ための電源線は、電源電圧VDDを供給するための電源線
に直接つながっている。このため、スタンバイ状態にお
いても、メモリセルMC′にはそのまま外部から電源電圧
VDDが加わる。この結果、メモリセルMC′の全合成抵抗
をＲとすると、このMOSスタティックRAMにおいては、ス
タンバイ状態においてスタンバイ電流Ｉ＝VDD/Rが流れ
ている。
ックRAMにおいては、メモリセルMC′に電圧を供給する
ための電源線は、電源電圧VDDを供給するための電源線
に直接つながっている。このため、スタンバイ状態にお
いても、メモリセルMC′にはそのまま外部から電源電圧
VDDが加わる。この結果、メモリセルMC′の全合成抵抗
をＲとすると、このMOSスタティックRAMにおいては、ス
タンバイ状態においてスタンバイ電流Ｉ＝VDD/Rが流れ
ている。
このように、従来のMOSスタティックRAMにおいては、
スタンバイ状態においてスタンバイ電流Ｉ＝VDD/Rが流
れていることから、スタンバイ時の消費電流が多く、従
って消費電力が大きかった。そこで、次にこのスタンバ
イ電流Ｉを低減してMOSスタティックRAMの低消費電力化
を図る方法について説明する。
スタンバイ状態においてスタンバイ電流Ｉ＝VDD/Rが流
れていることから、スタンバイ時の消費電流が多く、従
って消費電力が大きかった。そこで、次にこのスタンバ
イ電流Ｉを低減してMOSスタティックRAMの低消費電力化
を図る方法について説明する。
第１の方法においては、第４図に示すように、電源電
圧VDDを供給するための電源線に直列にｎ個のダイオー
ドD1,D2,…,Dnを順方向に接続し、さらにこれらのｎ個
のダイオードD1,D2,…,Dnに並列にｐチャネルMOSトラン
ジスタT1を接続する。そして、MOSスタティックRAMの動
作時には、このｐチャネルMOSトランジスタT1のゲート
にチップイネーブル信号▲▼＝“L"を印加してこの
ｐチャネルMOSトランジスタT1をオンさせる。これによ
って、第４図のＡ点の電位はVDDとなり、周辺回路に対
して不都合を生じない。一方、スタンバイ状態では、▲
▼＝“H"としてｐチャネルMOSトランジスタT1をオ
フさせる。この結果、Ａ点の電位はVDD−ｎ×Vfとな
る。ただし、VfはダイオードD1,D2,…,Dnのビルトイン
電圧である。
圧VDDを供給するための電源線に直列にｎ個のダイオー
ドD1,D2,…,Dnを順方向に接続し、さらにこれらのｎ個
のダイオードD1,D2,…,Dnに並列にｐチャネルMOSトラン
ジスタT1を接続する。そして、MOSスタティックRAMの動
作時には、このｐチャネルMOSトランジスタT1のゲート
にチップイネーブル信号▲▼＝“L"を印加してこの
ｐチャネルMOSトランジスタT1をオンさせる。これによ
って、第４図のＡ点の電位はVDDとなり、周辺回路に対
して不都合を生じない。一方、スタンバイ状態では、▲
▼＝“H"としてｐチャネルMOSトランジスタT1をオ
フさせる。この結果、Ａ点の電位はVDD−ｎ×Vfとな
る。ただし、VfはダイオードD1,D2,…,Dnのビルトイン
電圧である。
以上により、MOSスタティックRAMのスタンバイ時の消
費電流は（VDD−ｎ×Vf）/R（＜VDD/R）となるので、消
費電流を少なくすることができ、MOSスタティックRAMの
低消費電力化を図ることができる。
費電流は（VDD−ｎ×Vf）/R（＜VDD/R）となるので、消
費電流を少なくすることができ、MOSスタティックRAMの
低消費電力化を図ることができる。
第２の方法においては、第５図に示すように、電源電
圧VDDを供給するための電源線にｐチャネルMOSトランジ
スタT2とｎチャネルMOSトランジスタT3とを並列に接続
したものを設ける。そして、MOSスタティックRAMの動作
時には、これらのｐチャネルMOSトランジスタT2及びｎ
チャネルMOSトランジスタT3のそれぞれのゲートに▲
▼＝“L"を印加してこのｐチャネルMOSトランジスタT
2をオンさせるとともに、ｎチャネルMOSトランジスタT3
をオフさせる。この結果、第５図のＡ点の電位はVDDと
なり、周辺回路に対して不都合を生じない。一方、スタ
ンバイ状態では、▲▼＝“H"としてｐチャネルMOS
トランジスタT2をオフさせるとともに、ｎチャネルMOS
トランジスタT3をオンさせる。この時、Ａ点の電位はV
DD−Vthとなる。ただし、VthはｎチャネルMOSトランジ
スタT3の基板効果を含めたしきい値電圧である。
圧VDDを供給するための電源線にｐチャネルMOSトランジ
スタT2とｎチャネルMOSトランジスタT3とを並列に接続
したものを設ける。そして、MOSスタティックRAMの動作
時には、これらのｐチャネルMOSトランジスタT2及びｎ
チャネルMOSトランジスタT3のそれぞれのゲートに▲
▼＝“L"を印加してこのｐチャネルMOSトランジスタT
2をオンさせるとともに、ｎチャネルMOSトランジスタT3
をオフさせる。この結果、第５図のＡ点の電位はVDDと
なり、周辺回路に対して不都合を生じない。一方、スタ
ンバイ状態では、▲▼＝“H"としてｐチャネルMOS
トランジスタT2をオフさせるとともに、ｎチャネルMOS
トランジスタT3をオンさせる。この時、Ａ点の電位はV
DD−Vthとなる。ただし、VthはｎチャネルMOSトランジ
スタT3の基板効果を含めたしきい値電圧である。
以上により、MOSスタティックRAMのスタンバイ時の消
費電流は（VDD−Vth）/R（＜VDD/R）となるので、消費
電流を少なくすることができ、MOSスタティックRAMの低
消費電力化を図ることができる。
費電流は（VDD−Vth）/R（＜VDD/R）となるので、消費
電流を少なくすることができ、MOSスタティックRAMの低
消費電力化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、高抵抗負荷型スタ
ティックメモリセルを用いたMOSスタテイックRAMに本発
明を適用した場合について説明したが、本発明は、完全
CMOS型スタティックメモリセルを用いたMOSスタティッ
クRAMに適用することも可能である。
ティックメモリセルを用いたMOSスタテイックRAMに本発
明を適用した場合について説明したが、本発明は、完全
CMOS型スタティックメモリセルを用いたMOSスタティッ
クRAMに適用することも可能である。
以上説明したように、本発明によれば、アクセストラ
ンジスタのチャネル領域の下部の半導体基板の不純物濃
度をドライバトランジスタのチャネル領域の下部の半導
体基板の不純物濃度よりも低くしているので、アクセス
トランジスタは基板バイアス効果を受けにくくなる。こ
れによって、書き込み電圧を高くし、書き込み時及び読
み出し時のソフトエラー耐性の向上を図ることができ
る。
ンジスタのチャネル領域の下部の半導体基板の不純物濃
度をドライバトランジスタのチャネル領域の下部の半導
体基板の不純物濃度よりも低くしているので、アクセス
トランジスタは基板バイアス効果を受けにくくなる。こ
れによって、書き込み電圧を高くし、書き込み時及び読
み出し時のソフトエラー耐性の向上を図ることができ
る。
また、本発明によれば、電圧降下手段は少なくともス
タンバイ時に導通し、電源スイッチ手段は動作時にのみ
導通するので、スタンバイ時の消費電流を少なくするこ
とができる。これによって、低消費電力化を図ることが
できる。
タンバイ時に導通し、電源スイッチ手段は動作時にのみ
導通するので、スタンバイ時の消費電流を少なくするこ
とができる。これによって、低消費電力化を図ることが
できる。
第１図は本発明の一実施例によるMOSスタティックRAMの
要部を示す断面図、第２図は第１図に示すMOSスタティ
ックRAMのドライバトランジスタ部の不純物濃度分布の
例を示すグラフ、第３図は第１図に示すMOSスタティッ
クRAMのアクセストランジスタ部の不純物濃度分布の例
を示すグラフ、第４図はMOSスタティックRAMのメモリセ
ル電源入力回路の構成例を示す回路図、第５図はMOSス
タティックRAMのメモリセル電源入力回路の他の構成例
を示す回路図、第６図は高抵抗負荷型スタティックメモ
リセルの等価回路を示す回路図、第７図はMOSトランジ
スタのしきい値電圧のゲート長依存性を示すグラフ、第
８図はドライバトランジスタとアクセストランジスタと
により構成されるEEインバータを示す回路図、第９図は
第８図に示すEEインバータの入出力特性を示すグラフ、
第10図は従来のMOSスタティックRAMのメモリセル電源入
力回路を示す回路図である。 図面における主要な符号の説明 1:Si基板、2:pウエル、3:ゲート絶縁膜、4,5,6:半導体
領域、Q1,Q2:ドライバトランジスタ、Q3,Q4:アクセスト
ランジスタ。
要部を示す断面図、第２図は第１図に示すMOSスタティ
ックRAMのドライバトランジスタ部の不純物濃度分布の
例を示すグラフ、第３図は第１図に示すMOSスタティッ
クRAMのアクセストランジスタ部の不純物濃度分布の例
を示すグラフ、第４図はMOSスタティックRAMのメモリセ
ル電源入力回路の構成例を示す回路図、第５図はMOSス
タティックRAMのメモリセル電源入力回路の他の構成例
を示す回路図、第６図は高抵抗負荷型スタティックメモ
リセルの等価回路を示す回路図、第７図はMOSトランジ
スタのしきい値電圧のゲート長依存性を示すグラフ、第
８図はドライバトランジスタとアクセストランジスタと
により構成されるEEインバータを示す回路図、第９図は
第８図に示すEEインバータの入出力特性を示すグラフ、
第10図は従来のMOSスタティックRAMのメモリセル電源入
力回路を示す回路図である。 図面における主要な符号の説明 1:Si基板、2:pウエル、3:ゲート絶縁膜、4,5,6:半導体
領域、Q1,Q2:ドライバトランジスタ、Q3,Q4:アクセスト
ランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】外部電源端子とメモリセル電源端子との間
に、電圧降下手段と電源スイッチ手段とを並列に接続し
たメモリセル電源入力回路を有し、 上記メモリセルは、少なくとも一対のドライバトランジ
スタと一対のアクセストランジスタとにより構成される
スタティックメモリセルである半導体メモリにおいて、 上記電圧降下手段は少なくともスタンバイ時に導通し、 上記電源スイッチ手段は動作時にのみ導通するととも
に、 上記アクセストランジスタのチャネル領域の下部の半導
体基板の不純物濃度を上記ドライバトランジスタのチャ
ネル領域の下部の上記半導体基板の不純物濃度よりも低
くした ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102139A JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102139A JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04757A JPH04757A (ja) | 1992-01-06 |
| JP3070064B2 true JP3070064B2 (ja) | 2000-07-24 |
Family
ID=14319435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102139A Expired - Fee Related JP3070064B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070064B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605550B2 (ja) * | 1992-07-14 | 1997-04-30 | 岩崎通信機株式会社 | レーザー光用電子写真式平版印刷版 |
| JP3236720B2 (ja) * | 1993-02-10 | 2001-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-04-18 JP JP2102139A patent/JP3070064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04757A (ja) | 1992-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |