JP3454731B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3454731B2 JP3454731B2 JP32068598A JP32068598A JP3454731B2 JP 3454731 B2 JP3454731 B2 JP 3454731B2 JP 32068598 A JP32068598 A JP 32068598A JP 32068598 A JP32068598 A JP 32068598A JP 3454731 B2 JP3454731 B2 JP 3454731B2
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Description
【０００１】
【発明の属する技術分野】 本発明は、半導体装置の製
造方法に関するものであり、特に、ＲＯＭメモリトラン
ジスタへの書き込み工程を後置化し、ＴＡＴ（ターンア
ラウンドタイム）、すなわちＲＯＭ書き込みからウエハ
完成までの期間を短縮する技術に関するものである。
造方法に関するものであり、特に、ＲＯＭメモリトラン
ジスタへの書き込み工程を後置化し、ＴＡＴ（ターンア
ラウンドタイム）、すなわちＲＯＭ書き込みからウエハ
完成までの期間を短縮する技術に関するものである。
【０００２】
【従来の技術】マスクＲＯＭは、単体または１チップ・
マイクロコンピュータ、論理ＬＳＩなどに内蔵化されて
いるが、ユーザーからＴＡＴを短縮したいとの要求が強
い。そのため、マスクＲＯＭの製造工程においては、Ｒ
ＯＭのデータ書き込み工程をできる限り後工程に設置す
ること、具体的にはＲＯＭ書き込み工程をＭＯＳＦＥＴ
形成後に、さらにはＡｌ配線形成後に後置化することが
検討されてきた。
マイクロコンピュータ、論理ＬＳＩなどに内蔵化されて
いるが、ユーザーからＴＡＴを短縮したいとの要求が強
い。そのため、マスクＲＯＭの製造工程においては、Ｒ
ＯＭのデータ書き込み工程をできる限り後工程に設置す
ること、具体的にはＲＯＭ書き込み工程をＭＯＳＦＥＴ
形成後に、さらにはＡｌ配線形成後に後置化することが
検討されてきた。
【０００３】なお、先行技術としては、特開昭６０−９
１５７号公報（Ｈ０１Ｌ ２７／１０）、特開平４−６
１１６４（Ｈ０１Ｌ ２１／８２４６、 Ｈ０１Ｌ ２
７／１１２）等がある。
１５７号公報（Ｈ０１Ｌ ２７／１０）、特開平４−６
１１６４（Ｈ０１Ｌ ２１／８２４６、 Ｈ０１Ｌ ２
７／１１２）等がある。
【０００４】
【発明が解決しようとする課題】ゲート電極を貫通して
不純物を注入しデプレッション化する場合に、Ｒｐ（Pr
ojected Range）が大きいボロンを使用できるＰチャネ
ル型ＭＯＳＦＥＴが、Ｎチャネル型ＭＯＳＦＥＴに比し
て有利である。
不純物を注入しデプレッション化する場合に、Ｒｐ（Pr
ojected Range）が大きいボロンを使用できるＰチャネ
ル型ＭＯＳＦＥＴが、Ｎチャネル型ＭＯＳＦＥＴに比し
て有利である。
【０００５】しかしながら、エンハンスメント型のＰチ
ャネル型ＭＯＳＦＥＴをデプレッション化するには、高
加速エネルギーでしかも相当高濃度のイオン注入を行わ
ないと、ＭＯＳＦＥＴの電流Ｉｄ０（ゲート電圧０Ｖに
おけるドレイン電流）を大きく確保し、安定した読み出
し特性を得ることはできない。
ャネル型ＭＯＳＦＥＴをデプレッション化するには、高
加速エネルギーでしかも相当高濃度のイオン注入を行わ
ないと、ＭＯＳＦＥＴの電流Ｉｄ０（ゲート電圧０Ｖに
おけるドレイン電流）を大きく確保し、安定した読み出
し特性を得ることはできない。
【０００６】また、いわゆるダブルチャージ（２価のイ
オン）を用いて実質的に高い加速エネルギーを得ようと
しても、注入量が多いために、生産ラインでの装置能力
（スループット）が問題となる。
オン）を用いて実質的に高い加速エネルギーを得ようと
しても、注入量が多いために、生産ラインでの装置能力
（スループット）が問題となる。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、ゲート電極を、不純物をドープしない
（ノンドープト）シリコン膜と高融点金属膜との積層膜
によって形成し、このゲート電極を通してチャネル領域
に不純物をイオン注入し、ＭＯＳＦＥＴをデプレッショ
ン化することを特徴としている。
解決するために、ゲート電極を、不純物をドープしない
（ノンドープト）シリコン膜と高融点金属膜との積層膜
によって形成し、このゲート電極を通してチャネル領域
に不純物をイオン注入し、ＭＯＳＦＥＴをデプレッショ
ン化することを特徴としている。
【０００８】ゲート電極は従来、リンなどのＮ型不純物
を１×１０20-21程度に高濃度にドープしたポリシリコ
ン膜（Ｎ＋ＰＯＬＹ）を用いていた。本発明によれば、
ゲート電極に不純物ドープを行わないため、これは実質
的にイントリンシックな半導体シリコンである。
を１×１０20-21程度に高濃度にドープしたポリシリコ
ン膜（Ｎ＋ＰＯＬＹ）を用いていた。本発明によれば、
ゲート電極に不純物ドープを行わないため、これは実質
的にイントリンシックな半導体シリコンである。
【０００９】そのため、エネルギーバンドで見て、ゲー
ト電極のエネルギーレベルはシリコンのバンドギャップ
の中央にあり、Ｎ＋ＰＯＬＹと仕事関数がバンドギャッ
プ電圧の１／２だけ異なることになる。これをＭＯＳＦ
ＥＴの閾値電圧でみると、同一の基板濃度に対して、ノ
ンドープト・シリコンゲートのＭＯＳＦＥＴは、従来の
Ｎ＋ＰＯＬＹから成るゲート電極を有するＭＯＳＦＥＴ
に比して０．５Ｖ〜０．６Ｖ低くなる。
ト電極のエネルギーレベルはシリコンのバンドギャップ
の中央にあり、Ｎ＋ＰＯＬＹと仕事関数がバンドギャッ
プ電圧の１／２だけ異なることになる。これをＭＯＳＦ
ＥＴの閾値電圧でみると、同一の基板濃度に対して、ノ
ンドープト・シリコンゲートのＭＯＳＦＥＴは、従来の
Ｎ＋ＰＯＬＹから成るゲート電極を有するＭＯＳＦＥＴ
に比して０．５Ｖ〜０．６Ｖ低くなる。
【００１０】このため、ゲート電極を貫通して不純物を
イオン注入するに際して、従来よりも少ないドーズ量で
デプレッション化できるのであり、またドーズ量が同一
であれば、より大きな電流Ｉｄ０を出力することができ
る。
イオン注入するに際して、従来よりも少ないドーズ量で
デプレッション化できるのであり、またドーズ量が同一
であれば、より大きな電流Ｉｄ０を出力することができ
る。
【００１１】また、このノンドープト・シリコンゲート
上にはタングステンシリサイドから成る高融点金属膜を
積層しているので、ゲート電極としては、シート抵抗数
Ω程度と十分低抵抗化できることを見出した。
上にはタングステンシリサイドから成る高融点金属膜を
積層しているので、ゲート電極としては、シート抵抗数
Ω程度と十分低抵抗化できることを見出した。
【００１２】さらに、上記の不純物イオンは、２価のイ
オン（Ｂ＋＋など）を用いると良い。イオン注入装置に
おいて、１価（Ｂ＋）のイオンは大量に取り出すことが
できるが、２価のイオンは少なく、所定のドーズ量を得
るのに長時間を要する。しかしながら、本発明によれ
ば、不純物のドーズ量を減らせるので、ダブルチャージ
を用いても装置のスループットの低下を抑えることがで
きるのである。
オン（Ｂ＋＋など）を用いると良い。イオン注入装置に
おいて、１価（Ｂ＋）のイオンは大量に取り出すことが
できるが、２価のイオンは少なく、所定のドーズ量を得
るのに長時間を要する。しかしながら、本発明によれ
ば、不純物のドーズ量を減らせるので、ダブルチャージ
を用いても装置のスループットの低下を抑えることがで
きるのである。
【００１３】また、ダブルチャージの利用により、Ｒｐ
が大きくなるため、層間絶縁間膜をエッチングする場合
には、その深さも浅くて済む。そして、イオン注入時
に、そのエッチング段差に起因するシャドーイング効果
を極力抑止することができる。
が大きくなるため、層間絶縁間膜をエッチングする場合
には、その深さも浅くて済む。そして、イオン注入時
に、そのエッチング段差に起因するシャドーイング効果
を極力抑止することができる。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図１乃
至図４を参照しながら説明する。
至図４を参照しながら説明する。
【００１５】図１は、ＲＯＭメモリの回路構成を示す図
である。このＲＯＭメモリは、複数のＰチャネル型ＭＯ
ＳＦＥＴ（Ｍ１〜ＭＮ）を縦列接続してなるＮＡＮＤ型
ＲＯＭである。これらのＭＯＳＦＥＴのうち、例えばＭ
ＯＳＦＥＴ（Ｍ１）を選び、このＭＯＳＦＥＴをデプレ
ッション化することにより、データ「１」の書き込みを
行う。このＲＯＭメモリの読み出し動作を説明すると、
まず、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮＰ）をオンさ
せ、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰＰ）をオフにする
ことにより、プリチャージ（Ｖｓｓへの放電）を行う。
である。このＲＯＭメモリは、複数のＰチャネル型ＭＯ
ＳＦＥＴ（Ｍ１〜ＭＮ）を縦列接続してなるＮＡＮＤ型
ＲＯＭである。これらのＭＯＳＦＥＴのうち、例えばＭ
ＯＳＦＥＴ（Ｍ１）を選び、このＭＯＳＦＥＴをデプレ
ッション化することにより、データ「１」の書き込みを
行う。このＲＯＭメモリの読み出し動作を説明すると、
まず、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮＰ）をオンさ
せ、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰＰ）をオフにする
ことにより、プリチャージ（Ｖｓｓへの放電）を行う。
【００１６】次に、ＭＯＳＦＥＴ（ＭＰＰ）をオンさ
せ、ＭＯＳＦＥＴ（ＭＮＰ）をオフさせる。そして、読
み出しアドレスのワード線ＷＬ１のみをハイレベルに立
ち上げる（他のワード線はすべてローレベルとする）。
ＭＯＳＦＥＴ（Ｍ１）はデプレッション化されているた
め、ノーマリーオン状態であり、また他のＭＯＳＦＥＴ
（Ｍ２〜ＭＮ、ＭＰＰ）はオンしているので、電源Ｖｃ
ｃからビット線ＢＬが充電され、読み出しセンスアンプ
ＳＡの出力はハイレベル、すなわち「１」を読み出す。
せ、ＭＯＳＦＥＴ（ＭＮＰ）をオフさせる。そして、読
み出しアドレスのワード線ＷＬ１のみをハイレベルに立
ち上げる（他のワード線はすべてローレベルとする）。
ＭＯＳＦＥＴ（Ｍ１）はデプレッション化されているた
め、ノーマリーオン状態であり、また他のＭＯＳＦＥＴ
（Ｍ２〜ＭＮ、ＭＰＰ）はオンしているので、電源Ｖｃ
ｃからビット線ＢＬが充電され、読み出しセンスアンプ
ＳＡの出力はハイレベル、すなわち「１」を読み出す。
【００１７】一方、ＭＯＳＦＥＴ（Ｍ１）がデプレッシ
ョン化されていないとき（「０」書き込みのとき）は、
ワード線ＷＬ１の立ち上がりにより、ＭＯＳＦＥＴ（Ｍ
１）はオフするため、プリチャージの電位状態（ローレ
ベル）が容量Ｃで保持されるために、センスアンプＳＡ
はローレベル、すなわち「０」を出力する。なお、本発
明は、上記のＮＡＮＤ型ＲＯＭに限らず、複数のＭＯＳ
ＦＥＴを並列に接続したＮＯＲ型ＲＯＭに対しても適用
できる。
ョン化されていないとき（「０」書き込みのとき）は、
ワード線ＷＬ１の立ち上がりにより、ＭＯＳＦＥＴ（Ｍ
１）はオフするため、プリチャージの電位状態（ローレ
ベル）が容量Ｃで保持されるために、センスアンプＳＡ
はローレベル、すなわち「０」を出力する。なお、本発
明は、上記のＮＡＮＤ型ＲＯＭに限らず、複数のＭＯＳ
ＦＥＴを並列に接続したＮＯＲ型ＲＯＭに対しても適用
できる。
【００１８】図２は、チャネルイオン（ＢＦ２）注入量
とＰチャネル型ＭＯＳＦＥＴの閾値電圧との関係を示す
図である。ここで、ＭＯＳＦＥＴはＮウエル内に形成さ
れており、Ｎウエルはリン（ドーズ量：４×１０12／ｃ
ｍ２）をイオン注入し、その後１１００℃で４時間の拡
散を行って形成した。ゲート酸化膜厚は、１００Åであ
る。この実験データが示すように、ノンドープト・ポリ
シリコンゲートのＭＯＳＦＥＴは、リンを高濃度にドー
プしたポリシリコンゲートＭＯＳＦＥＴに比して、より
少ないドーズ量で閾値電圧を下げられることがわかる。
そして、閾値電圧が０Ｖ以下になると、ＭＯＳＦＥＴは
デプレッション化する。
とＰチャネル型ＭＯＳＦＥＴの閾値電圧との関係を示す
図である。ここで、ＭＯＳＦＥＴはＮウエル内に形成さ
れており、Ｎウエルはリン（ドーズ量：４×１０12／ｃ
ｍ２）をイオン注入し、その後１１００℃で４時間の拡
散を行って形成した。ゲート酸化膜厚は、１００Åであ
る。この実験データが示すように、ノンドープト・ポリ
シリコンゲートのＭＯＳＦＥＴは、リンを高濃度にドー
プしたポリシリコンゲートＭＯＳＦＥＴに比して、より
少ないドーズ量で閾値電圧を下げられることがわかる。
そして、閾値電圧が０Ｖ以下になると、ＭＯＳＦＥＴは
デプレッション化する。
【００１９】なお、上記の実験データは、ゲート酸化膜
を通してチャネルイオン注入を行ったものであるが、ゲ
ート電極を通した場合でも、この関係は同様であると思
料される。
を通してチャネルイオン注入を行ったものであるが、ゲ
ート電極を通した場合でも、この関係は同様であると思
料される。
【００２０】次に、上記の点を踏まえて本発明の実施例
を図３および図４を参照しながら説明する。
を図３および図４を参照しながら説明する。
【００２１】図３は、本発明の第１の実施例を説明する
断面図である。この図には、図１におけるＭＯＳＦＥＴ
（Ｍ１，Ｍ２）の断面図が示されている。まず、Ｎ型半
導体基板（１）上に１００Å程度のゲート酸化膜
（２）、ゲート電極（３）、ソース拡散層（Ｓ）、ドレ
イン拡散層（Ｄ）を形成して、ＭＯＳＦＥＴ（Ｍ１，Ｍ
２）を形成する。ゲート電極（３）は、ＣＶＤ法によ
り、約１５００Å程度のポリシリコン膜（３Ａ）（また
はアモルファスシリコン膜）を堆積し、その後、不純物
をドープすることなく、高融点金属膜として、例えば１
５００Å程度のタングステンシリサイド膜（３Ｂ）（Ｗ
Ｓｉｘ）をＣＶＤ法により形成し、これらをドライエッ
チングすることにより形成する。
断面図である。この図には、図１におけるＭＯＳＦＥＴ
（Ｍ１，Ｍ２）の断面図が示されている。まず、Ｎ型半
導体基板（１）上に１００Å程度のゲート酸化膜
（２）、ゲート電極（３）、ソース拡散層（Ｓ）、ドレ
イン拡散層（Ｄ）を形成して、ＭＯＳＦＥＴ（Ｍ１，Ｍ
２）を形成する。ゲート電極（３）は、ＣＶＤ法によ
り、約１５００Å程度のポリシリコン膜（３Ａ）（また
はアモルファスシリコン膜）を堆積し、その後、不純物
をドープすることなく、高融点金属膜として、例えば１
５００Å程度のタングステンシリサイド膜（３Ｂ）（Ｗ
Ｓｉｘ）をＣＶＤ法により形成し、これらをドライエッ
チングすることにより形成する。
【００２２】その後、全面にホトレジスト膜（４）を塗
布し、露光・現像によって、ＭＯＳＦＥＴ（Ｍ１）のゲ
ート電極上に開口部分を設ける。そして、この開口部分
から、ゲート電極（３）を貫通する加速エネルギー（１
２０ＫｅＶ〜１６０ＫｅＶ）で、チャネル領域（５）に
ボロン（Ｂ＋）をイオン注入する。これにより、ＭＯＳ
ＦＥＴ（Ｍ１）をデプレッション化する。なお、ＭＯＳ
ＦＥＴ（Ｍ２）については、１μｍ程度のホトレジスト
膜（４）で覆われているため、上記の加速エネルギーで
は貫通することはない。
布し、露光・現像によって、ＭＯＳＦＥＴ（Ｍ１）のゲ
ート電極上に開口部分を設ける。そして、この開口部分
から、ゲート電極（３）を貫通する加速エネルギー（１
２０ＫｅＶ〜１６０ＫｅＶ）で、チャネル領域（５）に
ボロン（Ｂ＋）をイオン注入する。これにより、ＭＯＳ
ＦＥＴ（Ｍ１）をデプレッション化する。なお、ＭＯＳ
ＦＥＴ（Ｍ２）については、１μｍ程度のホトレジスト
膜（４）で覆われているため、上記の加速エネルギーで
は貫通することはない。
【００２３】図４は、本発明の第２の実施例を説明する
断面図である。この実施例では、ＭＯＳＦＥＴ（Ｍ１，
Ｍ２）上にＳｉＯ２から成る層間絶縁膜（６）を形成し
た後に、ホトレジスト膜（７）形成し、その開口部分か
ら、層間絶縁膜（６）およびゲート電極（３）を通し
て、チャネル領域（５）にボロン（Ｂ＋）を注入してい
る。この実施例は、第１の実施例に比して、ＲＯＭ書き
込み工程をより後置化している。しかし、５０００Å〜
８０００Åの層間絶縁膜（６）を貫通してイオン注入を
行う必要があり、第１の実施例に比して高い加速エネル
ギーを必要とする。
断面図である。この実施例では、ＭＯＳＦＥＴ（Ｍ１，
Ｍ２）上にＳｉＯ２から成る層間絶縁膜（６）を形成し
た後に、ホトレジスト膜（７）形成し、その開口部分か
ら、層間絶縁膜（６）およびゲート電極（３）を通し
て、チャネル領域（５）にボロン（Ｂ＋）を注入してい
る。この実施例は、第１の実施例に比して、ＲＯＭ書き
込み工程をより後置化している。しかし、５０００Å〜
８０００Åの層間絶縁膜（６）を貫通してイオン注入を
行う必要があり、第１の実施例に比して高い加速エネル
ギーを必要とする。
【００２４】図５は、本発明の第３の実施例を説明する
断面図および平面図である。図５の（ａ）は、平面図で
あり、（ｂ）は（ａ）のＸ−Ｘ線における断面図であ
る。
断面図および平面図である。図５の（ａ）は、平面図で
あり、（ｂ）は（ａ）のＸ−Ｘ線における断面図であ
る。
【００２５】この実施例では、上記のホトレジスト膜
（７）をマスクとして、層間絶縁膜（６）をその膜厚の
途中までエッチングして、その開口部分（８）から、そ
の残膜（６Ａ）およびゲート電極（３）を貫通して、チ
ャネル領域（５）にボロン（Ｂ＋）を注入している。こ
のため、第２の実施例に比して、より低い加速エネルギ
ーで足りるのである。
（７）をマスクとして、層間絶縁膜（６）をその膜厚の
途中までエッチングして、その開口部分（８）から、そ
の残膜（６Ａ）およびゲート電極（３）を貫通して、チ
ャネル領域（５）にボロン（Ｂ＋）を注入している。こ
のため、第２の実施例に比して、より低い加速エネルギ
ーで足りるのである。
【００２６】上記のエッチング工程は、ＲＯＭメモリト
ランジスタのビット線となる金属配線、例えばＡｌ配線
（９）を形成後に行うことにより、ＲＯＭ書き込み工程
をより後置化することができる。
ランジスタのビット線となる金属配線、例えばＡｌ配線
（９）を形成後に行うことにより、ＲＯＭ書き込み工程
をより後置化することができる。
【００２７】上記の実施例１〜３において、従来よりも
少ないドーズ量で、ＭＯＳＦＥＴ（Ｍ１）をデプレッシ
ョン化できるのであり、またドーズ量が同一であれば、
より大きな電流Ｉｄ０を出力することができる。
少ないドーズ量で、ＭＯＳＦＥＴ（Ｍ１）をデプレッシ
ョン化できるのであり、またドーズ量が同一であれば、
より大きな電流Ｉｄ０を出力することができる。
【００２８】従来、リンを高濃度にドープしたポリシリ
コンゲートＭＯＳＦＥＴでは、７μＡ以上のＩｄ０を得
るために１×１０14〜１×１０15/cm2のドーズ量が必要
であったのに対して、第３の実施例では、1×１０14/cm
2以下のドーズ量で十分である。
コンゲートＭＯＳＦＥＴでは、７μＡ以上のＩｄ０を得
るために１×１０14〜１×１０15/cm2のドーズ量が必要
であったのに対して、第３の実施例では、1×１０14/cm
2以下のドーズ量で十分である。
【００２９】上記の不純物イオンは、２価のイオン（Ｂ
＋＋など）を用いると良い。これは、上記のように、不
純物の注入量を減らせる結果、ダブルチャージを利用し
た場合の装置のスループットが改善されるからである。
＋＋など）を用いると良い。これは、上記のように、不
純物の注入量を減らせる結果、ダブルチャージを利用し
た場合の装置のスループットが改善されるからである。
【００３０】このダブルチャージの利用により、実質的
な加速エネルギーは２倍になるため、これを第１〜第３
の実施例に適用することにより、チャネル領域（５）の
より深い部分にイオンを注入できるようになり、電流Ｉ
ｄ０のばらつきを小さくし、ＭＯＳＦＥＴ（Ｍ１）の特
性を安定化できる。
な加速エネルギーは２倍になるため、これを第１〜第３
の実施例に適用することにより、チャネル領域（５）の
より深い部分にイオンを注入できるようになり、電流Ｉ
ｄ０のばらつきを小さくし、ＭＯＳＦＥＴ（Ｍ１）の特
性を安定化できる。
【００３１】また、ダブルチャージの利用により、Ｒｐ
が大きくなるため、層間絶縁間膜（６）をエッチングす
る場合には、その深さも浅くて済む。そして、イオン注
入時に、その開口部分（８）のエッチング段差に起因す
るシャドーイング効果を極力抑止し、ＭＯＳＦＥＴ（Ｍ
１）のチャネル領域に効率よくイオンを注入することが
できる。
が大きくなるため、層間絶縁間膜（６）をエッチングす
る場合には、その深さも浅くて済む。そして、イオン注
入時に、その開口部分（８）のエッチング段差に起因す
るシャドーイング効果を極力抑止し、ＭＯＳＦＥＴ（Ｍ
１）のチャネル領域に効率よくイオンを注入することが
できる。
【００３２】
【発明の効果】本発明によれば、ＲＯＭの書き込み工程
を後置化し、ＴＡＴを短縮すると共に、ゲート電極を貫
通して不純物をイオン注入するに際して、従来よりも少
ないドーズ量でＲＯＭ書き込みできる。これにより、イ
オン注入装置のスループットを向上できる。
を後置化し、ＴＡＴを短縮すると共に、ゲート電極を貫
通して不純物をイオン注入するに際して、従来よりも少
ないドーズ量でＲＯＭ書き込みできる。これにより、イ
オン注入装置のスループットを向上できる。
【００３３】また、ドーズ量が同一であれば、より大き
な電流Ｉｄ０を出力することができる。これにより、Ｒ
ＯＭの読み出し速度を向上できる。さらに、イオン注入
のドーズ量を減らせる結果、ダブルチャージ（２価イオ
ン）を量産装置において利用することができるようにな
る。これにより、加速エルギーを実質的に高めることが
でき、デプレッション化するＭＯＳＦＥＴの特性を安定
し、ひいてはＲＯＭの読み出し特性を安定化することが
できる。
な電流Ｉｄ０を出力することができる。これにより、Ｒ
ＯＭの読み出し速度を向上できる。さらに、イオン注入
のドーズ量を減らせる結果、ダブルチャージ（２価イオ
ン）を量産装置において利用することができるようにな
る。これにより、加速エルギーを実質的に高めることが
でき、デプレッション化するＭＯＳＦＥＴの特性を安定
し、ひいてはＲＯＭの読み出し特性を安定化することが
できる。
【図１】本発明の実施例に係るＲＯＭメモリの回路構成
を示す図である。
を示す図である。
【図２】本発明の実施例に係るＭＯＳＦＥＴの特性を示
す図である。
す図である。
【図３】本発明の第１の実施例を示す断面図である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】本発明の第３の実施例を示す断面図である。
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(56)参考文献 特開 平６−151779（ＪＰ，Ａ)
特開 平４−63472（ＪＰ，Ａ)
特開 平４−116974（ＪＰ，Ａ)
特開 平８−274192（ＪＰ，Ａ)
特開 平７−273224（ＪＰ，Ａ)
特開 平８−255844（ＪＰ，Ａ)
特開 平６−151781（ＪＰ，Ａ)
特開 平５−299614（ＪＰ，Ａ)
特開 平５−13723（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/112
Claims (6)
- 【請求項１】半導体基板上に複数のＰチャネル型ＭＯＳ
ＦＥＴから成るＲＯＭメモリトランジスタを形成し、こ
れらのＰチャネル型ＭＯＳＦＥＴのうち、選ばれたＰチ
ャネル型ＭＯＳＦＥＴのゲート電極を通して、そのチャ
ネル領域に不純物をイオン注入することにより、このＰ
チャネル型ＭＯＳＦＥＴをデプレッション化し、これに
よりデータ書き込みを行う工程を有する半導体装置の製
造方法において、前記ゲート電極を、不純物をドープし
ないシリコン膜と高融点金属膜との積層膜によって形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に複数のＰチャネル型ＭＯＳ
ＦＥＴから成るＲＯＭメモリトランジスタのアレイを形
成し、これらのＰチャネル型ＭＯＳＦＥＴのうち、選ば
れたＰチャネル型ＭＯＳＦＥＴのゲート電極を通してそ
のチャネル領域に不純物をイオン注入することにより、
このＰチャネル型ＭＯＳＦＥＴをデプレッション化し、
これによりデータ書き込みを行う工程を有する半導体装
置の製造方法において、半導体基板上に複数のＰチャネ
ル型ＭＯＳＦＥＴを形成する工程と、前記基板上の全面
にホトレジスト膜を形成し、これらのＰチャネル型ＭＯ
ＳＦＥＴのうち選ばれたＰチャネル型ＭＯＳＦＥＴのゲ
ート電極上に開口部分を設ける工程と、この開口部分か
ら、前記ゲート電極を貫通してそのチャネル領域に不純
物を注入する工程と、を有し、前記ゲート電極を、不純
物をドープしないシリコン膜と高融点金属膜との積層膜
によって形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】半導体基板上に複数のＰチャネル型ＭＯＳ
ＦＥＴから成るＲＯＭメモリトランジスタのアレイを形
成し、これらのＰチャネル型ＭＯＳＦＥＴのうち、選ば
れたＰチャネル型ＭＯＳＦＥＴのゲート電極を通してそ
のチャネル領域に不純物をイオン注入することにより、
このＰチャネル型ＭＯＳＦＥＴをデプレッション化し、
これによりデータ書き込みを行う工程を有する半導体装
置の製造方法において、半導体基板上に複数のＰチャネ
ル型ＭＯＳＦＥＴを形成する工程と、これらのＰチャネ
ル型ＭＯＳＦＥＴを被う層間絶縁膜を形成する工程と、
前記層間絶縁膜上の全面にホトレジスト膜を形成し、こ
れらのＰチャネル型ＭＯＳＦＥＴのうち選ばれたＰチャ
ネル型ＭＯＳＦＥＴのゲート電極上に開口部分を設ける
工程と、この開口部分から、前記層間絶縁膜およびゲー
ト電極を貫通してそのチャネル領域に不純物を注入する
工程と、を有し、前記ゲート電極を、不純物をドープし
ないシリコン膜と高融点金属膜との積層膜によって形成
することを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上に複数のＰチャネル型ＭＯＳ
ＦＥＴから成るＲＯＭメモリトランジスタのアレイを形
成し、これらのＰチャネル型ＭＯＳＦＥＴのうち、選ば
れたＰチャネル型ＭＯＳＦＥＴのゲート電極を通してそ
のチャネル領域に不純物をイオン注入することにより、
このＰチャネル型ＭＯＳＦＥＴをデプレッション化し、
これによりデータ書き込みを行う工程を有する半導体装
置の製造方法において、半導体基板上に複数のＰチャネ
ル型ＭＯＳＦＥＴを形成する工程と、これらのＰチャネ
ル型ＭＯＳＦＥＴを被う層間絶縁膜を形成する工程と、
この層間絶縁膜上に前記ＲＯＭメモリトランジスタのビ
ット線となる金属配線層を形成する工程と、前記層間絶
縁膜上の全面にホトレジスト膜を形成し、これらのＰチ
ャネル型ＭＯＳＦＥＴのうち選ばれたＰチャネル型ＭＯ
ＳＦＥＴのゲート電極上に開口部分を設ける工程と、前
記開口部分に露出した層間絶縁膜をその膜厚の途中まで
エッチングする工程と、この開口部分から、前記層間絶
縁膜の残膜およびゲート電極を貫通してそのチャネル領
域に不純物を注入する工程と、を有し、前記ゲート電極
を、不純物をドープしないシリコン膜と高融点金属膜と
の積層膜によって形成することを特徴とする半導体装置
の製造方法。 - 【請求項５】前記Ｐチャネル型ＭＯＳＦＥＴのゲート電
極を通してそのチャネル領域に不純物をイオン注入する
に際して、その不純物は２価のイオンであることを特徴
とする請求項１乃至請求項４に記載の半導体装置の製造
方法。 - 【請求項６】前記シリコン膜はポリシリコン膜またはア
モルファスシリコン膜であることを特徴とする請求項１
乃至請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32068598A JP3454731B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32068598A JP3454731B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法 |
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| JP2000150674A JP2000150674A (ja) | 2000-05-30 |
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| JP32068598A Expired - Fee Related JP3454731B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法 |
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| JP (1) | JP3454731B2 (ja) |
-
1998
- 1998-11-11 JP JP32068598A patent/JP3454731B2/ja not_active Expired - Fee Related
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| JP2000150674A (ja) | 2000-05-30 |
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