JP3039336B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に低電源電圧下で動作する半導
体装置およびその製造方法に関する。
その製造方法に関し、特に低電源電圧下で動作する半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】微細加工技術の進展とともに半導体集積
回路は大きく進歩し、非常に大規模な回路が一つの半導
体チップに形成されるようになってきている。この時の
一つの問題点が、回路規模の大規模化に伴う半導体チッ
プの消費電力の増大である。特に、可搬性を重視した機
器においては電源は電池になるので、この消費電力の増
大は致命的な問題点となりうる。
回路は大きく進歩し、非常に大規模な回路が一つの半導
体チップに形成されるようになってきている。この時の
一つの問題点が、回路規模の大規模化に伴う半導体チッ
プの消費電力の増大である。特に、可搬性を重視した機
器においては電源は電池になるので、この消費電力の増
大は致命的な問題点となりうる。
【０００３】いわゆるＣＭＯＳ集積回路においては、そ
の動作時の消費電力は電源電圧の２乗にほぼ比例するの
で、消費電力の増大に対する具体的な解決策は電源電圧
を小さくすることである。さらに付け加えるならば電源
電圧の低電圧化はＭＩＳ型電界効果トランジスタの物理
寸法縮小に伴う本質的な要請でもある。しかしながら電
源電圧を小さくすることは、一方で、回路速度が劣化す
るという問題を生じさせる。
の動作時の消費電力は電源電圧の２乗にほぼ比例するの
で、消費電力の増大に対する具体的な解決策は電源電圧
を小さくすることである。さらに付け加えるならば電源
電圧の低電圧化はＭＩＳ型電界効果トランジスタの物理
寸法縮小に伴う本質的な要請でもある。しかしながら電
源電圧を小さくすることは、一方で、回路速度が劣化す
るという問題を生じさせる。
【０００４】即ち、ＭＩＳ型電界効果トランジスタの動
作原理上、その駆動電流量はトランジスタのチャネル部
に生起する電荷量に比例するが、その電荷量はさらに
（入力ゲート電圧−しきい値電圧）に比例するからであ
る。標準的なＣＭＯＳ回路では最大入力ゲート電圧＝電
源電圧である。従って、電源電圧を小さくしそれがしき
い値電圧に近接すると、ＭＩＳ型電界効果トランジスタ
の駆動電流が小さくなるので回路速度が急激に劣化す
る。
作原理上、その駆動電流量はトランジスタのチャネル部
に生起する電荷量に比例するが、その電荷量はさらに
（入力ゲート電圧−しきい値電圧）に比例するからであ
る。標準的なＣＭＯＳ回路では最大入力ゲート電圧＝電
源電圧である。従って、電源電圧を小さくしそれがしき
い値電圧に近接すると、ＭＩＳ型電界効果トランジスタ
の駆動電流が小さくなるので回路速度が急激に劣化す
る。
【０００５】この問題を避けるためには、電源電圧の低
電圧化に伴って、ＭＩＳ型電界効果トランジスタのしき
い値電圧を同時に小さくしていく必要がある。ところが
一方で、ＭＩＳ型電界効果トランジスタのサブスレショ
ルド電流はゲート電圧に指数関数的に依存しており、ト
ランジスタのオフ電流を問題のない量に抑制するために
は、ＭＩＳ型電界効果トランジスタのしきい値電圧をあ
まり小さくすることはできない。具体的には絶対値でお
おむね０．４Ｖがその限界値である。
電圧化に伴って、ＭＩＳ型電界効果トランジスタのしき
い値電圧を同時に小さくしていく必要がある。ところが
一方で、ＭＩＳ型電界効果トランジスタのサブスレショ
ルド電流はゲート電圧に指数関数的に依存しており、ト
ランジスタのオフ電流を問題のない量に抑制するために
は、ＭＩＳ型電界効果トランジスタのしきい値電圧をあ
まり小さくすることはできない。具体的には絶対値でお
おむね０．４Ｖがその限界値である。
【０００６】これらの相反した問題点を解決するために
いくつかの解決策が提示されている。一つは、「１Ｖ，
１０ＭＨｚ動作Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ＣＭ
ＯＳ論理回路技術」（松谷、信学技報ＩＣＤ９３−１０
７，ｐｐ．２３−２７，）に述べられているような電源
をカットオフする方法である。論理回路を低しきい値電
圧のトランジスタで構成し、集積回路の動作を高速で行
う。一方、集積回路が動作状態でないときは電源をスイ
ッチによって切断し不要なリーク電流が流れるのを防止
する。この構成にするとトランジスタのしきい値電圧を
サブスレショルド電流と無関係に設定することができ
る。
いくつかの解決策が提示されている。一つは、「１Ｖ，
１０ＭＨｚ動作Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ＣＭ
ＯＳ論理回路技術」（松谷、信学技報ＩＣＤ９３−１０
７，ｐｐ．２３−２７，）に述べられているような電源
をカットオフする方法である。論理回路を低しきい値電
圧のトランジスタで構成し、集積回路の動作を高速で行
う。一方、集積回路が動作状態でないときは電源をスイ
ッチによって切断し不要なリーク電流が流れるのを防止
する。この構成にするとトランジスタのしきい値電圧を
サブスレショルド電流と無関係に設定することができ
る。
【０００７】また別な方法としては、集積回路が動作状
態でないときにトランジスタに深い基板バイアスを加
え、トランジスタのしきい値電圧を大きくする方法があ
る。これにより、トランジスタのリーク電流を小さくす
ることができる。これは例えば、特開平３−８２１５
１、特開平５−１０８１９４などに述べられている。
態でないときにトランジスタに深い基板バイアスを加
え、トランジスタのしきい値電圧を大きくする方法があ
る。これにより、トランジスタのリーク電流を小さくす
ることができる。これは例えば、特開平３−８２１５
１、特開平５−１０８１９４などに述べられている。
【０００８】
【発明が解決しようとする課題】しかしながら、これら
の方法には様々な問題点がある。前者の方法では、まず
電源を切断するためのスイッチを必要とする点がある。
通常の集積回路ではトランジスタをこのスイッチに当て
ざるを得ないが、実用上問題のない挿入損失を実現する
ためにはトランジスタのオン抵抗を極めて小さくする必
要があり、このためには大きな面積のオーバーヘッドを
要する。また、電源を切断することによって、ラッチ回
路等に蓄えられたデータがすべて消失する問題点もあ
る。
の方法には様々な問題点がある。前者の方法では、まず
電源を切断するためのスイッチを必要とする点がある。
通常の集積回路ではトランジスタをこのスイッチに当て
ざるを得ないが、実用上問題のない挿入損失を実現する
ためにはトランジスタのオン抵抗を極めて小さくする必
要があり、このためには大きな面積のオーバーヘッドを
要する。また、電源を切断することによって、ラッチ回
路等に蓄えられたデータがすべて消失する問題点もあ
る。
【０００９】この問題点を避けるために、本方法におい
ては、ラッチ回路は電源を別配線として切断しないよう
にしなければならない。これはまた、設計上の複雑さを
増すことにつながる。後者の方法においては、基板バイ
アス発生回路自身の消費電力が問題となる。即ち、待機
状態で消費電力を小さく抑制すべき時に基板バイアス発
生回路を動作させて電力の消費が起こる矛盾点がある。
ては、ラッチ回路は電源を別配線として切断しないよう
にしなければならない。これはまた、設計上の複雑さを
増すことにつながる。後者の方法においては、基板バイ
アス発生回路自身の消費電力が問題となる。即ち、待機
状態で消費電力を小さく抑制すべき時に基板バイアス発
生回路を動作させて電力の消費が起こる矛盾点がある。
【００１０】
【課題を解決するための手段】本発明は、相補型ＭＩＳ
型電界効果トランジスタ半導体装置において、一方導電
型のシリコン基板に第１のダイオードのアノードが接続
され、第１のダイオードのカソードが第１の電源に接続
され、他方導電型のウェルに第２のダイオードのカソー
ドが接続され、第２のダイオードのアノードが第２の電
源に接続され、前記第１のダイオードと前記第２のダイ
オードに動作時に電流を供給し待機時にこの電流をオフ
する電流供給手段を備えたことを特徴とする半導体装置
である。
型電界効果トランジスタ半導体装置において、一方導電
型のシリコン基板に第１のダイオードのアノードが接続
され、第１のダイオードのカソードが第１の電源に接続
され、他方導電型のウェルに第２のダイオードのカソー
ドが接続され、第２のダイオードのアノードが第２の電
源に接続され、前記第１のダイオードと前記第２のダイ
オードに動作時に電流を供給し待機時にこの電流をオフ
する電流供給手段を備えたことを特徴とする半導体装置
である。
【００１１】また本発明は、前記電流供給手段がチップ
セレクト信号によって起動することを特徴とする半導体
装置である。
セレクト信号によって起動することを特徴とする半導体
装置である。
【００１２】また本発明、相補型ＭＩＳ型電界効果トラ
ンジスタ半導体装置において、一方導電型のシリコン基
板に第１のダイオードのアノードが接続され、第１のダ
イオードのカソードが第１の電源に接続され、他方導電
型のウェルに第２のダイオードのカソードが接続され、
第２のダイオードのアノードが第２の電源に接続され、
前記第１のダイオードと前記第２のダイオードに動作時
に電流を供給し待機時にこの電流をオフする電流供給手
段を備え、前記一方導電型のシリコン基板および他方導
電型のウェルから電気的に絶縁されたウェルにメモリセ
ルが設けられていることを特徴とする半導体装置であ
る。
ンジスタ半導体装置において、一方導電型のシリコン基
板に第１のダイオードのアノードが接続され、第１のダ
イオードのカソードが第１の電源に接続され、他方導電
型のウェルに第２のダイオードのカソードが接続され、
第２のダイオードのアノードが第２の電源に接続され、
前記第１のダイオードと前記第２のダイオードに動作時
に電流を供給し待機時にこの電流をオフする電流供給手
段を備え、前記一方導電型のシリコン基板および他方導
電型のウェルから電気的に絶縁されたウェルにメモリセ
ルが設けられていることを特徴とする半導体装置であ
る。
【００１３】また本発明は、相補型ＭＩＳ型電界効果ト
ランジスタ半導体装置において、一方導電型のシリコン
基板に第１のダイオードのアノードが接続され、第１の
ダイオードのカソードが第１の電源に接続され、他方導
電型のウェルに第２のダイオードのカソードが接続さ
れ、第２のダイオードのアノードが第２の電源に接続さ
れ、前記第１のダイオードと前記第２のダイオードに動
作時に電流を供給し待機時にこの電流をオフする電流供
給手段を備え、前記一方導電型のシリコン基板および他
方導電型のウェルから電気的に絶縁されたウェルにセン
スアンプが設けられていることを特徴とする半導体装置
である。
ランジスタ半導体装置において、一方導電型のシリコン
基板に第１のダイオードのアノードが接続され、第１の
ダイオードのカソードが第１の電源に接続され、他方導
電型のウェルに第２のダイオードのカソードが接続さ
れ、第２のダイオードのアノードが第２の電源に接続さ
れ、前記第１のダイオードと前記第２のダイオードに動
作時に電流を供給し待機時にこの電流をオフする電流供
給手段を備え、前記一方導電型のシリコン基板および他
方導電型のウェルから電気的に絶縁されたウェルにセン
スアンプが設けられていることを特徴とする半導体装置
である。
【００１４】また本発明は、相補型ＭＩＳ型電界効果ト
ランジスタ半導体装置において、一方導電型のシリコン
基板に第１のダイオードのアノードが接続され、第１の
ダイオードのカソードが第１の電源に接続され、他方導
電型のウェルに第２のダイオードのカソードが接続さ
れ、第２のダイオードのアノードが第２の電源に接続さ
れ、前記第１のダイオードと前記第２のダイオードに動
作時に電流を供給し待機時にこの電流をオフする電流供
給手段を備え、前記一方導電型のシリコン基板および他
方導電型のウェルから電気的に絶縁されたウェルにアナ
ログ回路が設けられていることを特徴とする半導体装置
である。
ランジスタ半導体装置において、一方導電型のシリコン
基板に第１のダイオードのアノードが接続され、第１の
ダイオードのカソードが第１の電源に接続され、他方導
電型のウェルに第２のダイオードのカソードが接続さ
れ、第２のダイオードのアノードが第２の電源に接続さ
れ、前記第１のダイオードと前記第２のダイオードに動
作時に電流を供給し待機時にこの電流をオフする電流供
給手段を備え、前記一方導電型のシリコン基板および他
方導電型のウェルから電気的に絶縁されたウェルにアナ
ログ回路が設けられていることを特徴とする半導体装置
である。
【００１５】また本発明は、前記一方導電型のシリコン
基板が、一方導電型のウェルにかわることを特徴とする
半導体装置である。
基板が、一方導電型のウェルにかわることを特徴とする
半導体装置である。
【００１６】また本発明は、前記第１のダイオードと前
記第２のダイオードが、ショットキーバリアダイオード
であることを特徴とする半導体装置である。
記第２のダイオードが、ショットキーバリアダイオード
であることを特徴とする半導体装置である。
【００１７】また本発明は、前記ショットキーバリアダ
イオードが、チタンシリサイドとシリコン基板間に形成
されたショットキー接触で構成されることを特徴とする
半導体装置である。
イオードが、チタンシリサイドとシリコン基板間に形成
されたショットキー接触で構成されることを特徴とする
半導体装置である。
【００１８】
【００１９】
【００２０】
【作用】本発明においては、チタンシリサイドのショッ
トキーダイオードの順方向ターンオン電圧がおおむね
０．４Ｖであることを利用し、ウェルの電位をトランジ
スタのソースの電位に対して順方向にバイアス印加する
作用を生じさせる。この順バイアスの効果によってＭＩ
Ｓ型電界効果トランジスタのしきい値電圧を制御するこ
とができる。この半導体装置を構成するために必要なシ
ョットキーダイオードは、チタンシリサイドによるソー
ス・ドレインもしくはゲートの裏打ちと、同時に形成で
きる。あるいはコンタクト部のバリアメタルとしてのチ
タンシリサイドを、このショットキーダイオードとして
用いてもよい。
トキーダイオードの順方向ターンオン電圧がおおむね
０．４Ｖであることを利用し、ウェルの電位をトランジ
スタのソースの電位に対して順方向にバイアス印加する
作用を生じさせる。この順バイアスの効果によってＭＩ
Ｓ型電界効果トランジスタのしきい値電圧を制御するこ
とができる。この半導体装置を構成するために必要なシ
ョットキーダイオードは、チタンシリサイドによるソー
ス・ドレインもしくはゲートの裏打ちと、同時に形成で
きる。あるいはコンタクト部のバリアメタルとしてのチ
タンシリサイドを、このショットキーダイオードとして
用いてもよい。
【００２１】
【発明の実施の形態】次に本発明の実施について図面を
参照して説明する。
参照して説明する。
【００２２】
【実施例１】図１は本発明の第一の実施例を示す半導体
装置の回路図である。図１において、Ｐｃｈ−ＭＯＳＦ
ＥＴ（ＭＰ１）と、Ｎｃｈ−ＭＯＳＦＥＴ（ＭＮ１）
の、それぞれのゲート電極には、入力端子（Ｖｉｎ）が
接続されている。Ｐｃｈ−ＭＯＳＦＥＴ（ＭＰ１）のソ
ース電極は電源電圧Ｖｃｃに接続され、そのドレイン電
極がＮｃｈ−ＭＯＳＦＥＴ（ＭＮ１）のドレイン電極に
接続され、そして出力端子（Ｖｏｕｔ）に接続されてい
る。Ｎｃｈ−ＭＯＳＦＥＴ（ＭＮ１）のソース電極が接
地端子（ＧＮＤ）に接続されている。また、Ｐｃｈ−Ｍ
ＯＳＦＥＴ（ＭＰ１）にはダイオード（Ｄ１）が、Ｎｃ
ｈ−ＭＯＳＦＥＴ（ＭＮ１）にはダイオード（Ｄ２）が
接続されている。
装置の回路図である。図１において、Ｐｃｈ−ＭＯＳＦ
ＥＴ（ＭＰ１）と、Ｎｃｈ−ＭＯＳＦＥＴ（ＭＮ１）
の、それぞれのゲート電極には、入力端子（Ｖｉｎ）が
接続されている。Ｐｃｈ−ＭＯＳＦＥＴ（ＭＰ１）のソ
ース電極は電源電圧Ｖｃｃに接続され、そのドレイン電
極がＮｃｈ−ＭＯＳＦＥＴ（ＭＮ１）のドレイン電極に
接続され、そして出力端子（Ｖｏｕｔ）に接続されてい
る。Ｎｃｈ−ＭＯＳＦＥＴ（ＭＮ１）のソース電極が接
地端子（ＧＮＤ）に接続されている。また、Ｐｃｈ−Ｍ
ＯＳＦＥＴ（ＭＰ１）にはダイオード（Ｄ１）が、Ｎｃ
ｈ−ＭＯＳＦＥＴ（ＭＮ１）にはダイオード（Ｄ２）が
接続されている。
【００２３】図１に示すように、この半導体装置の回路
図は、ＣＭＯＳインバータを形成した例をとりあげたも
のである。これは、半導体集積回路が動作状態の時に、
ダイオードＤ１とＤ２に電流を流し、Ｎｃｈ−ＭＯＳＦ
ＥＴとＰｃｈ−ＭＯＳＦＥＴのウェル電位をダイオード
のアノード・カソード間の仕事関数差にクランプする。
一方、集積回路が動作状態でないときは、ダイオードに
流れる電流をカットオフする。するとウェル電位はソー
ス電位と同じになりしきい値電圧の絶対値は高い値に保
持される。
図は、ＣＭＯＳインバータを形成した例をとりあげたも
のである。これは、半導体集積回路が動作状態の時に、
ダイオードＤ１とＤ２に電流を流し、Ｎｃｈ−ＭＯＳＦ
ＥＴとＰｃｈ−ＭＯＳＦＥＴのウェル電位をダイオード
のアノード・カソード間の仕事関数差にクランプする。
一方、集積回路が動作状態でないときは、ダイオードに
流れる電流をカットオフする。するとウェル電位はソー
ス電位と同じになりしきい値電圧の絶対値は高い値に保
持される。
【００２４】ダイオードにアノード・カソード間の仕事
関数差以下の電圧を加えてもほとんど電流は流れない。
ダイオードによるクランプ作用とはこの性質を利用した
もので、ダイオードに適度な電流を流すと、ダイオード
両端の電位差がほぼダイオードのアノード・カソード間
の仕事関数差に近い値になる。
関数差以下の電圧を加えてもほとんど電流は流れない。
ダイオードによるクランプ作用とはこの性質を利用した
もので、ダイオードに適度な電流を流すと、ダイオード
両端の電位差がほぼダイオードのアノード・カソード間
の仕事関数差に近い値になる。
【００２５】図２は、基板バイアスを変化させたときの
トランジスタのドレイン電流特性を示したもので、横軸
はゲート電圧［Ｖ］、縦軸はドレイン電流［ｍＡ］、Ｎ
ｃｈ−ＭＯＳＦＥＴがＬ＝０．３μｍ、Ｗ＝１０μｍ、
Ｖｄ＝２．５Ｖにおけるものである。この図２は、基板
電位、Ｖｓｕｂ、を正方向にバイアスした時のＮｃｈ−
ＭＯＳＦＥＴの特性を示すもので、基板バイアス効果に
よって、しきい値電圧が小さくなる方向にシフトする。
Ｐｃｈ−ＭＯＳＦＥＴについても同様の作用がある。
トランジスタのドレイン電流特性を示したもので、横軸
はゲート電圧［Ｖ］、縦軸はドレイン電流［ｍＡ］、Ｎ
ｃｈ−ＭＯＳＦＥＴがＬ＝０．３μｍ、Ｗ＝１０μｍ、
Ｖｄ＝２．５Ｖにおけるものである。この図２は、基板
電位、Ｖｓｕｂ、を正方向にバイアスした時のＮｃｈ−
ＭＯＳＦＥＴの特性を示すもので、基板バイアス効果に
よって、しきい値電圧が小さくなる方向にシフトする。
Ｐｃｈ−ＭＯＳＦＥＴについても同様の作用がある。
【００２６】即ち、集積回路が動作状態の時は、ダイオ
ードのクランプ作用により、ウェル電位がシフトしＮｃ
ｈ−ＭＯＳＦＥＴとＰｃｈ−ＭＯＳＦＥＴのしきい値電
圧の絶対値が小さくなり、そのためトランジスタのドレ
イン電流が増大し、集積回路の動作速度を早くすること
ができる。集積回路が動作状態でないときは、ウェル電
位はソース電位と同じなのでトランジスタのしきい値電
圧を十分に高く保つことができ、オフ電流を小さくでき
る。
ードのクランプ作用により、ウェル電位がシフトしＮｃ
ｈ−ＭＯＳＦＥＴとＰｃｈ−ＭＯＳＦＥＴのしきい値電
圧の絶対値が小さくなり、そのためトランジスタのドレ
イン電流が増大し、集積回路の動作速度を早くすること
ができる。集積回路が動作状態でないときは、ウェル電
位はソース電位と同じなのでトランジスタのしきい値電
圧を十分に高く保つことができ、オフ電流を小さくでき
る。
【００２７】上記のように、本発明においては動作時に
のみダイオードに電流を流す必要があるが、その電流源
はＭＯＳＦＥＴそのものに求めることができる。即ち、
ＭＯＳＦＥＴがスイッチング動作を行ってドレイン電流
が流れているとき、トランジスタ内部の高電界の影響に
よって基板電流が発生する。ＭＯＳＦＥＴで構成される
ＣＭＯＳＬＳＩにおいては、順次どれかのトランジスタ
がスイッチングしている。従ってトランジスタから発生
する基板電流は平均するとほぼ一定の電流量を示す。こ
の電流がダイオードを駆動する電流になる。
のみダイオードに電流を流す必要があるが、その電流源
はＭＯＳＦＥＴそのものに求めることができる。即ち、
ＭＯＳＦＥＴがスイッチング動作を行ってドレイン電流
が流れているとき、トランジスタ内部の高電界の影響に
よって基板電流が発生する。ＭＯＳＦＥＴで構成される
ＣＭＯＳＬＳＩにおいては、順次どれかのトランジスタ
がスイッチングしている。従ってトランジスタから発生
する基板電流は平均するとほぼ一定の電流量を示す。こ
の電流がダイオードを駆動する電流になる。
【００２８】ＣＭＯＳ回路が動作状態にないときはトラ
ンジスタにドレイン電流は流れないので基板電流の発生
はなく、ダイオードに流れる電流はおおむねゼロにな
る。図３はこの時の等価回路を示したもので、インパク
トイオン化による電流源をあるダイオード（Ｄ１）、ダ
イオード（Ｄ２）に有しているものである。この図３の
等価回路において、集積回路の動作時には必要なウェル
の電流が流れ、一方、集積回路の待機時にはこのウェル
の電流はオフになる。この作用は自律的に行われ特別な
専用回路を必要としない。
ンジスタにドレイン電流は流れないので基板電流の発生
はなく、ダイオードに流れる電流はおおむねゼロにな
る。図３はこの時の等価回路を示したもので、インパク
トイオン化による電流源をあるダイオード（Ｄ１）、ダ
イオード（Ｄ２）に有しているものである。この図３の
等価回路において、集積回路の動作時には必要なウェル
の電流が流れ、一方、集積回路の待機時にはこのウェル
の電流はオフになる。この作用は自律的に行われ特別な
専用回路を必要としない。
【００２９】本発明による集積回路を正常に動作させる
ためには、ダイオードＤ１およびダイオードＤ２のアノ
ード・カソード間の仕事関数差が、ＭＩＳ型電界効果ト
ランジスタのソース・ドレイン拡散層と基板間の仕事関
数差より小さいことが望ましい。ダイオードＤ１および
ダイオードＤ２のアノード・カソード間の仕事関数差
が、ＭＩＳ型電界効果トランジスタのソース・ドレイン
拡散層とトランジスタ基板間の仕事関数差より大きい場
合は、ウェルバイアスによって、ソース−基板−ドレイ
ンが導通状態となる場合が生じ、この電流パスによる電
源電流が増加し、本発明の本来の利点を損なう恐れがあ
る。
ためには、ダイオードＤ１およびダイオードＤ２のアノ
ード・カソード間の仕事関数差が、ＭＩＳ型電界効果ト
ランジスタのソース・ドレイン拡散層と基板間の仕事関
数差より小さいことが望ましい。ダイオードＤ１および
ダイオードＤ２のアノード・カソード間の仕事関数差
が、ＭＩＳ型電界効果トランジスタのソース・ドレイン
拡散層とトランジスタ基板間の仕事関数差より大きい場
合は、ウェルバイアスによって、ソース−基板−ドレイ
ンが導通状態となる場合が生じ、この電流パスによる電
源電流が増加し、本発明の本来の利点を損なう恐れがあ
る。
【００３０】図４は、ダイオードのアノード・カソード
間の仕事関数差と集積回路の待機時の電流の関係を示す
図で、横軸はダイオードのアノード・カソード間の仕事
関数差［Ｖ］、縦軸は集積回路の待機電流［μＡ］であ
る。図４に示すように、ダイオードのアノード・カソー
ド間の仕事関数差が０．７Ｖを越えると待機時の電流が
著しく増大することがわかる。一方、ダイオードのアノ
ード・カソード間の仕事関数差が小さければ小さいほど
本発明の効果は小さくなるのは明らかである。従って、
本発明に於いては、ダイオードのアノード・カソード間
の仕事関数差をおおむね０．５Ｖとすることが望まし
い。
間の仕事関数差と集積回路の待機時の電流の関係を示す
図で、横軸はダイオードのアノード・カソード間の仕事
関数差［Ｖ］、縦軸は集積回路の待機電流［μＡ］であ
る。図４に示すように、ダイオードのアノード・カソー
ド間の仕事関数差が０．７Ｖを越えると待機時の電流が
著しく増大することがわかる。一方、ダイオードのアノ
ード・カソード間の仕事関数差が小さければ小さいほど
本発明の効果は小さくなるのは明らかである。従って、
本発明に於いては、ダイオードのアノード・カソード間
の仕事関数差をおおむね０．５Ｖとすることが望まし
い。
【００３１】
【実施例２】図５（ａ）（ｂ）は、本発明の第２の実施
例を示している。図に示すように、ダイオード電流を供
給する専用回路をダイオード（Ｄ１）、ダイオード（Ｄ
２）に有しているものである。この第２の実施例では、
専用回路によってダイオードに流す電流を制御する回路
を設けているもので、第１の実施例においては、ＭＯＳ
ＦＥＴの基板電流がウェル電位をクランプするまでに時
間的遅れが必然的に発生するのに対し、第２の実施例で
はダイオードに流す電流を外部回路で制御するので、こ
の欠点が生じない利点がある。また、電源電圧を例えば
１Ｖ近傍にまで下げて基板電流がほとんど発生しない場
合にも本発明の効果を得ることができる。
例を示している。図に示すように、ダイオード電流を供
給する専用回路をダイオード（Ｄ１）、ダイオード（Ｄ
２）に有しているものである。この第２の実施例では、
専用回路によってダイオードに流す電流を制御する回路
を設けているもので、第１の実施例においては、ＭＯＳ
ＦＥＴの基板電流がウェル電位をクランプするまでに時
間的遅れが必然的に発生するのに対し、第２の実施例で
はダイオードに流す電流を外部回路で制御するので、こ
の欠点が生じない利点がある。また、電源電圧を例えば
１Ｖ近傍にまで下げて基板電流がほとんど発生しない場
合にも本発明の効果を得ることができる。
【００３２】第２の実施例では、電流のオン・オフを制
御する信号は、チップセレクト信号もしくはそれと同期
した信号とすることが望ましい。これによって、集積回
路の消費電力を必要時以外は最小限に保持することがで
きる。また、集積回路が動作を開始する前に、ウェル電
位のクランプを終了させておくことができる。無論、第
２の実施例の外部回路による基板バイアスと、上記第１
の実施例の基板電流を利用した基板バイアスを併用する
ことも、本発明の効果を最大限に発揮させる構成であ
る。
御する信号は、チップセレクト信号もしくはそれと同期
した信号とすることが望ましい。これによって、集積回
路の消費電力を必要時以外は最小限に保持することがで
きる。また、集積回路が動作を開始する前に、ウェル電
位のクランプを終了させておくことができる。無論、第
２の実施例の外部回路による基板バイアスと、上記第１
の実施例の基板電流を利用した基板バイアスを併用する
ことも、本発明の効果を最大限に発揮させる構成であ
る。
【００３３】
【実施例３】図６は、本発明を半導体メモリに適用した
例である。この第３の実施例では、ダイオードによる電
位のクランプ作用を受けるウェルから電気的に絶縁され
たウェルにメモリセルが設けられている。メモリセルが
設けられたウェルの電位は電源線の電位に固定される。
メモリセルにおいては、トランジスタの駆動電流を大き
くする事より、データ保持の安定性が強く求められてい
る。例えば、ＳＲＡＭセルではＰｃｈＭＯＳＦＥＴとＮ
ｃｈＭＯＳＦＥＴを貫通するリーク電流が小さくなけれ
ばならない。また、ＤＲＡＭセルでは、パストランジス
タのオフ電流を十分に小さくしなければキャパシタに蓄
積された電荷が消失してしまう。
例である。この第３の実施例では、ダイオードによる電
位のクランプ作用を受けるウェルから電気的に絶縁され
たウェルにメモリセルが設けられている。メモリセルが
設けられたウェルの電位は電源線の電位に固定される。
メモリセルにおいては、トランジスタの駆動電流を大き
くする事より、データ保持の安定性が強く求められてい
る。例えば、ＳＲＡＭセルではＰｃｈＭＯＳＦＥＴとＮ
ｃｈＭＯＳＦＥＴを貫通するリーク電流が小さくなけれ
ばならない。また、ＤＲＡＭセルでは、パストランジス
タのオフ電流を十分に小さくしなければキャパシタに蓄
積された電荷が消失してしまう。
【００３４】従って、メモリセルをウェル電位が固定さ
れたウェルに置き、一方、Ｉ／Ｏ回路やワードドライバ
等の回路をダイオードの電位クランプ作用を受けるウェ
ルに配置する。この構造にすることによって、メモリセ
ル部のトランジスタのしきい値電圧の絶対値を常に高く
保ち、メモリセルの安定度を高めることができる。か
つ、トランジスタの駆動能力が必要とされる回路部では
動作時にトランジスタのしきい値電圧を低くすることが
できる。
れたウェルに置き、一方、Ｉ／Ｏ回路やワードドライバ
等の回路をダイオードの電位クランプ作用を受けるウェ
ルに配置する。この構造にすることによって、メモリセ
ル部のトランジスタのしきい値電圧の絶対値を常に高く
保ち、メモリセルの安定度を高めることができる。か
つ、トランジスタの駆動能力が必要とされる回路部では
動作時にトランジスタのしきい値電圧を低くすることが
できる。
【００３５】
【実施例４】図７は本発明を半導体メモリに同じく適用
した例である。この第４の実施例では、ダイオードの電
位クランプ作用を受けるウェルから電気的に絶縁された
ウェルにセンスアンプが設けられている。半導体メモリ
においては、センスアンプ回路はきわめて高精度な動作
が要求される。従って、メモリセルと同様に、センスア
ンプをウェル電位が固定されたウェルに置き、一方、Ｉ
／Ｏ回路やワードドライバ等の回路をダイオードの電位
クランプ作用を受けるウェルに配置することが望まし
い。この構造にすることによって、センスアンプ部のト
ランジスタのしきい値電圧を常に一定に保ち、センスア
ンプの安定度を高めることができる。かつトランジスタ
の駆動能力が必要とされる回路部では動作時にトランジ
スタのしきい値電圧を低くすることができる。
した例である。この第４の実施例では、ダイオードの電
位クランプ作用を受けるウェルから電気的に絶縁された
ウェルにセンスアンプが設けられている。半導体メモリ
においては、センスアンプ回路はきわめて高精度な動作
が要求される。従って、メモリセルと同様に、センスア
ンプをウェル電位が固定されたウェルに置き、一方、Ｉ
／Ｏ回路やワードドライバ等の回路をダイオードの電位
クランプ作用を受けるウェルに配置することが望まし
い。この構造にすることによって、センスアンプ部のト
ランジスタのしきい値電圧を常に一定に保ち、センスア
ンプの安定度を高めることができる。かつトランジスタ
の駆動能力が必要とされる回路部では動作時にトランジ
スタのしきい値電圧を低くすることができる。
【００３６】
【実施例５】図８は本発明をデジタル・アナログ混載の
集積回路に適用した例である。この第５の実施例では、
ダイオードの電位クランプ作用を受けるウェルから電気
的に絶縁されたウェルにアナログ回路が設けられてい
る。デジタル・アナログ混載の集積回路においては、ア
ナログ回路はきわめて高精度な動作が要求される。従っ
て、アナログ回路をウェル電位が固定されたウェルに置
き、一方、Ｉ／Ｏ回路やデジタル回路をダイオードの電
位クランプ作用を受けるウェルに配置することが望まし
い。
集積回路に適用した例である。この第５の実施例では、
ダイオードの電位クランプ作用を受けるウェルから電気
的に絶縁されたウェルにアナログ回路が設けられてい
る。デジタル・アナログ混載の集積回路においては、ア
ナログ回路はきわめて高精度な動作が要求される。従っ
て、アナログ回路をウェル電位が固定されたウェルに置
き、一方、Ｉ／Ｏ回路やデジタル回路をダイオードの電
位クランプ作用を受けるウェルに配置することが望まし
い。
【００３７】この構造にすることによって、アナログ回
路部のトランジスタのしきい値電圧を常に一定に保ち、
安定度・精度を高めることができる。かつ、トランジス
タの駆動能力が必要とされるデジタル回路部では動作時
にトランジスタのしきい値電圧を低くすることができ
る。上記の実施例はすべて一方導電型のシリコン基板と
他方導電型のウェルの組み合わせとして説明した。しか
しながら、一方導電型のウェルと他方導電型のウェルの
組み合わせによっても本発明の効果が得られる事は言う
までもない。
路部のトランジスタのしきい値電圧を常に一定に保ち、
安定度・精度を高めることができる。かつ、トランジス
タの駆動能力が必要とされるデジタル回路部では動作時
にトランジスタのしきい値電圧を低くすることができ
る。上記の実施例はすべて一方導電型のシリコン基板と
他方導電型のウェルの組み合わせとして説明した。しか
しながら、一方導電型のウェルと他方導電型のウェルの
組み合わせによっても本発明の効果が得られる事は言う
までもない。
【００３８】
【実施例６】図９は、本発明の半導体装置の一例の構造
断面図である。図９においては、本発明に用いられてい
るダイオードは、チタンシリサイドとシリコン基板間の
ショットキーバリアダイオードである。図９に示すよう
に、ｐ型シリコン基板（１）上に、Ｐウェル（２）とＮ
ウェル（３）が形成され、素子分離酸化膜（４）、ｐ型
拡散層（９）、ｎ型拡散層（１０）、そしてチタンシリ
サイド（５）、ゲート電極（６）、さらに層間絶縁膜
（７）、アルミ配線（８）が形成されているものであ
る。この図９に示した実施例では、本発明に必要な構造
を最も簡単に実現することができる。即ち、ウェル電位
を固定するために設けたコンタクト孔直下にチタンシリ
サイド層を配置すればよい。この場合、ウェルのシリコ
ン層とチタンシリサイドの界面がショットキリアを形成
する。
断面図である。図９においては、本発明に用いられてい
るダイオードは、チタンシリサイドとシリコン基板間の
ショットキーバリアダイオードである。図９に示すよう
に、ｐ型シリコン基板（１）上に、Ｐウェル（２）とＮ
ウェル（３）が形成され、素子分離酸化膜（４）、ｐ型
拡散層（９）、ｎ型拡散層（１０）、そしてチタンシリ
サイド（５）、ゲート電極（６）、さらに層間絶縁膜
（７）、アルミ配線（８）が形成されているものであ
る。この図９に示した実施例では、本発明に必要な構造
を最も簡単に実現することができる。即ち、ウェル電位
を固定するために設けたコンタクト孔直下にチタンシリ
サイド層を配置すればよい。この場合、ウェルのシリコ
ン層とチタンシリサイドの界面がショットキリアを形成
する。
【００３９】本発明の半導体装置の構造を得る方法とし
ては二つの方法がある。一つは、ウェル領域にコンタク
トを形成する拡散層部分にチタンシリサイドによるショ
ットキーバリアダイオードを形成する方法である。素子
形成において、素子分離領域の形成、不純物の導入、ゲ
ート電極の形成を順次行う。その後、ソース・ドレイン
形成の為のイオン注入を行う。この時、従来はＰ−Ｗｅ
ｌｌ部にはＰ型拡散層、Ｎ−Ｗｅｌｌ部にはＮ型拡散層
を形成するためのイオン注入が行われ、これらの拡散層
に対して電源線が接続される。
ては二つの方法がある。一つは、ウェル領域にコンタク
トを形成する拡散層部分にチタンシリサイドによるショ
ットキーバリアダイオードを形成する方法である。素子
形成において、素子分離領域の形成、不純物の導入、ゲ
ート電極の形成を順次行う。その後、ソース・ドレイン
形成の為のイオン注入を行う。この時、従来はＰ−Ｗｅ
ｌｌ部にはＰ型拡散層、Ｎ−Ｗｅｌｌ部にはＮ型拡散層
を形成するためのイオン注入が行われ、これらの拡散層
に対して電源線が接続される。
【００４０】これに対して、本発明ではこれらの領域
（ウェルコンタクト領域）に不純物を導入するイオン注
入を行わない。そしてこれに続き、不純物を活性化し、
よく知られたチタンシリサイド工程を行う。即ち、拡散
層表面・ゲートのポリシリコン表面を露出し、チタンを
全面にスパッタし、７００℃近傍の温度で熱処理し、シ
リコンと未反応のチタンをエッチングで除去し、８５０
℃近傍の温度で再度熱処理しチタンシリサイドを安定化
する。この工程によって、トランジスタのソース・ドレ
インおよびゲートの表面部分がチタンシリサイド層に変
換される。同時にウェルコンタクト領域もシリサイド化
される。続いて層間絶縁膜・コンタクト孔・アルミ配線
を順次形成する。この工程によって図９にのべた半導体
装置が得られる。
（ウェルコンタクト領域）に不純物を導入するイオン注
入を行わない。そしてこれに続き、不純物を活性化し、
よく知られたチタンシリサイド工程を行う。即ち、拡散
層表面・ゲートのポリシリコン表面を露出し、チタンを
全面にスパッタし、７００℃近傍の温度で熱処理し、シ
リコンと未反応のチタンをエッチングで除去し、８５０
℃近傍の温度で再度熱処理しチタンシリサイドを安定化
する。この工程によって、トランジスタのソース・ドレ
インおよびゲートの表面部分がチタンシリサイド層に変
換される。同時にウェルコンタクト領域もシリサイド化
される。続いて層間絶縁膜・コンタクト孔・アルミ配線
を順次形成する。この工程によって図９にのべた半導体
装置が得られる。
【００４１】別の方法としては、次のものがある。素子
分離領域の形成、不純物の導入、ゲート電極の形成を順
次行う。その後、ソース・ドレイン形成の為のイオン注
入を行う。この時、従来は、Ｐ−Ｗｅｌｌ部にはＰ型拡
散層、Ｎ−Ｗｅｌｌ部にはＮ型拡散層を形成するための
イオン注入が行われ、これらの拡散層に対して電源線が
接続される。
分離領域の形成、不純物の導入、ゲート電極の形成を順
次行う。その後、ソース・ドレイン形成の為のイオン注
入を行う。この時、従来は、Ｐ−Ｗｅｌｌ部にはＰ型拡
散層、Ｎ−Ｗｅｌｌ部にはＮ型拡散層を形成するための
イオン注入が行われ、これらの拡散層に対して電源線が
接続される。
【００４２】これに対して、本発明では、これらの領域
（ウェルコンタクト領域）に不純物を導入するイオン注
入を行わない。そしてこれに続き、不純物を活性化する
工程を行う。続いて層間絶縁膜・コンタクト孔・アルミ
配線を順次形成する。この時、アルミ配線の形成工程
は、コンタクト孔にチタン・窒化チタンを順次スパッタ
する工程と６５０℃近傍の熱処理を行う工程とアルミを
スパッタする工程とこれらの積層膜を配線形状に加工す
る工程とでなる。
（ウェルコンタクト領域）に不純物を導入するイオン注
入を行わない。そしてこれに続き、不純物を活性化する
工程を行う。続いて層間絶縁膜・コンタクト孔・アルミ
配線を順次形成する。この時、アルミ配線の形成工程
は、コンタクト孔にチタン・窒化チタンを順次スパッタ
する工程と６５０℃近傍の熱処理を行う工程とアルミを
スパッタする工程とこれらの積層膜を配線形状に加工す
る工程とでなる。
【００４３】アルミ膜の下のチタンおよび窒化チタンは
アロイスパイクに対するバリア膜として作用するもので
ある。この工程においてチタン膜は一部シリコン基板と
反応し、チタンシリサイド膜に変換される。従って、ウ
ェルコンタクト領域にはチタンシリサイドによるショッ
トキーバリアダイオードが形成される。
アロイスパイクに対するバリア膜として作用するもので
ある。この工程においてチタン膜は一部シリコン基板と
反応し、チタンシリサイド膜に変換される。従って、ウ
ェルコンタクト領域にはチタンシリサイドによるショッ
トキーバリアダイオードが形成される。
【００４４】
【発明の効果】以上説明したように、本発明は電界効果
トランジスタのしきい値電圧が動作状態に応じて変化
し、集積回路の待機時の低消費電力と動作時の高速性が
同時に実現される効果を有するものである。
トランジスタのしきい値電圧が動作状態に応じて変化
し、集積回路の待機時の低消費電力と動作時の高速性が
同時に実現される効果を有するものである。
【図１】本発明の第１の実施例を示す半導体装置の回路
図。
図。
【図２】基板バイアスを変化させたときのトランジスタ
のドレイン電流特性。
のドレイン電流特性。
【図３】基板電流による電流源を付加した回路図。
【図４】ダイオードのアノード・カソード間の仕事関数
差と集積回路の待機電流の関係。
差と集積回路の待機電流の関係。
【図５】本発明の第２の実施例を示す半導体装置の回路
図。
図。
【図６】本発明の第３の実施例を示す半導体装置の回路
図。
図。
【図７】本発明の第４の実施例を示す半導体装置の回路
図。
図。
【図８】本発明の第５の実施例を示す半導体装置の回路
図。
図。
【図９】本発明の実施例を示す半導体装置の構造断面
図。
図。
１ ｐ型シリコン基板 ２ ｐウェル ３ ｎウェル ４ 素子分離酸化膜 ５ チタンシリサイド ６ ゲート電極 ７ 層間絶縁膜 ８ アルミ配線 ９ ｐ型拡散層 １０ ｎ型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 27/108 H01L 27/06
Claims (8)
- 【請求項１】 相補型ＭＩＳ型電界効果トランジスタ半
導体装置において、一方導電型のシリコン基板に第１の
ダイオードのアノードが接続され、第１のダイオードの
カソードが第１の電源に接続され、他方導電型のウェル
に第２のダイオードのカソードが接続され、第２のダイ
オードのアノードが第２の電源に接続され、前記第１の
ダイオードと前記第２のダイオードに動作時に電流を供
給し待機時にこの電流をオフする電流供給手段を備えた
ことを特徴とする半導体装置。 - 【請求項２】 前記電流供給手段がチップセレクト信号
によって起動することを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 相補型ＭＩＳ型電界効果トランジスタ半
導体装置において、一方導電型のシリコン基板に第１の
ダイオードのアノードが接続され、第１のダイオードの
カソードが第１の電源に接続され、他方導電型のウェル
に第２のダイオードのカソードが接続され、第２のダイ
オードのアノードが第２の電源に接続され、前記第１の
ダイオードと前記第２のダイオードに動作時に電流を供
給し待機時にこの電流をオフする電流供給手段を備え、
前記一方導電型のシリコン基板および他方導電型のウェ
ルから電気的に絶縁されたウェルにメモリセルが設けら
れていることを特徴とする半導体装置。 - 【請求項４】 相補型ＭＩＳ型電界効果トランジスタ半
導体装置において、一方導電型のシリコン基板に第１の
ダイオードのアノードが接続され、第１のダイオードの
カソードが第１の電源に接続され、他方導電型のウェル
に第２のダイオードのカソードが接続され、第２のダイ
オードのアノードが第２の電源に接続され、前記第１の
ダイオードと前記第２のダイオードに動作時に電流を供
給し待機時にこの電流をオフする電流供給手段を備え、
前記一方導電型のシリコン基板および他方導電型のウェ
ルから電気的に絶縁されたウェルにセンスアンプが設け
られていることを特徴とする半導体装置。 - 【請求項５】 相補型ＭＩＳ型電界効果トランジスタ半
導体装置において、一方導電型のシリコン基板に第１の
ダイオードのアノードが接続され、第１のダイオードの
カソードが第１の電源に接続され、他方導電型のウェル
に第２のダイオードのカソードが接続され、第２のダイ
オードのアノードが第２の電源に接続され、前記第１の
ダイオードと前記第２のダイオードに動作時に電流を供
給し待機時にこの電流をオフする電流供給手段を備え、
前記一方導電型のシリコン基板および他方導電型のウェ
ルから電気的に絶縁されたウェルにアナログ回路が設け
られていることを特徴とする半導体装置。 - 【請求項６】 前記一方導電型のシリコン基板が、一方
導電型のウェルにかわることを特徴とする請求項１から
５のいずれかに記載の半導体装置。 - 【請求項７】 前記第１のダイオードと前記第２のダイ
オードが、ショットキーバリアダイオードであることを
特徴とする請求項１から６のいずれかに記載の半導体装
置。 - 【請求項８】 前記ショットキーバリアダイオードが、
チタンシリサイドとシリコン基板間に形成されたショッ
トキー接触で構成されることを特徴とする請求項７に記
載の半導体装置。
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