JPH0927552A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0927552A JPH0927552A JP7175240A JP17524095A JPH0927552A JP H0927552 A JPH0927552 A JP H0927552A JP 7175240 A JP7175240 A JP 7175240A JP 17524095 A JP17524095 A JP 17524095A JP H0927552 A JPH0927552 A JP H0927552A
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Abstract
(57)【要約】
【目的】 ＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、基板（ウエル）給電部のラッチアップ特性の劣
化ならびに基板（ウエル）のフローティングを防止す
る。 【構成】 ＳＲＡＭのメモリセルを構成する駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のそれぞれのソース領域、ドレイン領域（ｎ-型半導
体領域１０、ｎ+ 型半導体領域１１（１４））をｐ型ウ
エル２に形成する際、ｐ型ウエル２の給電部（ｐ+ 型半
導体領域６）にｎ型不純物を打ち込まないようにする。
おいて、基板（ウエル）給電部のラッチアップ特性の劣
化ならびに基板（ウエル）のフローティングを防止す
る。 【構成】 ＳＲＡＭのメモリセルを構成する駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のそれぞれのソース領域、ドレイン領域（ｎ-型半導
体領域１０、ｎ+ 型半導体領域１１（１４））をｐ型ウ
エル２に形成する際、ｐ型ウエル２の給電部（ｐ+ 型半
導体領域６）にｎ型不純物を打ち込まないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、微細化されたＭＩＳＦ
ＥＴ(Metal-Insulator-Semiconductor-Field-Effective
-Transister)を有する半導体集積回路装置に適用して有
効な技術に関するものである。
よびその製造技術に関し、特に、微細化されたＭＩＳＦ
ＥＴ(Metal-Insulator-Semiconductor-Field-Effective
-Transister)を有する半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】メモリやマイクロプロセッサを始めとす
る各種ＬＳＩは、主としてＭＩＳＦＥＴを使って集積回
路を形成している。従って、ＬＳＩの高集積化、高性能
化を実現するためには、ＭＩＳＦＥＴの微細化技術、高
性能化技術が不可欠である。
る各種ＬＳＩは、主としてＭＩＳＦＥＴを使って集積回
路を形成している。従って、ＬＳＩの高集積化、高性能
化を実現するためには、ＭＩＳＦＥＴの微細化技術、高
性能化技術が不可欠である。
【０００３】ＭＩＳＦＥＴを微細化する上で問題となる
のは、短チャネル効果、パンチスルーなどである。短チ
ャネル効果とは、ドレイン領域端部の高電界領域で発生
したチャネルホットエレクトロンがゲート絶縁膜にトラ
ップされることにより、チャネル電流が減少したり、し
きい値電圧が上昇したりする現象をいう。また、パンチ
スルーとは、微細化によってチャネル長が短くなると、
ソース領域とドレイン領域の空乏層同士が接触してしま
うために、ゲート電圧の制御が不可能となってしまう現
象をいう。
のは、短チャネル効果、パンチスルーなどである。短チ
ャネル効果とは、ドレイン領域端部の高電界領域で発生
したチャネルホットエレクトロンがゲート絶縁膜にトラ
ップされることにより、チャネル電流が減少したり、し
きい値電圧が上昇したりする現象をいう。また、パンチ
スルーとは、微細化によってチャネル長が短くなると、
ソース領域とドレイン領域の空乏層同士が接触してしま
うために、ゲート電圧の制御が不可能となってしまう現
象をいう。
【０００４】ＭＩＳＦＥＴの短チャネル効果を抑制する
技術としては、ソース領域、ドレイン領域のそれぞれを
低不純物濃度の半導体領域と高不純物濃度の半導体領域
とで構成することにより、ドレイン領域端部の電界を緩
和するＬＤＤ(Lightly DopedDrain) 構造が周知であ
る。
技術としては、ソース領域、ドレイン領域のそれぞれを
低不純物濃度の半導体領域と高不純物濃度の半導体領域
とで構成することにより、ドレイン領域端部の電界を緩
和するＬＤＤ(Lightly DopedDrain) 構造が周知であ
る。
【０００５】また、パンチスルーを抑制する技術として
は、ソース領域、ドレイン領域の一部を構成する上記低
不純物濃度の半導体領域の下部の基板に、この半導体領
域と異なる導電型（基板と同じ導電型）で、かつ基板よ
りも不純物濃度が高い第３の半導体領域を設ける技術が
提案されている。この第３の半導体領域は、その上部に
形成された低不純物濃度の半導体領域との間に形成され
るｐｎ接合の空乏層の伸びを抑える働きをするので、パ
ンチスルーを有効に抑制することができる。
は、ソース領域、ドレイン領域の一部を構成する上記低
不純物濃度の半導体領域の下部の基板に、この半導体領
域と異なる導電型（基板と同じ導電型）で、かつ基板よ
りも不純物濃度が高い第３の半導体領域を設ける技術が
提案されている。この第３の半導体領域は、その上部に
形成された低不純物濃度の半導体領域との間に形成され
るｐｎ接合の空乏層の伸びを抑える働きをするので、パ
ンチスルーを有効に抑制することができる。
【０００６】例えば特開昭６１−２４１９６７号公報に
は、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域を低不純物濃度のｎ- 型半導体領域と高不純物濃度
のｎ+ 型半導体領域とで構成して短チャネル効果を抑制
すると共に、上記ｎ- 型半導体領域の下部のｐ型ウエル
に、このウエルよりも不純物濃度が高いｐ+ 型半導体領
域を設けてパンチスルーを抑制するＭＩＳＦＥＴ構造が
開示されている。
は、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域を低不純物濃度のｎ- 型半導体領域と高不純物濃度
のｎ+ 型半導体領域とで構成して短チャネル効果を抑制
すると共に、上記ｎ- 型半導体領域の下部のｐ型ウエル
に、このウエルよりも不純物濃度が高いｐ+ 型半導体領
域を設けてパンチスルーを抑制するＭＩＳＦＥＴ構造が
開示されている。
【０００７】
【発明が解決しようとする課題】前記特開昭６１−２４
１９６７号公報記載のＭＩＳＦＥＴ構造を実現するに
は、ｐ型ウエル、ｎ型ウエルのそれぞれの主面上にゲー
ト電極を形成した後、まずｐチャネル型ＭＩＳＦＥＴ形
成領域を覆う第１のフォトレジストをマスクにしてｐ型
ウエルにｐ型不純物を打ち込んでｐ型半導体領域を形成
し、続いて上記フォトレジストをマスクにしてｐ型ウエ
ルにｎ型不純物を打ち込んで、ｐ型半導体領域の上部に
ｎ- 型半導体領域（低不純物濃度のソース、ドレイン領
域）を形成する。
１９６７号公報記載のＭＩＳＦＥＴ構造を実現するに
は、ｐ型ウエル、ｎ型ウエルのそれぞれの主面上にゲー
ト電極を形成した後、まずｐチャネル型ＭＩＳＦＥＴ形
成領域を覆う第１のフォトレジストをマスクにしてｐ型
ウエルにｐ型不純物を打ち込んでｐ型半導体領域を形成
し、続いて上記フォトレジストをマスクにしてｐ型ウエ
ルにｎ型不純物を打ち込んで、ｐ型半導体領域の上部に
ｎ- 型半導体領域（低不純物濃度のソース、ドレイン領
域）を形成する。
【０００８】次に、半導体基板上に堆積した酸化シリコ
ン膜を異方性エッチングしてゲート電極の側壁にサイド
ウォールスペーサを形成した後、ｐチャネル型ＭＩＳＦ
ＥＴ形成領域を覆う第２のフォトレジストをマスクにし
てｐ型ウエルにｎ型不純物を打ち込んでｎ+ 型半導体領
域（高不純物濃度のソース、ドレイン領域）を形成す
る。このように、ｎチャネル型ＭＩＳＦＥＴのｎ- 型半
導体領域の下部にｐ型半導体領域を形成する場合には、
マスク工程の増加を防ぐために、同一のフォトレジスト
マスクを使ってｐ型不純物とｎ型不純物の打ち込みを行
うのが一般的である。
ン膜を異方性エッチングしてゲート電極の側壁にサイド
ウォールスペーサを形成した後、ｐチャネル型ＭＩＳＦ
ＥＴ形成領域を覆う第２のフォトレジストをマスクにし
てｐ型ウエルにｎ型不純物を打ち込んでｎ+ 型半導体領
域（高不純物濃度のソース、ドレイン領域）を形成す
る。このように、ｎチャネル型ＭＩＳＦＥＴのｎ- 型半
導体領域の下部にｐ型半導体領域を形成する場合には、
マスク工程の増加を防ぐために、同一のフォトレジスト
マスクを使ってｐ型不純物とｎ型不純物の打ち込みを行
うのが一般的である。
【０００９】ところが、本発明者が検討したところによ
ると、上記の方法でｐ型ウエルにｐ型不純物とｎ型不純
物とを打ち込むと、ｎ型ウエルの給電部にウエルと異な
る導電型の不純物（ｐ型不純物）が打ち込まれるために
この給電部の特性が劣化し、ｎ型ウエルに電位を供給す
ることが困難になることが明らかとなった。また、上記
と同様の方法でｎ型ウエルにｐチャネル型ＭＩＳＦＥＴ
のｐ- 型半導体領域（低不純物濃度のソース、ドレイン
領域）を形成し、このｐ- 型半導体領域の下部にｎ型ウ
エルよりも不純物濃度が高いｎ型半導体領域を設ける
と、ｐ型ウエルの給電部にウエルと異なる導電型の不純
物（ｎ型不純物）が打ち込まれるために、ｐ型ウエルに
も同様の問題が生じる。以下、この現象を図２４〜図２
８を用いて説明する。
ると、上記の方法でｐ型ウエルにｐ型不純物とｎ型不純
物とを打ち込むと、ｎ型ウエルの給電部にウエルと異な
る導電型の不純物（ｐ型不純物）が打ち込まれるために
この給電部の特性が劣化し、ｎ型ウエルに電位を供給す
ることが困難になることが明らかとなった。また、上記
と同様の方法でｎ型ウエルにｐチャネル型ＭＩＳＦＥＴ
のｐ- 型半導体領域（低不純物濃度のソース、ドレイン
領域）を形成し、このｐ- 型半導体領域の下部にｎ型ウ
エルよりも不純物濃度が高いｎ型半導体領域を設ける
と、ｐ型ウエルの給電部にウエルと異なる導電型の不純
物（ｎ型不純物）が打ち込まれるために、ｐ型ウエルに
も同様の問題が生じる。以下、この現象を図２４〜図２
８を用いて説明する。
【００１０】図２８に示すように、ｐ型ウエルの給電部
は、ｐ+ 型半導体領域（Ｐ+ ) （およびｐ- 型半導体領
域（ＰＭ））で構成されるので、この給電部にｎ型不純
物が打ち込まれてｎ型半導体領域（ＮＨ）が形成される
と、この給電部は、図２４（ａ）、（ｂ）に示すような
不純物濃度分布となる。ここで、同図（ａ）は、ｐ-型
半導体領域（ＰＭ）およびｎ型半導体領域（ＮＨ）の不
純物濃度分布を示し、同図（ｂ）は、ｐ+ 型半導体領域
（Ｐ+ ) の不純物濃度分布を示している。ｐ+型半導体
領域（Ｐ+ ) およびｐ- 型半導体領域（ＰＭ）はホウ素
（Ｂ）のイオン打ち込みで形成され、ｎ- 型半導体領域
（ＮＭ）はリン（Ｐ）のイオン打ち込みで形成されるも
のとする。
は、ｐ+ 型半導体領域（Ｐ+ ) （およびｐ- 型半導体領
域（ＰＭ））で構成されるので、この給電部にｎ型不純
物が打ち込まれてｎ型半導体領域（ＮＨ）が形成される
と、この給電部は、図２４（ａ）、（ｂ）に示すような
不純物濃度分布となる。ここで、同図（ａ）は、ｐ-型
半導体領域（ＰＭ）およびｎ型半導体領域（ＮＨ）の不
純物濃度分布を示し、同図（ｂ）は、ｐ+ 型半導体領域
（Ｐ+ ) の不純物濃度分布を示している。ｐ+型半導体
領域（Ｐ+ ) およびｐ- 型半導体領域（ＰＭ）はホウ素
（Ｂ）のイオン打ち込みで形成され、ｎ- 型半導体領域
（ＮＭ）はリン（Ｐ）のイオン打ち込みで形成されるも
のとする。
【００１１】このとき、ｐ型ウエルの給電部に形成され
るｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領域
（Ｐ+ ) の底部よりも十分に浅い場合はさほど問題はな
いが、ｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領
域（Ｐ+ ) の底部とほぼ同じ深さになると、ｐ型ウエル
に寄生のバイポーラトランジスタ（ｐｎｐ接合）が形成
されるために、ラッチアップ特性が劣化する。さらに、
ｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領域（Ｐ
+ ) の底部よりも深くなってｐ+ 型半導体領域（Ｐ+ )
を囲むようになると、ｐ型ウエルがフローティング状態
になるために、この給電部を通じてｐ型ウエルに電位を
供給することができなくなる。
るｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領域
（Ｐ+ ) の底部よりも十分に浅い場合はさほど問題はな
いが、ｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領
域（Ｐ+ ) の底部とほぼ同じ深さになると、ｐ型ウエル
に寄生のバイポーラトランジスタ（ｐｎｐ接合）が形成
されるために、ラッチアップ特性が劣化する。さらに、
ｎ型半導体領域（ＮＨ）の底部がｐ+ 型半導体領域（Ｐ
+ ) の底部よりも深くなってｐ+ 型半導体領域（Ｐ+ )
を囲むようになると、ｐ型ウエルがフローティング状態
になるために、この給電部を通じてｐ型ウエルに電位を
供給することができなくなる。
【００１２】図２５は、導通特性の不純物ドーズ量依存
性を示すグラフである。また、図２６は、導通特性の不
純物ドーズエネルギー依存性を示すグラフである。図示
のように、ｎ型半導体領域（ＮＨ）のドーズ量が多い場
合（図２５）、ｎ型半導体領域（ＮＨ）のドーズエネル
ギーが大きい場合（図２６）、いずれの場合も導通特性
が劣化することが判明した。このｎ型半導体領域（Ｎ
Ｈ）は、本来、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導
体領域（ＰＭ）の下部に配置するものであるために、不
純物イオンを高エネルギー、高ドーズ量で打ち込んで形
成するので、その底部がｐ+ 型半導体領域（Ｐ+ ) の底
部よりも深くなり易い。
性を示すグラフである。また、図２６は、導通特性の不
純物ドーズエネルギー依存性を示すグラフである。図示
のように、ｎ型半導体領域（ＮＨ）のドーズ量が多い場
合（図２５）、ｎ型半導体領域（ＮＨ）のドーズエネル
ギーが大きい場合（図２６）、いずれの場合も導通特性
が劣化することが判明した。このｎ型半導体領域（Ｎ
Ｈ）は、本来、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導
体領域（ＰＭ）の下部に配置するものであるために、不
純物イオンを高エネルギー、高ドーズ量で打ち込んで形
成するので、その底部がｐ+ 型半導体領域（Ｐ+ ) の底
部よりも深くなり易い。
【００１３】また、ｎ型半導体領域（ＮＨ）の接合深さ
は、熱処理（アニール）時間の僅かな変動によってばら
つき易く、その結果、図２７に示すように、ウエル給電
部（ｐｗ−ｐａｄ）を通じてウエルに電位（Ｖ−ｓｕ
ｂ）を供給する方式は、基板（ｐ−ｓｕｂ）を通じてウ
エルに電位（Ｖ−ｓｕｂ）を供給する方式に比べてサブ
スレショルド特性のウエル電位供給法依存性が高くな
る。
は、熱処理（アニール）時間の僅かな変動によってばら
つき易く、その結果、図２７に示すように、ウエル給電
部（ｐｗ−ｐａｄ）を通じてウエルに電位（Ｖ−ｓｕ
ｂ）を供給する方式は、基板（ｐ−ｓｕｂ）を通じてウ
エルに電位（Ｖ−ｓｕｂ）を供給する方式に比べてサブ
スレショルド特性のウエル電位供給法依存性が高くな
る。
【００１４】上記の説明は、ｐ型ウエルの給電部に関す
るものであるが、ｎ型ウエルの給電部においても同様の
問題が生じる。
るものであるが、ｎ型ウエルの給電部においても同様の
問題が生じる。
【００１５】本発明の目的は、微細化されたＭＩＳＦＥ
Ｔを有する半導体集積回路装置において、基板（ウエ
ル）給電部の特性劣化を防止することのできる技術を提
供することにある。
Ｔを有する半導体集積回路装置において、基板（ウエ
ル）給電部の特性劣化を防止することのできる技術を提
供することにある。
【００１６】本発明の他の目的は、ＭＩＳＦＥＴを有す
る半導体集積回路装置の製造工程を増加させることな
く、上記目的を達成することのできる技術を提供するこ
とにある。
る半導体集積回路装置の製造工程を増加させることな
く、上記目的を達成することのできる技術を提供するこ
とにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置は、第
１導電型の半導体基板の第１領域にＭＩＳＦＥＴが形成
され、第２領域に前記半導体基板に所定の電位を供給す
るための給電部が形成されており、前記ＭＩＳＦＥＴ
は、前記半導体基板の主面上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板に形成された第２導電型で低不純物濃度の第１
半導体領域および第２導電型で高不純物濃度の第２半導
体領域からなるＬＤＤ構造のソース領域、ドレイン領域
と、前記第１半導体領域の下部の前記半導体基板に形成
された第１導電型の第３半導体領域とで構成され、前記
給電部は、前記半導体基板よりも不純物濃度が高い第１
導電型の第４半導体領域で構成されている。
１導電型の半導体基板の第１領域にＭＩＳＦＥＴが形成
され、第２領域に前記半導体基板に所定の電位を供給す
るための給電部が形成されており、前記ＭＩＳＦＥＴ
は、前記半導体基板の主面上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板に形成された第２導電型で低不純物濃度の第１
半導体領域および第２導電型で高不純物濃度の第２半導
体領域からなるＬＤＤ構造のソース領域、ドレイン領域
と、前記第１半導体領域の下部の前記半導体基板に形成
された第１導電型の第３半導体領域とで構成され、前記
給電部は、前記半導体基板よりも不純物濃度が高い第１
導電型の第４半導体領域で構成されている。
【００２０】（２）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、第２導電型の
半導体基板の第３領域に第２のＭＩＳＦＥＴが形成され
ると共に、第４領域に第２の給電部が形成されており、
前記第２のＭＩＳＦＥＴは、前記第２導電型の半導体基
板の主面上にゲート絶縁膜を介して形成されたゲート電
極と、前記ゲート電極の両側の前記半導体基板に形成さ
れた第１導電型で低不純物濃度の第５半導体領域および
第１導電型で高不純物濃度の第６半導体領域からなるＬ
ＤＤ構造のソース領域、ドレイン領域と、前記第５半導
体領域の下部の前記半導体基板に形成された第２導電型
の第７半導体領域とで構成され、前記第２の給電部は、
前記半導体基板よりも不純物濃度が高い第２導電型の第
８半導体領域で構成されている。
記（１）の半導体集積回路装置において、第２導電型の
半導体基板の第３領域に第２のＭＩＳＦＥＴが形成され
ると共に、第４領域に第２の給電部が形成されており、
前記第２のＭＩＳＦＥＴは、前記第２導電型の半導体基
板の主面上にゲート絶縁膜を介して形成されたゲート電
極と、前記ゲート電極の両側の前記半導体基板に形成さ
れた第１導電型で低不純物濃度の第５半導体領域および
第１導電型で高不純物濃度の第６半導体領域からなるＬ
ＤＤ構造のソース領域、ドレイン領域と、前記第５半導
体領域の下部の前記半導体基板に形成された第２導電型
の第７半導体領域とで構成され、前記第２の給電部は、
前記半導体基板よりも不純物濃度が高い第２導電型の第
８半導体領域で構成されている。
【００２１】（３）本発明の半導体集積回路装置は、前
記（２）の半導体集積回路装置において、前記第１導電
型の第３半導体領域の底部は、前記高不純物濃度の第２
半導体領域の底部とほぼ同等の深さに形成され、前記第
２導電型の第７半導体領域の底部は、前記高不純物濃度
の第６半導体領域の底部とほぼ同等の深さに形成されて
いる。
記（２）の半導体集積回路装置において、前記第１導電
型の第３半導体領域の底部は、前記高不純物濃度の第２
半導体領域の底部とほぼ同等の深さに形成され、前記第
２導電型の第７半導体領域の底部は、前記高不純物濃度
の第６半導体領域の底部とほぼ同等の深さに形成されて
いる。
【００２２】（４）本発明の半導体集積回路装置の製造
方法は、（ａ）第１導電型の半導体基板の第１領域およ
び第２導電型の半導体基板の第３領域のそれぞれの主面
上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ）前記第２導電型の半導体基板および前記第１導電
型の半導体基板の第２領域を覆う第４のフォトレジスト
をマスクにして、前記第１領域に第１導電型の不純物を
打ち込むことにより、前記第１領域に形成された前記ゲ
ート電極の両側の前記半導体基板に第１導電型の第３半
導体領域を形成する工程、（ｃ）前記第４のフォトレジ
ストをマスクにして、前記第１領域に第２導電型の不純
物を打ち込むことにより、前記第１領域に形成された前
記ゲート電極の両側の前記半導体基板に第２導電型で低
不純物濃度の第１半導体領域を形成する工程、（ｄ）前
記第１導電型の半導体基板および前記第２導電型の半導
体基板の第４領域を覆う第５のフォトレジストをマスク
にして、前記第３領域に第２導電型の不純物を打ち込む
ことにより、前記第３領域に形成された前記ゲート電極
の両側の前記半導体基板に第２導電型の第７半導体領域
を形成する工程、（ｅ）前記第５のフォトレジストをマ
スクにして、前記第３領域に第１導電型の不純物を打ち
込むことにより、前記第３領域に形成された前記ゲート
電極の両側の前記半導体基板に第１導電型で低不純物濃
度の第５半導体領域を形成する工程、（ｆ）前記第２領
域および前記第３領域を覆う第６のフォトレジストをマ
スクにして、前記第１領域および前記第４領域に第２導
電型の不純物を打ち込むことにより、前記第１領域に形
成された前記ゲート電極の両側の前記半導体基板に第２
導電型で高不純物濃度の第２半導体領域を形成すると共
に、前記第４領域に前記半導体基板よりも不純物濃度が
高い第２導電型の第８半導体領域からなる第２の給電部
を形成する工程、（ｇ）前記第１領域および前記第４領
域を覆う第７のフォトレジストをマスクにして、前記第
２領域および前記第３領域に第１導電型の不純物を打ち
込むことにより、前記第３領域に形成された前記ゲート
電極の両側の前記半導体基板に第１導電型で高不純物濃
度の第６半導体領域を形成すると共に、前記第２領域に
前記半導体基板よりも不純物濃度が高い第１導電型の第
４半導体領域からなる給電部を形成する工程、を含んで
いる。
方法は、（ａ）第１導電型の半導体基板の第１領域およ
び第２導電型の半導体基板の第３領域のそれぞれの主面
上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ）前記第２導電型の半導体基板および前記第１導電
型の半導体基板の第２領域を覆う第４のフォトレジスト
をマスクにして、前記第１領域に第１導電型の不純物を
打ち込むことにより、前記第１領域に形成された前記ゲ
ート電極の両側の前記半導体基板に第１導電型の第３半
導体領域を形成する工程、（ｃ）前記第４のフォトレジ
ストをマスクにして、前記第１領域に第２導電型の不純
物を打ち込むことにより、前記第１領域に形成された前
記ゲート電極の両側の前記半導体基板に第２導電型で低
不純物濃度の第１半導体領域を形成する工程、（ｄ）前
記第１導電型の半導体基板および前記第２導電型の半導
体基板の第４領域を覆う第５のフォトレジストをマスク
にして、前記第３領域に第２導電型の不純物を打ち込む
ことにより、前記第３領域に形成された前記ゲート電極
の両側の前記半導体基板に第２導電型の第７半導体領域
を形成する工程、（ｅ）前記第５のフォトレジストをマ
スクにして、前記第３領域に第１導電型の不純物を打ち
込むことにより、前記第３領域に形成された前記ゲート
電極の両側の前記半導体基板に第１導電型で低不純物濃
度の第５半導体領域を形成する工程、（ｆ）前記第２領
域および前記第３領域を覆う第６のフォトレジストをマ
スクにして、前記第１領域および前記第４領域に第２導
電型の不純物を打ち込むことにより、前記第１領域に形
成された前記ゲート電極の両側の前記半導体基板に第２
導電型で高不純物濃度の第２半導体領域を形成すると共
に、前記第４領域に前記半導体基板よりも不純物濃度が
高い第２導電型の第８半導体領域からなる第２の給電部
を形成する工程、（ｇ）前記第１領域および前記第４領
域を覆う第７のフォトレジストをマスクにして、前記第
２領域および前記第３領域に第１導電型の不純物を打ち
込むことにより、前記第３領域に形成された前記ゲート
電極の両側の前記半導体基板に第１導電型で高不純物濃
度の第６半導体領域を形成すると共に、前記第２領域に
前記半導体基板よりも不純物濃度が高い第１導電型の第
４半導体領域からなる給電部を形成する工程、を含んで
いる。
【００２３】
【作用】上記した手段によれば、給電部にｐｎ接合が形
成されないことにより、給電部のラッチアップ特性の劣
化ならびに給電部の基板のフローティングが防止される
ので、ＭＩＳＦＥＴを有する半導体集積回路装置の高性
能化を実現することができる。
成されないことにより、給電部のラッチアップ特性の劣
化ならびに給電部の基板のフローティングが防止される
ので、ＭＩＳＦＥＴを有する半導体集積回路装置の高性
能化を実現することができる。
【００２４】上記した手段によれば、第１導電型の第３
半導体領域の底部が高不純物濃度の第２半導体領域の底
部とほぼ同等の深さに形成され、第２導電型の第７半導
体領域の底部が高不純物濃度の第６半導体領域の底部と
ほぼ同等の深さに形成されることにより、第３半導体領
域と基板との間に形成される寄生容量、および第７半導
体領域と基板との間に形成される寄生容量が低減される
ので、ＭＩＳＦＥＴの高速動作を実現することができ
る。
半導体領域の底部が高不純物濃度の第２半導体領域の底
部とほぼ同等の深さに形成され、第２導電型の第７半導
体領域の底部が高不純物濃度の第６半導体領域の底部と
ほぼ同等の深さに形成されることにより、第３半導体領
域と基板との間に形成される寄生容量、および第７半導
体領域と基板との間に形成される寄生容量が低減される
ので、ＭＩＳＦＥＴの高速動作を実現することができ
る。
【００２５】上記した手段によれば、第１領域の半導体
基板に第１導電型の第３半導体領域を形成するためのイ
オン打ち込みと、第１領域の半導体基板に第２導電型で
低不純物濃度の第１半導体領域を形成するためのイオン
打ち込みとを同一のフォトレジストをマスクにして行
い、第３領域の半導体基板に第２導電型の第７半導体領
域を形成するためのイオン打ち込みと、第３領域の半導
体基板に第１導電型で低不純物濃度の第５半導体領域を
形成するためのイオン打ち込みとを同一のフォトレジス
トをマスクにして行うことにより、工程数を増加させる
ことなく、給電部にｐｎ接合が形成されないようにする
ことができる。
基板に第１導電型の第３半導体領域を形成するためのイ
オン打ち込みと、第１領域の半導体基板に第２導電型で
低不純物濃度の第１半導体領域を形成するためのイオン
打ち込みとを同一のフォトレジストをマスクにして行
い、第３領域の半導体基板に第２導電型の第７半導体領
域を形成するためのイオン打ち込みと、第３領域の半導
体基板に第１導電型で低不純物濃度の第５半導体領域を
形成するためのイオン打ち込みとを同一のフォトレジス
トをマスクにして行うことにより、工程数を増加させる
ことなく、給電部にｐｎ接合が形成されないようにする
ことができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２７】本実施例は、メモリＬＳＩの一種のＳＲＡ
Ｍ(Static Random Access Memory)に適用したものであ
る。図２に示すように、このＳＲＡＭのメモリセルは、
一対の相補性データ線（データ線ＤＬ、データ線／（バ
ー）ＤＬ）とワード線ＷＬとの交差部に配置された一対
の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 で構成されている。駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎ
チャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2 はｐチャネル型で構成されている。すなわち、このメ
モリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の
ｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で
構成されている。
Ｍ(Static Random Access Memory)に適用したものであ
る。図２に示すように、このＳＲＡＭのメモリセルは、
一対の相補性データ線（データ線ＤＬ、データ線／（バ
ー）ＤＬ）とワード線ＷＬとの交差部に配置された一対
の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 で構成されている。駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎ
チャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2 はｐチャネル型で構成されている。すなわち、このメ
モリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の
ｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で
構成されている。
【００２８】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域
に接続され、他方の入出力端子は、転送用ＭＩＳＦＥＴ
Ｑｔ2 のソース領域に接続されている。
ＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、１ビットの
情報を記憶する情報蓄積部としてのフリップフロップ回
路を構成している。このフリップフロップ回路の一方の
入出力端子は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域
に接続され、他方の入出力端子は、転送用ＭＩＳＦＥＴ
Ｑｔ2 のソース領域に接続されている。
【００２９】転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域
はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域はデータ線／ＤＬに接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のソース領域）は電源電圧（Ｖcc) に接続
され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域）は基準電圧（Ｖss) に接続されている。電源電圧
（Ｖcc) は例えば３Ｖであり、基準電圧（Ｖss) は例え
ば０Ｖ（ＧＮＤ）である。
はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2
のドレイン領域はデータ線／ＤＬに接続されている。ま
た、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のソース領域）は電源電圧（Ｖcc) に接続
され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域）は基準電圧（Ｖss) に接続されている。電源電圧
（Ｖcc) は例えば３Ｖであり、基準電圧（Ｖss) は例え
ば０Ｖ（ＧＮＤ）である。
【００３０】図１は、上記ＳＲＡＭのメモリセルおよび
それに隣接した周辺回路の一部を示す半導体基板の断面
図である。なお、同図にはメモリセルを構成する６個の
ＭＩＳＦＥＴのうち、主として駆動用ＭＩＳＦＥＴＱｄ
2 、転送用ＭＩＳＦＥＴＱｔ1 および負荷用ＭＩＳＦＥ
ＴＱｐ1 が示されている。
それに隣接した周辺回路の一部を示す半導体基板の断面
図である。なお、同図にはメモリセルを構成する６個の
ＭＩＳＦＥＴのうち、主として駆動用ＭＩＳＦＥＴＱｄ
2 、転送用ＭＩＳＦＥＴＱｔ1 および負荷用ＭＩＳＦＥ
ＴＱｐ1 が示されている。
【００３１】図示のように、ｎ- 型単結晶シリコンから
なる半導体基板１には、ｐ型ウエル２とｎ型ウエル３と
が形成されている。ｐ型ウエル２、ｎ型ウエル３のそれ
ぞれの主面には素子分離用のフィールド酸化膜４が形成
されており、ｐ型ウエル２のフィールド酸化膜４の下に
は、反転防止用のｐ型チャネルストッパ領域５が形成さ
れている。
なる半導体基板１には、ｐ型ウエル２とｎ型ウエル３と
が形成されている。ｐ型ウエル２、ｎ型ウエル３のそれ
ぞれの主面には素子分離用のフィールド酸化膜４が形成
されており、ｐ型ウエル２のフィールド酸化膜４の下に
は、反転防止用のｐ型チャネルストッパ領域５が形成さ
れている。
【００３２】上記ｐ型ウエル２の活性領域の主面には、
前述したメモリセルを構成する６個のＭＩＳＦＥＴが形
成されている。また、ｐ型ウエル２の他の活性領域に
は、ｐ型ウエル２に所定の固定電位を供給するためのウ
エル給電部であるｐ+ 型半導体領域６が形成されてい
る。
前述したメモリセルを構成する６個のＭＩＳＦＥＴが形
成されている。また、ｐ型ウエル２の他の活性領域に
は、ｐ型ウエル２に所定の固定電位を供給するためのウ
エル給電部であるｐ+ 型半導体領域６が形成されてい
る。
【００３３】本実施例のＳＲＡＭの周辺回路は、ｎチャ
ネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴからな
る相補型ＭＩＳＦＥＴで構成されており、前記ｎ型ウエ
ル３の活性領域の主面には、周辺回路の一部を構成する
ｐチャネル型ＭＩＳＦＥＴＱｓが形成されている。ま
た、ｎ型ウエル３の他の活性領域には、ｎ型ウエル３に
所定の固定電位を供給するためのウエル給電部であるｎ
+ 型半導体領域７が形成されている。
ネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴからな
る相補型ＭＩＳＦＥＴで構成されており、前記ｎ型ウエ
ル３の活性領域の主面には、周辺回路の一部を構成する
ｐチャネル型ＭＩＳＦＥＴＱｓが形成されている。ま
た、ｎ型ウエル３の他の活性領域には、ｎ型ウエル３に
所定の固定電位を供給するためのウエル給電部であるｎ
+ 型半導体領域７が形成されている。
【００３４】メモリセルの駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 は、ゲート酸化膜８、ゲート電極９、ソース領域お
よびドレイン領域で構成されている。ゲート電極９は、
第１層目の多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、その抵抗値を低減するためにｎ型
の不純物（例えばリン（Ｐ））が導入されている。
ｄ2 は、ゲート酸化膜８、ゲート電極９、ソース領域お
よびドレイン領域で構成されている。ゲート電極９は、
第１層目の多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、その抵抗値を低減するためにｎ型
の不純物（例えばリン（Ｐ））が導入されている。
【００３５】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域およびドレイン領域は、低不純物濃度のｎ- 型半導
体領域１０と高不純物濃度のｎ+ 型半導体領域１１とで
構成されている。また、ｎ- 型半導体領域１０の下部の
ｐ型ウエル２には、このｐ型ウエル２よりも不純物濃度
が高いｐ+ 型半導体領域１２が形成されている。すなわ
ち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域およ
びドレイン領域はＬＤＤ構造で構成され、かつｎ- 型半
導体領域１０の下部にはｐ+ 型半導体領域１２が形成さ
れている。このｐ+ 型半導体領域１２は、その底部が高
不純物濃度のｎ+ 型半導体領域１１の底部とほぼ同等の
深さとなるように形成されている。
領域およびドレイン領域は、低不純物濃度のｎ- 型半導
体領域１０と高不純物濃度のｎ+ 型半導体領域１１とで
構成されている。また、ｎ- 型半導体領域１０の下部の
ｐ型ウエル２には、このｐ型ウエル２よりも不純物濃度
が高いｐ+ 型半導体領域１２が形成されている。すなわ
ち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域およ
びドレイン領域はＬＤＤ構造で構成され、かつｎ- 型半
導体領域１０の下部にはｐ+ 型半導体領域１２が形成さ
れている。このｐ+ 型半導体領域１２は、その底部が高
不純物濃度のｎ+ 型半導体領域１１の底部とほぼ同等の
深さとなるように形成されている。
【００３６】メモリセルの転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 は、ゲート酸化膜８、ゲート電極１３、ソース領域
およびドレイン領域で構成されている。ゲート電極１３
は、第２層目の多結晶シリコン膜と高融点金属膜とを積
層したポリサイド膜で形成されている。この多結晶シリ
コン膜には、その抵抗値を低減するためにｎ型の不純物
（例えばリン）が導入されている。転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のゲート電極１３は、ワード線ＷＬと一体
に構成されている。
ｔ2 は、ゲート酸化膜８、ゲート電極１３、ソース領域
およびドレイン領域で構成されている。ゲート電極１３
は、第２層目の多結晶シリコン膜と高融点金属膜とを積
層したポリサイド膜で形成されている。この多結晶シリ
コン膜には、その抵抗値を低減するためにｎ型の不純物
（例えばリン）が導入されている。転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のゲート電極１３は、ワード線ＷＬと一体
に構成されている。
【００３７】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース
領域およびドレイン領域は、低不純物濃度のｎ- 型半導
体領域１０と高不純物濃度のｎ+ 型半導体領域１４とで
構成されている。また、ｎ- 型半導体領域１０の下部の
ｐ型ウエル２には、このｐ型ウエル２よりも不純物濃度
が高いｐ+ 型半導体領域１２が形成されている。すなわ
ち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領域およ
びドレイン領域はＬＤＤ構造で構成され、かつｎ- 型半
導体領域１０の下部にはｐ+ 型半導体領域１２が形成さ
れている。このｐ+ 型半導体領域１２は、その底部が高
不純物濃度のｎ+ 型半導体領域１４の底部とほぼ同等の
深さとなるように形成されている。
領域およびドレイン領域は、低不純物濃度のｎ- 型半導
体領域１０と高不純物濃度のｎ+ 型半導体領域１４とで
構成されている。また、ｎ- 型半導体領域１０の下部の
ｐ型ウエル２には、このｐ型ウエル２よりも不純物濃度
が高いｐ+ 型半導体領域１２が形成されている。すなわ
ち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領域およ
びドレイン領域はＬＤＤ構造で構成され、かつｎ- 型半
導体領域１０の下部にはｐ+ 型半導体領域１２が形成さ
れている。このｐ+ 型半導体領域１２は、その底部が高
不純物濃度のｎ+ 型半導体領域１４の底部とほぼ同等の
深さとなるように形成されている。
【００３８】周辺回路のｐチャネル型ＭＩＳＦＥＴＱｓ
は、ゲート酸化膜８、ゲート電極１３、ソース領域およ
びドレイン領域で構成されている。ゲート電極１３は、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３と同
じ第２層目の多結晶シリコン膜で形成され、ソース領域
およびドレイン領域は、低不純物濃度のｐ- 型半導体領
域１５と高不純物濃度のｐ+ 型半導体領域１６とで構成
されている。また、ｐ- 型半導体領域１５の下部のｎ型
ウエル３には、このｎ型ウエル３よりも不純物濃度が高
いｎ+ 型半導体領域１７が形成されている。すなわち、
ｐチャネル型ＭＩＳＦＥＴＱｓのソース領域およびドレ
イン領域はＬＤＤ構造で構成され、かつｐ- 型半導体領
域１５の下部にはｎ+ 型半導体領域１７が形成されてい
る。このｎ+ 型半導体領域１７は、その底部が高不純物
濃度のｐ+ 型半導体領域１６の底部とほぼ同等の深さと
なるように形成されている。
は、ゲート酸化膜８、ゲート電極１３、ソース領域およ
びドレイン領域で構成されている。ゲート電極１３は、
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３と同
じ第２層目の多結晶シリコン膜で形成され、ソース領域
およびドレイン領域は、低不純物濃度のｐ- 型半導体領
域１５と高不純物濃度のｐ+ 型半導体領域１６とで構成
されている。また、ｐ- 型半導体領域１５の下部のｎ型
ウエル３には、このｎ型ウエル３よりも不純物濃度が高
いｎ+ 型半導体領域１７が形成されている。すなわち、
ｐチャネル型ＭＩＳＦＥＴＱｓのソース領域およびドレ
イン領域はＬＤＤ構造で構成され、かつｐ- 型半導体領
域１５の下部にはｎ+ 型半導体領域１７が形成されてい
る。このｎ+ 型半導体領域１７は、その底部が高不純物
濃度のｐ+ 型半導体領域１６の底部とほぼ同等の深さと
なるように形成されている。
【００３９】図には示さないが、周辺回路のｎチャネル
型ＭＩＳＦＥＴのゲート電極は、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極（１３）と同じ第２層目の多結
晶シリコン膜で形成され、ソース領域およびドレイン領
域は、低不純物濃度のｎ- 型半導体領域と高不純物濃度
のｎ+ 型半導体領域とで構成されている。また、ｎ-型
半導体領域の下部のｐ型ウエル（２）には、このｐ型ウ
エル（２）よりも不純物濃度が高いｐ+ 型半導体領域が
形成されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ
のソース領域およびドレイン領域はＬＤＤ構造で構成さ
れ、かつｎ- 型半導体領域の下部にはｐ+ 型半導体領域
が形成されている。このｐ+ 型半導体領域は、その底部
が高不純物濃度のｎ+ 型半導体領域の底部とほぼ同等の
深さとなるように形成されている。
型ＭＩＳＦＥＴのゲート電極は、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極（１３）と同じ第２層目の多結
晶シリコン膜で形成され、ソース領域およびドレイン領
域は、低不純物濃度のｎ- 型半導体領域と高不純物濃度
のｎ+ 型半導体領域とで構成されている。また、ｎ-型
半導体領域の下部のｐ型ウエル（２）には、このｐ型ウ
エル（２）よりも不純物濃度が高いｐ+ 型半導体領域が
形成されている。すなわち、ｎチャネル型ＭＩＳＦＥＴ
のソース領域およびドレイン領域はＬＤＤ構造で構成さ
れ、かつｎ- 型半導体領域の下部にはｐ+ 型半導体領域
が形成されている。このｐ+ 型半導体領域は、その底部
が高不純物濃度のｎ+ 型半導体領域の底部とほぼ同等の
深さとなるように形成されている。
【００４０】このように、本実施例のＳＲＡＭは、メモ
リセルの駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、周辺回路のｐチャネル型Ｍ
ＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴのそれぞれ
のソース領域およびドレイン領域をＬＤＤ構造で構成
し、かつソース領域およびドレイン領域の一部を構成す
る低不純物濃度の半導体領域の下部に、この半導体領域
と異なる導電型で、ウエルよりも不純物濃度の高い第３
の半導体領域を形成する。またこのとき、第３の半導体
領域の底部がソース領域およびドレイン領域の他の一部
を構成する高不純物濃度の半導体領域の底部とほぼ同等
の深さとなるようにする。
リセルの駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、周辺回路のｐチャネル型Ｍ
ＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴのそれぞれ
のソース領域およびドレイン領域をＬＤＤ構造で構成
し、かつソース領域およびドレイン領域の一部を構成す
る低不純物濃度の半導体領域の下部に、この半導体領域
と異なる導電型で、ウエルよりも不純物濃度の高い第３
の半導体領域を形成する。またこのとき、第３の半導体
領域の底部がソース領域およびドレイン領域の他の一部
を構成する高不純物濃度の半導体領域の底部とほぼ同等
の深さとなるようにする。
【００４１】この構成により、それぞれのＭＩＳＦＥＴ
の短チャネル効果を抑制することができると共に、パン
チスルーを抑制することができる。また、第３の半導体
領域の底部を高不純物濃度の半導体領域の底部とほぼ同
等の深さとすることにより、第３の半導体領域とウエル
との間に形成される寄生容量が低減されるので、ＭＩＳ
ＦＥＴの高速動作を実現することができる。
の短チャネル効果を抑制することができると共に、パン
チスルーを抑制することができる。また、第３の半導体
領域の底部を高不純物濃度の半導体領域の底部とほぼ同
等の深さとすることにより、第３の半導体領域とウエル
との間に形成される寄生容量が低減されるので、ＭＩＳ
ＦＥＴの高速動作を実現することができる。
【００４２】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート
電極９の上部には、酸化シリコン膜１８が形成されてい
る。また、ゲート電極９の側壁には、酸化シリコン膜か
らなるサイドウォールスペーサ１９が形成されている。
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴＱｓ（およびｎチャネル型ＭＩＳＦＥ
Ｔ）のそれぞれのゲート電極１３の上部には、酸化シリ
コン膜２０が形成されている。また、これらのゲート電
極１３の側壁には、酸化シリコン膜からなるサイドウォ
ールスペーサ２１が形成されている。
電極９の上部には、酸化シリコン膜１８が形成されてい
る。また、ゲート電極９の側壁には、酸化シリコン膜か
らなるサイドウォールスペーサ１９が形成されている。
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴＱｓ（およびｎチャネル型ＭＩＳＦＥ
Ｔ）のそれぞれのゲート電極１３の上部には、酸化シリ
コン膜２０が形成されている。また、これらのゲート電
極１３の側壁には、酸化シリコン膜からなるサイドウォ
ールスペーサ２１が形成されている。
【００４３】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース
領域（ｎ+ 型半導体領域１１）には、ゲート酸化膜８と
同層の酸化シリコン膜に形成された接続孔２２を通じて
基準電圧線（Ｖss）２３が接続されている。基準電圧線
（Ｖss）２３は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極１３と同じ第２層目の多結晶シリコン膜で形成
されている。基準電圧線（Ｖss）２２の上部には酸化シ
リコン膜２０が形成され、側壁には酸化シリコン膜から
なるサイドウォールスペーサ２１が形成されている。
領域（ｎ+ 型半導体領域１１）には、ゲート酸化膜８と
同層の酸化シリコン膜に形成された接続孔２２を通じて
基準電圧線（Ｖss）２３が接続されている。基準電圧線
（Ｖss）２３は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極１３と同じ第２層目の多結晶シリコン膜で形成
されている。基準電圧線（Ｖss）２２の上部には酸化シ
リコン膜２０が形成され、側壁には酸化シリコン膜から
なるサイドウォールスペーサ２１が形成されている。
【００４４】メモリセルの負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の上部に形成
されている。負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、酸化
シリコン膜２４の上部に形成されたゲート電極２５と、
ゲート電極２５の上部に形成された酸化シリコン膜（ゲ
ート酸化膜）２６と、ゲート酸化膜２６の上部に形成さ
れたチャネル領域２７ｃ、ソース領域２７ｐおよびドレ
イン領域２７ｐとで構成されている。負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２５は、第３層目の多結晶
シリコン膜で形成されている。この多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。
ｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の上部に形成
されている。負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、酸化
シリコン膜２４の上部に形成されたゲート電極２５と、
ゲート電極２５の上部に形成された酸化シリコン膜（ゲ
ート酸化膜）２６と、ゲート酸化膜２６の上部に形成さ
れたチャネル領域２７ｃ、ソース領域２７ｐおよびドレ
イン領域２７ｐとで構成されている。負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２５は、第３層目の多結晶
シリコン膜で形成されている。この多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。
【００４５】負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２
５は、酸化シリコン膜２４、２０およびゲート酸化膜８
と同層の酸化シリコン膜に形成された接続孔３０を通じ
て駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極９および駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領
域１１）に接続されている。同様に、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２５は、酸化シリコン膜２４、２
０およびゲート酸化膜８と同層の酸化シリコン膜に形成
された接続孔３０を通じて駆動用ＭＩＳＦＥＴＱｄ2 の
ゲート電極９および駆動用ＭＩＳＦＥＴＱｄ1 のドレイ
ン領域（ｎ+ 型半導体領域１１）に接続されている。
５は、酸化シリコン膜２４、２０およびゲート酸化膜８
と同層の酸化シリコン膜に形成された接続孔３０を通じ
て駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極９および駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領
域１１）に接続されている。同様に、負荷用ＭＩＳＦＥ
ＴＱｐ2 のゲート電極２５は、酸化シリコン膜２４、２
０およびゲート酸化膜８と同層の酸化シリコン膜に形成
された接続孔３０を通じて駆動用ＭＩＳＦＥＴＱｄ2 の
ゲート電極９および駆動用ＭＩＳＦＥＴＱｄ1 のドレイ
ン領域（ｎ+ 型半導体領域１１）に接続されている。
【００４６】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイ
ン領域（ｎ+ 型半導体領域１４）の上部には、パッド層
２８が形成されている。パッド層２８は、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のゲート電極２５と同じ第３層目の
多結晶シリコン膜で形成されている。パッド層２８の一
方は、酸化シリコン膜２０およびゲート酸化膜８と同層
の酸化シリコン膜に形成された接続孔２９を通じて転送
用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ+ 型半導体領
域１４）に接続され、パッド層２８の他方は、酸化シリ
コン膜２０およびゲート酸化膜８と同層の酸化シリコン
膜に形成された接続孔２９を通じて転送用ＭＩＳＦＥＴ
Ｑｔ2 のドレイン領域（ｎ+ 型半導体領域１４）に接続
されている。
ン領域（ｎ+ 型半導体領域１４）の上部には、パッド層
２８が形成されている。パッド層２８は、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のゲート電極２５と同じ第３層目の
多結晶シリコン膜で形成されている。パッド層２８の一
方は、酸化シリコン膜２０およびゲート酸化膜８と同層
の酸化シリコン膜に形成された接続孔２９を通じて転送
用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ+ 型半導体領
域１４）に接続され、パッド層２８の他方は、酸化シリ
コン膜２０およびゲート酸化膜８と同層の酸化シリコン
膜に形成された接続孔２９を通じて転送用ＭＩＳＦＥＴ
Ｑｔ2 のドレイン領域（ｎ+ 型半導体領域１４）に接続
されている。
【００４７】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネ
ル領域２７ｃ、ソース領域２７ｐおよびドレイン領域２
７ｐは、第４層目の多結晶シリコン膜で形成されてい
る。チャネル領域２７ｃの多結晶シリコン膜には、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のしきい値電圧をエンハン
スメント型にするために、ｎ型の不純物（例えばＰ）が
導入されている。ソース領域２７ｐおよびドレイン領域
２７ｐの多結晶シリコン膜には、その抵抗値を低減する
ためにｐ型の不純物（例えばホウ素（Ｂ）が導入されて
いる。
ル領域２７ｃ、ソース領域２７ｐおよびドレイン領域２
７ｐは、第４層目の多結晶シリコン膜で形成されてい
る。チャネル領域２７ｃの多結晶シリコン膜には、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のしきい値電圧をエンハン
スメント型にするために、ｎ型の不純物（例えばＰ）が
導入されている。ソース領域２７ｐおよびドレイン領域
２７ｐの多結晶シリコン膜には、その抵抗値を低減する
ためにｐ型の不純物（例えばホウ素（Ｂ）が導入されて
いる。
【００４８】負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
２７ｐは、酸化シリコン膜（ゲート酸化膜）２６に形成
された接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ2 の
ゲート電極２５に接続され、さらにこのゲート電極２５
を介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極９およ
び駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半
導体領域１１）に接続されている。同様に、負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域２７ｐは、酸化シリコン
膜（ゲート酸化膜）２６に形成された接続孔４４を通じ
て負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２５に接続さ
れ、さらにこのゲート電極２５を介して駆動用ＭＩＳＦ
ＥＴＱｄ1 のゲート電極９および駆動用ＭＩＳＦＥＴＱ
ｄ2 のドレイン領域（ｎ+ 型半導体領域１１）に接続さ
れている。
２７ｐは、酸化シリコン膜（ゲート酸化膜）２６に形成
された接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ2 の
ゲート電極２５に接続され、さらにこのゲート電極２５
を介して駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極９およ
び駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域（ｎ+ 型半
導体領域１１）に接続されている。同様に、負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域２７ｐは、酸化シリコン
膜（ゲート酸化膜）２６に形成された接続孔４４を通じ
て負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２５に接続さ
れ、さらにこのゲート電極２５を介して駆動用ＭＩＳＦ
ＥＴＱｄ1 のゲート電極９および駆動用ＭＩＳＦＥＴＱ
ｄ2 のドレイン領域（ｎ+ 型半導体領域１１）に接続さ
れている。
【００４９】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース
領域２７ｐには、電源電圧線（Ｖcc) ２７ｐが接続され
ている。電源電圧線（Ｖcc) ２７ｐは、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のチャネル領域２７ｃ、ソース領域２
７ｐおよびドレイン領域２７ｐと同じ第４層目の多結晶
シリコン膜で形成され、ソース領域２７ｐと一体に構成
されている。
領域２７ｐには、電源電圧線（Ｖcc) ２７ｐが接続され
ている。電源電圧線（Ｖcc) ２７ｐは、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のチャネル領域２７ｃ、ソース領域２
７ｐおよびドレイン領域２７ｐと同じ第４層目の多結晶
シリコン膜で形成され、ソース領域２７ｐと一体に構成
されている。
【００５０】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の上部に
は、酸化シリコン膜と窒化シリコン膜との積層膜からな
る薄い絶縁膜３１を介してプレート電極３２が形成され
ている。プレート電極３２は、第５層目の多結晶シリコ
ン膜で構成され、メモリセルのほぼ全域を覆うように形
成されている。この多結晶シリコン膜には、ｎ型の不純
物（例えばＰ）が導入されている。
は、酸化シリコン膜と窒化シリコン膜との積層膜からな
る薄い絶縁膜３１を介してプレート電極３２が形成され
ている。プレート電極３２は、第５層目の多結晶シリコ
ン膜で構成され、メモリセルのほぼ全域を覆うように形
成されている。この多結晶シリコン膜には、ｎ型の不純
物（例えばＰ）が導入されている。
【００５１】本実施例のＳＲＡＭは、負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 と、その上部を覆うプレート電極３２と
の間で容量素子を形成している。この容量素子は、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２５を第１電
極とし、プレート電極３２を第２電極とし、ゲート電極
２５とプレート電極３２との間の絶縁膜３１を誘電体膜
とするスタック（積層）構造で構成されている。容量素
子の第２電極であるプレート電極３２には、回路の電源
電圧（Ｖcc) が印加される。
ＴＱｐ1,Ｑｐ2 と、その上部を覆うプレート電極３２と
の間で容量素子を形成している。この容量素子は、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２５を第１電
極とし、プレート電極３２を第２電極とし、ゲート電極
２５とプレート電極３２との間の絶縁膜３１を誘電体膜
とするスタック（積層）構造で構成されている。容量素
子の第２電極であるプレート電極３２には、回路の電源
電圧（Ｖcc) が印加される。
【００５２】メモリセルの上部に上記容量素子を形成す
ることにより、この容量素子の電荷を負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２５（第１電極）を通じて
メモリセルの蓄積ノード（フリップフロップ回路の入出
力端子）に供給することができるので、メモリセルのα
線ソフトエラー耐性を向上させることができる。
ることにより、この容量素子の電荷を負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２５（第１電極）を通じて
メモリセルの蓄積ノード（フリップフロップ回路の入出
力端子）に供給することができるので、メモリセルのα
線ソフトエラー耐性を向上させることができる。
【００５３】プレート電極３２の上部には、ＢＰＳＧ(B
oro Phospho Silicate Glass) 膜３３を介して一対の相
補性データ線（データ線ＤＬ、データ線／ＤＬ）が形成
されている（図１には、一方のデータ線ＤＬのみを示
す）。データ線ＤＬは、ＢＰＳＧ膜３３、絶縁膜３１お
よび酸化シリコン膜（ゲート酸化膜）２６に形成された
接続孔３４を通じて前記パッド層２８に接続され、さら
にこのパッド層２８を介して転送用ＭＩＳＦＥＴＱｔ1
のドレイン領域（ｎ+ 型半導体領域１４）に接続されて
いる。同様に、データ線／ＤＬは、ＢＰＳＧ膜３３、絶
縁膜３１および酸化シリコン膜（ゲート酸化膜）２６に
形成された接続孔３４を通じてパッド層２８に接続さ
れ、さらにこのパッド層２８を介して転送用ＭＩＳＦＥ
ＴＱｔ2 のドレイン領域（ｎ+ 型半導体領域１４）に接
続されている。相補性データ線（データ線ＤＬ、データ
線／ＤＬ）は、チタンナイトライド（ＴｉＮ）膜とアル
ミニウム（Ａｌ）膜との積層膜からなる第１層目の配線
材料で形成されている。また、相補性データ線（データ
線ＤＬ、データ線／ＤＬ）とパッド層２８とを接続する
接続孔３４の内部には、タングステン（Ｗ）膜３５が埋
め込まれている。
oro Phospho Silicate Glass) 膜３３を介して一対の相
補性データ線（データ線ＤＬ、データ線／ＤＬ）が形成
されている（図１には、一方のデータ線ＤＬのみを示
す）。データ線ＤＬは、ＢＰＳＧ膜３３、絶縁膜３１お
よび酸化シリコン膜（ゲート酸化膜）２６に形成された
接続孔３４を通じて前記パッド層２８に接続され、さら
にこのパッド層２８を介して転送用ＭＩＳＦＥＴＱｔ1
のドレイン領域（ｎ+ 型半導体領域１４）に接続されて
いる。同様に、データ線／ＤＬは、ＢＰＳＧ膜３３、絶
縁膜３１および酸化シリコン膜（ゲート酸化膜）２６に
形成された接続孔３４を通じてパッド層２８に接続さ
れ、さらにこのパッド層２８を介して転送用ＭＩＳＦＥ
ＴＱｔ2 のドレイン領域（ｎ+ 型半導体領域１４）に接
続されている。相補性データ線（データ線ＤＬ、データ
線／ＤＬ）は、チタンナイトライド（ＴｉＮ）膜とアル
ミニウム（Ａｌ）膜との積層膜からなる第１層目の配線
材料で形成されている。また、相補性データ線（データ
線ＤＬ、データ線／ＤＬ）とパッド層２８とを接続する
接続孔３４の内部には、タングステン（Ｗ）膜３５が埋
め込まれている。
【００５４】ｐ型ウエル２の他の活性領域の上部には、
相補性データ線（データ線ＤＬ、データ線／ＤＬ）と同
じ第１層目の配線材料で形成された配線４９が形成され
ている。配線４９は、ＢＰＳＧ膜３３、絶縁膜３１、酸
化シリコン膜（ゲート酸化膜）２６および酸化シリコン
膜２４に形成された接続孔５０を通じてｐ+ 型半導体領
域６（ウエル給電部）に接続されている。接続孔５０の
内部には、Ｗ膜３５が埋め込まれている。
相補性データ線（データ線ＤＬ、データ線／ＤＬ）と同
じ第１層目の配線材料で形成された配線４９が形成され
ている。配線４９は、ＢＰＳＧ膜３３、絶縁膜３１、酸
化シリコン膜（ゲート酸化膜）２６および酸化シリコン
膜２４に形成された接続孔５０を通じてｐ+ 型半導体領
域６（ウエル給電部）に接続されている。接続孔５０の
内部には、Ｗ膜３５が埋め込まれている。
【００５５】周辺回路のｐチャネル型ＭＩＳＦＥＴＱｓ
の上部には、相補性データ線（データ線ＤＬ、データ線
／ＤＬ）と同じ第１層目の配線材料で形成された配線３
６が形成されている。配線３６は、接続孔３７を通じて
ｐチャネル型ＭＩＳＦＥＴＱｓの一方のｐ+ 型半導体領
域１６に接続されている。接続孔３７の内部には、Ｗ膜
３５が埋め込まれている。
の上部には、相補性データ線（データ線ＤＬ、データ線
／ＤＬ）と同じ第１層目の配線材料で形成された配線３
６が形成されている。配線３６は、接続孔３７を通じて
ｐチャネル型ＭＩＳＦＥＴＱｓの一方のｐ+ 型半導体領
域１６に接続されている。接続孔３７の内部には、Ｗ膜
３５が埋め込まれている。
【００５６】ｎ型ウエル３の他の活性領域の上部には、
相補性データ線（データ線ＤＬ、データ線／ＤＬ）と同
じ第１層目の配線材料で形成された配線５１が形成され
ている。配線５１は、ＢＰＳＧ膜３３、絶縁膜３１、酸
化シリコン膜（ゲート酸化膜）２６および酸化シリコン
膜２４に形成された接続孔５２を通じてｎ+ 型半導体領
域７（ウエル給電部）に接続されている。接続孔５２の
内部には、Ｗ膜３５が埋め込まれている。
相補性データ線（データ線ＤＬ、データ線／ＤＬ）と同
じ第１層目の配線材料で形成された配線５１が形成され
ている。配線５１は、ＢＰＳＧ膜３３、絶縁膜３１、酸
化シリコン膜（ゲート酸化膜）２６および酸化シリコン
膜２４に形成された接続孔５２を通じてｎ+ 型半導体領
域７（ウエル給電部）に接続されている。接続孔５２の
内部には、Ｗ膜３５が埋め込まれている。
【００５７】相補性データ線（データ線ＤＬ、データ線
／ＤＬ）および配線３６、４９、５１の上部には、層間
絶縁膜３８を介して配線３９、４０が形成されている。
メモリセルの上部に形成された配線３９は、例えばメイ
ンワード線を構成している。また、周辺回路の上部に形
成された配線４０は、層間絶縁膜３８に形成された接続
孔４１を通じて前記配線３６に接続されている。層間絶
縁膜３８は、酸化シリコン膜、スピンオングラス膜およ
び酸化シリコン膜を積層した絶縁膜からなり、配線３
９、４０は、ＴｉＮ膜とＡｌ膜との積層膜からなる。ま
た、配線４０と配線３６とを接続する接続孔４１の内部
には、Ｗ膜４２が埋め込まれている。
／ＤＬ）および配線３６、４９、５１の上部には、層間
絶縁膜３８を介して配線３９、４０が形成されている。
メモリセルの上部に形成された配線３９は、例えばメイ
ンワード線を構成している。また、周辺回路の上部に形
成された配線４０は、層間絶縁膜３８に形成された接続
孔４１を通じて前記配線３６に接続されている。層間絶
縁膜３８は、酸化シリコン膜、スピンオングラス膜およ
び酸化シリコン膜を積層した絶縁膜からなり、配線３
９、４０は、ＴｉＮ膜とＡｌ膜との積層膜からなる。ま
た、配線４０と配線３６とを接続する接続孔４１の内部
には、Ｗ膜４２が埋め込まれている。
【００５８】配線３９、４０の上部には、ファイナルパ
ッシベーション膜４３が形成されている。ファイナルパ
ッシベーション膜４３は、酸化シリコン膜と窒化シリコ
ン膜との積層膜からなる。
ッシベーション膜４３が形成されている。ファイナルパ
ッシベーション膜４３は、酸化シリコン膜と窒化シリコ
ン膜との積層膜からなる。
【００５９】次に、上記のように構成されたＳＲＡＭの
製造方法を、図３〜図２３を用いて説明する。
製造方法を、図３〜図２３を用いて説明する。
【００６０】まず、図３に示すように、ｎ- 型単結晶シ
リコンからなる半導体基板１を用意し、メモリセル形成
領域の半導体基板１にｐ型不純物（Ｂ）をイオン注入し
てｐ型ウエル２を形成すると共に、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴ形成領域の半導体基板１にｎ型不純物
（Ｐ）をイオン注入してｎ型ウエル３を形成する。
リコンからなる半導体基板１を用意し、メモリセル形成
領域の半導体基板１にｐ型不純物（Ｂ）をイオン注入し
てｐ型ウエル２を形成すると共に、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴ形成領域の半導体基板１にｎ型不純物
（Ｐ）をイオン注入してｎ型ウエル３を形成する。
【００６１】次に、図４に示すように、窒化シリコン膜
を耐酸化マスクに用いた熱酸化法（ＬＯＣＯＳ法）でｐ
型ウエル２およびｎ型ウエル３のそれぞれの主面に素子
分離用のフィールド酸化膜４を形成すると共に、ｐ型ウ
エル２のフィールド酸化膜４の下にｐ型チャネルストッ
パ領域５を形成する。続いて、半導体基板１の表面を熱
酸化し、フィールド酸化膜４で囲まれたｐ型ウエル２お
よびｎ型ウエル３のそれぞれの活性領域の表面にゲート
酸化膜８を形成する。
を耐酸化マスクに用いた熱酸化法（ＬＯＣＯＳ法）でｐ
型ウエル２およびｎ型ウエル３のそれぞれの主面に素子
分離用のフィールド酸化膜４を形成すると共に、ｐ型ウ
エル２のフィールド酸化膜４の下にｐ型チャネルストッ
パ領域５を形成する。続いて、半導体基板１の表面を熱
酸化し、フィールド酸化膜４で囲まれたｐ型ウエル２お
よびｎ型ウエル３のそれぞれの活性領域の表面にゲート
酸化膜８を形成する。
【００６２】次に、図５に示すように、ｐ型ウエル２の
主面上に駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極
９を形成する。ゲート電極９は、半導体基板１上にＣＶ
Ｄ(Chemical Vapor Deposition) 法で多結晶シリコン膜
と酸化シリコン膜１８とを堆積し、フォトレジストをマ
スクにしたエッチングでこれらの膜をパターニングして
形成する。酸化シリコン膜１８は、ゲート電極９とその
上層に形成される導電層とを電気的に分離するための保
護膜となる。
主面上に駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極
９を形成する。ゲート電極９は、半導体基板１上にＣＶ
Ｄ(Chemical Vapor Deposition) 法で多結晶シリコン膜
と酸化シリコン膜１８とを堆積し、フォトレジストをマ
スクにしたエッチングでこれらの膜をパターニングして
形成する。酸化シリコン膜１８は、ゲート電極９とその
上層に形成される導電層とを電気的に分離するための保
護膜となる。
【００６３】次に、図６に示すように、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート電極９の側壁にサイドウォー
ルスペーサ１９を形成する。サイドウォールスペーサ１
９は、半導体基板１上にＣＶＤ法で堆積した酸化シリコ
ン膜をＲＩＥ(Reactive IonEtching)などの異方性エッ
チング法でエッチングして形成する。続いて、ゲート電
極９の両側のｐ型ウエル２にｎ型不純物（Ｐ）をイオン
注入し、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領
域、ドレイン領域の一部となるｎ+ 型半導体領域１１を
形成する。
ＥＴＱｄ1,Ｑｄ2 のゲート電極９の側壁にサイドウォー
ルスペーサ１９を形成する。サイドウォールスペーサ１
９は、半導体基板１上にＣＶＤ法で堆積した酸化シリコ
ン膜をＲＩＥ(Reactive IonEtching)などの異方性エッ
チング法でエッチングして形成する。続いて、ゲート電
極９の両側のｐ型ウエル２にｎ型不純物（Ｐ）をイオン
注入し、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領
域、ドレイン領域の一部となるｎ+ 型半導体領域１１を
形成する。
【００６４】次に、図７に示すように、半導体基板１上
にＣＶＤ法で多結晶シリコン膜１３Ａを堆積し、この多
結晶シリコン膜１３Ａとその下層の酸化シリコン膜（ゲ
ート酸化膜８と同層の酸化シリコン膜）とをエッチング
して、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域
（ｎ+ 型半導体領域１１）に達する接続孔２２を形成す
る。
にＣＶＤ法で多結晶シリコン膜１３Ａを堆積し、この多
結晶シリコン膜１３Ａとその下層の酸化シリコン膜（ゲ
ート酸化膜８と同層の酸化シリコン膜）とをエッチング
して、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域
（ｎ+ 型半導体領域１１）に達する接続孔２２を形成す
る。
【００６５】次に、図８に示すように、ｐ型ウエル２の
主面上に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極
１３（ワード線ＷＬ）および基準電圧線２３（Ｖss）を
形成し、ｎ型ウエル３の主面上にｐチャネル型ＭＩＳＦ
ＥＴＱｓのゲート電極１３を形成する。ゲート電極１３
（ワード線ＷＬ）および基準電圧線２３（Ｖss）は、前
記多結晶シリコン膜１３Ａ上にＣＶＤ法とスパッタ法と
で多結晶シリコン膜、タングステンシリサイド（ＷＳｉ
2)膜、酸化シリコン膜２０を順次堆積し、フォトレジス
トをマスクにしたエッチングでこれらの膜をパターニン
グして形成する。基準電圧線２３（Ｖss）は、前記接続
孔２２を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソー
ス領域（ｎ+ 型半導体領域１１）に接続される。
主面上に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極
１３（ワード線ＷＬ）および基準電圧線２３（Ｖss）を
形成し、ｎ型ウエル３の主面上にｐチャネル型ＭＩＳＦ
ＥＴＱｓのゲート電極１３を形成する。ゲート電極１３
（ワード線ＷＬ）および基準電圧線２３（Ｖss）は、前
記多結晶シリコン膜１３Ａ上にＣＶＤ法とスパッタ法と
で多結晶シリコン膜、タングステンシリサイド（ＷＳｉ
2)膜、酸化シリコン膜２０を順次堆積し、フォトレジス
トをマスクにしたエッチングでこれらの膜をパターニン
グして形成する。基準電圧線２３（Ｖss）は、前記接続
孔２２を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソー
ス領域（ｎ+ 型半導体領域１１）に接続される。
【００６６】次に、図９、図１０に示すように、ｎ型ウ
エル３の上部に形成したフォトレジスト４５をマスクに
してｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入し、
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極９および
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３（ワ
ード線ＷＬ）のそれぞれの両側のｐ型ウエル２にｐ+型
半導体領域１２を形成する。このとき本実施例では、ウ
エル給電部（ｐ+ 型半導体領域６）が形成される領域の
ｐ型ウエル２の上部にもフォトレジスト４５を形成し、
この領域にｐ型不純物が打ち込まれないようにする。
エル３の上部に形成したフォトレジスト４５をマスクに
してｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入し、
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極９および
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３（ワ
ード線ＷＬ）のそれぞれの両側のｐ型ウエル２にｐ+型
半導体領域１２を形成する。このとき本実施例では、ウ
エル給電部（ｐ+ 型半導体領域６）が形成される領域の
ｐ型ウエル２の上部にもフォトレジスト４５を形成し、
この領域にｐ型不純物が打ち込まれないようにする。
【００６７】次に、図１１に示すように、ｐ型ウエル２
のウエル給電部形成領域およびｎ型ウエル３のそれぞれ
の上部を覆う前記フォトレジスト４５をマスクにしてｐ
型ウエル２にｎ型不純物（Ｐ）をイオン注入し、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のそれぞれのソース領域、ドレイン領域の一部と
なるｎ- 型半導体領域１０を形成する。
のウエル給電部形成領域およびｎ型ウエル３のそれぞれ
の上部を覆う前記フォトレジスト４５をマスクにしてｐ
型ウエル２にｎ型不純物（Ｐ）をイオン注入し、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のそれぞれのソース領域、ドレイン領域の一部と
なるｎ- 型半導体領域１０を形成する。
【００６８】次に、上記フォトレジスト４５を除去した
後、図１２、図１３に示すように、Ｐ型ウエル２の上部
に形成したフォトレジスト４６をマスクにしてｎ型ウエ
ル３にｎ型不純物（Ｐ）をイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｓのゲート電極１３の両側のｎ型ウエル
３にｎ+ 型半導体領域１７を形成する。このとき本実施
例では、ウエル給電部（ｎ+ 型半導体領域７）が形成さ
れる領域のｎ型ウエル３の上部にもフォトレジスト４６
を形成し、この領域にｎ型不純物が打ち込まれないよう
にする。
後、図１２、図１３に示すように、Ｐ型ウエル２の上部
に形成したフォトレジスト４６をマスクにしてｎ型ウエ
ル３にｎ型不純物（Ｐ）をイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｓのゲート電極１３の両側のｎ型ウエル
３にｎ+ 型半導体領域１７を形成する。このとき本実施
例では、ウエル給電部（ｎ+ 型半導体領域７）が形成さ
れる領域のｎ型ウエル３の上部にもフォトレジスト４６
を形成し、この領域にｎ型不純物が打ち込まれないよう
にする。
【００６９】次に、図１４に示すように、ｎ型ウエル３
のウエル給電部形成領域およびｐ型ウエル２のそれぞれ
の上部を覆う前記フォトレジスト４６をマスクにしてｎ
型ウエル３にｐ型不純物（Ｂ）をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域の
一部となるｐ- 型半導体領域１５を形成する。
のウエル給電部形成領域およびｐ型ウエル２のそれぞれ
の上部を覆う前記フォトレジスト４６をマスクにしてｎ
型ウエル３にｐ型不純物（Ｂ）をイオン注入し、ｐチャ
ネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域の
一部となるｐ- 型半導体領域１５を形成する。
【００７０】次に、上記フォトレジスト４６を除去した
後、図１５に示すように、ｐ型ウエル２のウエル給電部
形成領域およびｎ型ウエル３のｐチャネル型ＭＩＳＦＥ
Ｔ形成領域のそれぞれの上部に形成したフォトレジスト
４７をマスクにしてｐ型ウエル２およびｎ型ウエル３に
ｎ型不純物（Ｐ）をイオン注入し、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のソース領域、ドレイン領域の一部となる
ｎ+ 型半導体領域１４およびｎ+ 型半導体領域７（ウエ
ル給電部）を形成する。
後、図１５に示すように、ｐ型ウエル２のウエル給電部
形成領域およびｎ型ウエル３のｐチャネル型ＭＩＳＦＥ
Ｔ形成領域のそれぞれの上部に形成したフォトレジスト
４７をマスクにしてｐ型ウエル２およびｎ型ウエル３に
ｎ型不純物（Ｐ）をイオン注入し、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のソース領域、ドレイン領域の一部となる
ｎ+ 型半導体領域１４およびｎ+ 型半導体領域７（ウエ
ル給電部）を形成する。
【００７１】次に、上記フォトレジスト４７を除去した
後、図１６に示すように、ｎ型ウエル３のｎ+ 型半導体
領域７（ウエル給電部）およびｐ型ウエル２の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のそれぞれの上部に形成したフォトレジスト４８を
マスクにしてｎ型ウエル３およびｐ型ウエル２にｐ型不
純物（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｓのソース領域、ドレイン領域の一部となるｐ+ 型半
導体領域１６およびｐ+ 型半導体領域６（ウエル給電
部）を形成する。
後、図１６に示すように、ｎ型ウエル３のｎ+ 型半導体
領域７（ウエル給電部）およびｐ型ウエル２の駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のそれぞれの上部に形成したフォトレジスト４８を
マスクにしてｎ型ウエル３およびｐ型ウエル２にｐ型不
純物（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴ
Ｑｓのソース領域、ドレイン領域の一部となるｐ+ 型半
導体領域１６およびｐ+ 型半導体領域６（ウエル給電
部）を形成する。
【００７２】次に、上記フォトレジスト４８を除去した
後、図１７に示すように、半導体基板１上にＣＶＤ法で
酸化シリコン膜２４を堆積し、この酸化シリコン膜２４
とその下層の酸化シリコン膜１８および酸化シリコン膜
（ゲート酸化膜８と同層の酸化シリコン膜）とをエッチ
ングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電
極９、駆動用ＭＩＳＦＥＴＱｄ2,Ｑｄ1 のドレイン領域
（ｎ+ 型半導体領域１１）のそれぞれに達する接続孔３
０と、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域
（ｎ+ 型半導体領域１４）に達する接続孔２９とを形成
する。
後、図１７に示すように、半導体基板１上にＣＶＤ法で
酸化シリコン膜２４を堆積し、この酸化シリコン膜２４
とその下層の酸化シリコン膜１８および酸化シリコン膜
（ゲート酸化膜８と同層の酸化シリコン膜）とをエッチ
ングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電
極９、駆動用ＭＩＳＦＥＴＱｄ2,Ｑｄ1 のドレイン領域
（ｎ+ 型半導体領域１１）のそれぞれに達する接続孔３
０と、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域
（ｎ+ 型半導体領域１４）に達する接続孔２９とを形成
する。
【００７３】次に、図１８に示すように、半導体基板１
上にＣＶＤ法で堆積した多結晶シリコン膜をパターニン
グして、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極
２５およびパッド層２８を形成する。負荷用ＭＩＳＦＥ
ＴＱｐ1 のゲート電極２５は、前記接続孔３０を通じて
駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極９および駆動用
ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域
１１）に接続され、負荷用ＭＩＳＦＥＴＱｐ2 のゲート
電極２５は、前記接続孔３０を通じて駆動用ＭＩＳＦＥ
ＴＱｄ2 のゲート電極９および駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域（ｎ+ 型半導体領域１１）に接続され
る。パッド層２８は、前記接続孔２９を通じて転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型半導体
領域１４）に接続される。
上にＣＶＤ法で堆積した多結晶シリコン膜をパターニン
グして、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極
２５およびパッド層２８を形成する。負荷用ＭＩＳＦＥ
ＴＱｐ1 のゲート電極２５は、前記接続孔３０を通じて
駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極９および駆動用
ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域
１１）に接続され、負荷用ＭＩＳＦＥＴＱｐ2 のゲート
電極２５は、前記接続孔３０を通じて駆動用ＭＩＳＦＥ
ＴＱｄ2 のゲート電極９および駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域（ｎ+ 型半導体領域１１）に接続され
る。パッド層２８は、前記接続孔２９を通じて転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のドレイン領域（ｎ+ 型半導体
領域１４）に接続される。
【００７４】次に、図１９に示すように、半導体基板１
上に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート酸化膜と
なる酸化シリコン膜２６をＣＶＤ法で堆積した後、駆動
用ＭＩＳＦＥＴＱｄ2,Ｑｄ1 のゲート電極２５の上部の
酸化シリコン膜２６をエッチングして接続孔４４を形成
する。
上に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート酸化膜と
なる酸化シリコン膜２６をＣＶＤ法で堆積した後、駆動
用ＭＩＳＦＥＴＱｄ2,Ｑｄ1 のゲート電極２５の上部の
酸化シリコン膜２６をエッチングして接続孔４４を形成
する。
【００７５】次に、図２０に示すように、酸化シリコン
膜（ゲート酸化膜）２６の上部にＣＶＤ法で堆積した多
結晶シリコン膜の一部にｐ型不純物（Ｂ）をイオン注入
し、他の一部にｎ型不純物（Ｐ）をイオン注入した後、
この多結晶シリコン膜をパターニングして、負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２７ｃ、ソース領
域２７ｐ、ドレイン領域２７ｐおよび電源電圧線（Ｖc
c) ２７ｐを形成する。負荷用ＭＩＳＦＥＴＱｐ1 のド
レイン領域２７ｐは、前記接続孔４４を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ2 のゲート電極２５に接続され、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域２７ｐは、前記接続
孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ1のゲート電極
２５に接続される。
膜（ゲート酸化膜）２６の上部にＣＶＤ法で堆積した多
結晶シリコン膜の一部にｐ型不純物（Ｂ）をイオン注入
し、他の一部にｎ型不純物（Ｐ）をイオン注入した後、
この多結晶シリコン膜をパターニングして、負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２７ｃ、ソース領
域２７ｐ、ドレイン領域２７ｐおよび電源電圧線（Ｖc
c) ２７ｐを形成する。負荷用ＭＩＳＦＥＴＱｐ1 のド
レイン領域２７ｐは、前記接続孔４４を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ2 のゲート電極２５に接続され、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域２７ｐは、前記接続
孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ1のゲート電極
２５に接続される。
【００７６】次に、図２１に示すように、半導体基板１
上に酸化シリコン膜と窒化シリコン膜との積層膜からな
る絶縁膜３１をＣＶＤ法で堆積した後、この絶縁膜３１
上にＣＶＤ法で堆積した多結晶シリコン膜をパターニン
グして、メモリセルのほぼ全域を覆うプレート電極３２
を形成する。
上に酸化シリコン膜と窒化シリコン膜との積層膜からな
る絶縁膜３１をＣＶＤ法で堆積した後、この絶縁膜３１
上にＣＶＤ法で堆積した多結晶シリコン膜をパターニン
グして、メモリセルのほぼ全域を覆うプレート電極３２
を形成する。
【００７７】次に、図２２に示すように、半導体基板１
上にＣＶＤ法でＢＰＳＧ膜３３を堆積し、半導体基板１
を熱処理してＢＰＳＧ膜３３の表面を平坦化した後、Ｂ
ＰＳＧ膜３３、絶縁膜３１および酸化シリコン膜（ゲー
ト酸化膜）２６をエッチングして接続孔３４、３７、５
０、５２を形成する。続いて、ＢＰＳＧ膜３３上にスパ
ッタ法で堆積した第１層目の配線材料をパターニングし
て、相補性データ線（データ線ＤＬ、データ線／ＤＬ）
および配線３６、４９、５１を形成する。相補性データ
線（データ線ＤＬ、データ線／ＤＬ）は、接続孔３４を
通じて前記パッド層２８に接続され、配線３６は、接続
孔３７を通じてｐチャネル型ＭＩＳＦＥＴＱｓのソース
領域、ドレイン領域の一方（ｐ+ 型半導体領域１６）に
接続される。配線４９は、接続孔５０を通じてｐ+ 型半
導体領域６（ウエル給電部）に接続され、配線５１は、
接続孔５２を通じてｎ+ 型半導体領域７（ウエル給電
部）に接続される。相補性データ線（データ線ＤＬ、デ
ータ線／ＤＬ）および配線３６、４９、５１を形成する
には、まず、接続孔３４、３７、５０、５２の内部を含
むＢＰＳＧ膜３３上にスパッタ法でＴｉＮ膜を堆積し、
続いてＣＶＤ法でＷ膜３５を堆積する。次に、Ｗ膜３５
をエッチバックして接続孔３４、３７、５０、５２の内
部を除いた領域のＷ膜３５を除去した後、スパッタ法で
Ａｌ膜を堆積し、このＡｌ膜とＴｉＮ膜とをパターニン
グする。
上にＣＶＤ法でＢＰＳＧ膜３３を堆積し、半導体基板１
を熱処理してＢＰＳＧ膜３３の表面を平坦化した後、Ｂ
ＰＳＧ膜３３、絶縁膜３１および酸化シリコン膜（ゲー
ト酸化膜）２６をエッチングして接続孔３４、３７、５
０、５２を形成する。続いて、ＢＰＳＧ膜３３上にスパ
ッタ法で堆積した第１層目の配線材料をパターニングし
て、相補性データ線（データ線ＤＬ、データ線／ＤＬ）
および配線３６、４９、５１を形成する。相補性データ
線（データ線ＤＬ、データ線／ＤＬ）は、接続孔３４を
通じて前記パッド層２８に接続され、配線３６は、接続
孔３７を通じてｐチャネル型ＭＩＳＦＥＴＱｓのソース
領域、ドレイン領域の一方（ｐ+ 型半導体領域１６）に
接続される。配線４９は、接続孔５０を通じてｐ+ 型半
導体領域６（ウエル給電部）に接続され、配線５１は、
接続孔５２を通じてｎ+ 型半導体領域７（ウエル給電
部）に接続される。相補性データ線（データ線ＤＬ、デ
ータ線／ＤＬ）および配線３６、４９、５１を形成する
には、まず、接続孔３４、３７、５０、５２の内部を含
むＢＰＳＧ膜３３上にスパッタ法でＴｉＮ膜を堆積し、
続いてＣＶＤ法でＷ膜３５を堆積する。次に、Ｗ膜３５
をエッチバックして接続孔３４、３７、５０、５２の内
部を除いた領域のＷ膜３５を除去した後、スパッタ法で
Ａｌ膜を堆積し、このＡｌ膜とＴｉＮ膜とをパターニン
グする。
【００７８】次に、図２３に示すように、相補性データ
線（データ線ＤＬ、データ線／ＤＬ）および配線３６、
４９、５１の上部に層間絶縁膜３８を形成した後、この
層間絶縁膜３８をエッチングして接続孔４２を形成す
る。続いて、層間絶縁膜３８上にスパッタ法で堆積した
第２層目の配線材料をパターニングして配線３９、４０
を形成する。配線４０は、接続孔４２を通じて前記配線
３６に接続される。層間絶縁膜３８は、酸化シリコン
膜、スピンオングラス膜、酸化シリコン膜を順次堆積し
て形成する。酸化シリコン膜はプラズマＣＶＤ法で形成
し、スピンオングラス膜はスピン塗布法で形成する。ま
た、配線３９、４０は、第１層目の配線材料と同じ材料
で形成する。
線（データ線ＤＬ、データ線／ＤＬ）および配線３６、
４９、５１の上部に層間絶縁膜３８を形成した後、この
層間絶縁膜３８をエッチングして接続孔４２を形成す
る。続いて、層間絶縁膜３８上にスパッタ法で堆積した
第２層目の配線材料をパターニングして配線３９、４０
を形成する。配線４０は、接続孔４２を通じて前記配線
３６に接続される。層間絶縁膜３８は、酸化シリコン
膜、スピンオングラス膜、酸化シリコン膜を順次堆積し
て形成する。酸化シリコン膜はプラズマＣＶＤ法で形成
し、スピンオングラス膜はスピン塗布法で形成する。ま
た、配線３９、４０は、第１層目の配線材料と同じ材料
で形成する。
【００７９】その後、配線３９、４０の上部にプラズマ
ＣＶＤ法で酸化シリコン膜と窒化シリコン膜とを順次堆
積してファイナルパッシベーション膜４３を形成するこ
とにより、前記図１に示す本実施例のＳＲＡＭが完成す
る。
ＣＶＤ法で酸化シリコン膜と窒化シリコン膜とを順次堆
積してファイナルパッシベーション膜４３を形成するこ
とにより、前記図１に示す本実施例のＳＲＡＭが完成す
る。
【００８０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００８１】前記実施例では、周辺回路のｐチャネル型
ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴのそれぞれの
ソース領域およびドレイン領域をＬＤＤ構造で構成し、
かつソース領域およびドレイン領域の一部を構成する低
不純物濃度の半導体領域の下部に、この半導体領域と異
なる導電型で、ウエルよりも不純物濃度の高い第３の半
導体領域を形成するものとしたが、例えば高速動作が要
求される周辺回路のｐチャネル型ＭＩＳＦＥＴまたはｎ
チャネル型ＭＩＳＦＥＴの低不純物濃度の半導体領域の
下部には上記第３の半導体領域を形成しなくてもよい。
この場合は、第３の半導体領域を設けたことによるｐｎ
接合容量の増加は生じないので、周辺回路の高速動作が
妨げられることはない。
ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴのそれぞれの
ソース領域およびドレイン領域をＬＤＤ構造で構成し、
かつソース領域およびドレイン領域の一部を構成する低
不純物濃度の半導体領域の下部に、この半導体領域と異
なる導電型で、ウエルよりも不純物濃度の高い第３の半
導体領域を形成するものとしたが、例えば高速動作が要
求される周辺回路のｐチャネル型ＭＩＳＦＥＴまたはｎ
チャネル型ＭＩＳＦＥＴの低不純物濃度の半導体領域の
下部には上記第３の半導体領域を形成しなくてもよい。
この場合は、第３の半導体領域を設けたことによるｐｎ
接合容量の増加は生じないので、周辺回路の高速動作が
妨げられることはない。
【００８２】前記実施例では、多結晶シリコン膜で構成
された負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を有するＳＲＡ
Ｍに適用した場合について説明したが、本発明はこれに
限定されるものではなく、多結晶シリコン膜で構成され
た負荷抵抗を有するＳＲＡＭや、駆動用ＭＩＳＦＥＴ、
転送用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞ
れを半導体基板上に形成するバルクＣＭＯＳ型のＳＲＡ
Ｍに適用することもできる。また、ＳＲＡＭのみなら
ず、ＭＩＳＦＥＴを有する半導体集積回路装置に広く適
用することができる。
された負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を有するＳＲＡ
Ｍに適用した場合について説明したが、本発明はこれに
限定されるものではなく、多結晶シリコン膜で構成され
た負荷抵抗を有するＳＲＡＭや、駆動用ＭＩＳＦＥＴ、
転送用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞ
れを半導体基板上に形成するバルクＣＭＯＳ型のＳＲＡ
Ｍに適用することもできる。また、ＳＲＡＭのみなら
ず、ＭＩＳＦＥＴを有する半導体集積回路装置に広く適
用することができる。
【００８３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８４】本発明によれば、給電部のラッチアップ特
性の劣化ならびに給電部の基板のフローティングを防止
できるので、ＭＩＳＦＥＴを有する半導体集積回路装置
の高性能化を実現することができる。
性の劣化ならびに給電部の基板のフローティングを防止
できるので、ＭＩＳＦＥＴを有する半導体集積回路装置
の高性能化を実現することができる。
【００８５】本発明によれば、半導体領域と基板との間
に形成される寄生容量を低減することができるので、Ｍ
ＩＳＦＥＴの高速動作を実現することができる。
に形成される寄生容量を低減することができるので、Ｍ
ＩＳＦＥＴの高速動作を実現することができる。
【００８６】本発明によれば、工程数を増加させること
なく、給電部のラッチアップ特性の劣化ならびに給電部
の基板のフローティングを防止することができる。
なく、給電部のラッチアップ特性の劣化ならびに給電部
の基板のフローティングを防止することができる。
【００８７】本発明によれば、ＭＩＳＦＥＴのソース領
域およびドレイン領域をＬＤＤ構造で構成し、かつソー
ス領域およびドレイン領域の一部を構成する低不純物濃
度の半導体領域の下部に、この半導体領域と異なる導電
型で、基板（ウエル）よりも不純物濃度の高い第３の半
導体領域を形成することにより、ＭＩＳＦＥＴの短チャ
ネル効果を抑制することができると共に、パンチスルー
を抑制することができる。
域およびドレイン領域をＬＤＤ構造で構成し、かつソー
ス領域およびドレイン領域の一部を構成する低不純物濃
度の半導体領域の下部に、この半導体領域と異なる導電
型で、基板（ウエル）よりも不純物濃度の高い第３の半
導体領域を形成することにより、ＭＩＳＦＥＴの短チャ
ネル効果を抑制することができると共に、パンチスルー
を抑制することができる。
【図１】本発明の一実施例であるＳＲＡＭの要部を示す
断面図である。
断面図である。
【図２】本発明の一実施例であるＳＲＡＭのメモリセル
の等価回路図である。
の等価回路図である。
【図３】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図４】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図５】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図６】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図７】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図８】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図９】本発明の一実施例であるＳＲＡＭの製造方法を
示す要部断面図である。
示す要部断面図である。
【図１０】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部平面図である。
を示す要部平面図である。
【図１１】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１２】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１３】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部平面図である。
を示す要部平面図である。
【図１４】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１５】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１６】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１７】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１８】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図１９】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２０】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２１】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２２】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２３】本発明の一実施例であるＳＲＡＭの製造方法
を示す要部断面図である。
を示す要部断面図である。
【図２４】（ａ）は、ＭＩＳＦＥＴが形成された領域の
半導体基板の不純物濃度分布を示すグラフであり、
（ｂ）は、給電部が形成された領域の半導体基板の不純
物濃度分布を示すグラフである。
半導体基板の不純物濃度分布を示すグラフであり、
（ｂ）は、給電部が形成された領域の半導体基板の不純
物濃度分布を示すグラフである。
【図２５】導通特性の不純物ドーズ量依存性を示すグラ
フである。
フである。
【図２６】導通特性の不純物ドーズエネルギー依存性を
示すグラフである。
示すグラフである。
【図２７】サブスレショルド特性のウエル電位供給法依
存性を示すグラフである。
存性を示すグラフである。
【図２８】ｐ型ウエルの給電部に形成される半導体領域
の説明図である。
の説明図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド酸化膜 ５ ｐ型チャネルストッパ領域 ６ ｐ+ 型半導体領域（給電部） ７ ｎ+ 型半導体領域（給電部） ８ ゲート酸化膜 ９ ゲート電極 １０ ｎ- 型半導体領域 １１ ｎ+ 型半導体領域 １２ ｐ+ 型半導体領域 １３ ゲート電極 １３Ａ 多結晶シリコン膜 １４ ｎ+ 型半導体領域 １５ ｐ- 型半導体領域 １６ ｐ+ 型半導体領域 １７ ｎ+ 型半導体領域 １８ 酸化シリコン膜 １９ サイドウォールスペーサ ２０ 酸化シリコン膜 ２１ サイドウォールスペーサ ２２ 接続孔 ２３ 基準電圧線（Ｖss) ２４ 酸化シリコン膜 ２５ ゲート電極 ２６ 酸化シリコン膜 ２７ｃ チャネル領域 ２７ｐ ソース領域 ２７ｐ ドレイン領域 ２７ｐ 電源電圧線（Ｖcc) ２８ パッド層 ２９ 接続孔 ３０ 接続孔 ３１ 絶縁膜 ３２ プレート電極 ３３ ＢＰＳＧ膜 ３４ 接続孔 ３５ Ｗ膜 ３６ 配線 ３７ 接続孔 ３８ 層間絶縁膜 ３９ 配線 ４０ 配線 ４１ 接続孔 ４２ Ｗ膜 ４３ ファイナルパッシベーション膜 ４４ 接続孔 ４５ フォトレジスト ４６ フォトレジスト ４７ フォトレジスト ４８ フォトレジスト ４９ 配線 ５０ 接続孔 ５１ 配線 ５２ 接続孔 ＤＬ データ線 ／ＤＬ データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｓ ｐチャネル型ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 星野 裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橋本 直孝 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 朝山 匡一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小出 優樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 岡本 絵里 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 芳賀 覚 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 第１導電型の半導体基板の第１領域にＭ
ＩＳＦＥＴが形成され、第２領域に前記半導体基板に所
定の電位を供給するための給電部が形成された半導体集
積回路装置であって、前記ＭＩＳＦＥＴは、前記半導体
基板の主面上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極の両側の前記半導体基板に形成
された第２導電型で低不純物濃度の第１半導体領域およ
び第２導電型で高不純物濃度の第２半導体領域からなる
ＬＤＤ構造のソース領域、ドレイン領域と、前記第１半
導体領域の下部の前記半導体基板に形成された第１導電
型の第３半導体領域とで構成され、前記給電部は、前記
半導体基板よりも不純物濃度が高い第１導電型の第４半
導体領域で構成されていることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、第２導電型の半導体基板の第３領域に第２のＭＩ
ＳＦＥＴが形成されると共に、第４領域に第２の給電部
が形成されており、前記第２のＭＩＳＦＥＴは、前記第
２導電型の半導体基板の主面上にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート電極の両側の前記
半導体基板に形成された第１導電型で低不純物濃度の第
５半導体領域および第１導電型で高不純物濃度の第６半
導体領域からなるＬＤＤ構造のソース領域、ドレイン領
域と、前記第５半導体領域の下部の前記半導体基板に形
成された第２導電型の第７半導体領域とで構成され、前
記第２の給電部は、前記半導体基板よりも不純物濃度が
高い第２導電型の第８半導体領域で構成されていること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記第１導電型の半導体基板の第５領域に第３の
ＭＩＳＦＥＴが形成されており、前記第３のＭＩＳＦＥ
Ｔは、前記半導体基板の主面上にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート電極の両側の前記
半導体基板に形成された第２導電型で低不純物濃度の第
１半導体領域および第２導電型で高不純物濃度の第２半
導体領域からなるＬＤＤ構造のソース領域、ドレイン領
域とで構成されていることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項２記載の半導体集積回路装置であ
って、前記第２導電型の半導体基板の第６領域に第４の
ＭＩＳＦＥＴが形成されており、前記第４のＭＩＳＦＥ
Ｔは、前記半導体基板の主面上にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート電極の両側の前記
半導体基板に形成された第１導電型で低不純物濃度の第
５半導体領域および第１導電型で高不純物濃度の第６半
導体領域からなるＬＤＤ構造のソース領域、ドレイン領
域とで構成されていることを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、前記第１導電型の第３半導体領域の底部は、前記
高不純物濃度の第２半導体領域の底部とほぼ同等の深さ
に形成されていることを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項２記載の半導体集積回路装置であ
って、前記第１導電型の第３半導体領域の底部は、前記
高不純物濃度の第２半導体領域の底部とほぼ同等の深さ
に形成され、前記第２導電型の第７半導体領域の底部
は、前記高不純物濃度の第６半導体領域の底部とほぼ同
等の深さに形成されていることを特徴とする半導体集積
回路装置。 - 【請求項７】 請求項２記載の半導体集積回路装置であ
って、前記第１導電型の半導体基板に形成された前記Ｍ
ＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する駆動用
ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴならびに前記Ｓ
ＲＡＭの周辺回路の一部を構成するＭＩＳＦＥＴを含
み、前記第２導電型の半導体基板に形成された前記第２
のＭＩＳＦＥＴは、前記ＳＲＡＭの周辺回路の他の一部
を構成するＭＩＳＦＥＴを含むことを特徴とする半導体
集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法であって、（ａ）第１導電型の半導体基板の第１
領域の主面上にゲート絶縁膜を介してゲート電極を形成
する工程、（ｂ）前記半導体基板の第２領域を覆う第１
のフォトレジストをマスクにして、前記第１領域に第１
導電型の不純物を打ち込むことにより、前記ゲート電極
の両側の前記半導体基板に第１導電型の第３半導体領域
を形成する工程、（ｃ）前記第１のフォトレジストをマ
スクにして、前記第１領域に第２導電型の不純物を打ち
込むことにより、前記ゲート電極の両側の前記半導体基
板に第２導電型で低不純物濃度の第１半導体領域を形成
する工程、（ｄ）前記第２領域を覆う第２のフォトレジ
ストをマスクにして、前記第１領域に第２導電型の不純
物を打ち込むことにより、前記ゲート電極の両側の前記
半導体基板に第２導電型で高不純物濃度の第２半導体領
域を形成する工程、（ｅ）前記第１領域を覆う第３のフ
ォトレジストをマスクにして、前記第２領域に第１導電
型の不純物を打ち込むことにより、前記第２領域に前記
半導体基板よりも不純物濃度が高い第１導電型の第４半
導体領域からなる給電部を形成する工程、を含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項２記載の半導体集積回路装置の製
造方法であって、（ａ）第１導電型の半導体基板の第１
領域および第２導電型の半導体基板の第３領域のそれぞ
れの主面上にゲート絶縁膜を介してゲート電極を形成す
る工程、（ｂ）前記第２導電型の半導体基板および前記
第１導電型の半導体基板の第２領域を覆う第４のフォト
レジストをマスクにして、前記第１領域に第１導電型の
不純物を打ち込むことにより、前記第１領域に形成され
た前記ゲート電極の両側の前記半導体基板に第１導電型
の第３半導体領域を形成する工程、（ｃ）前記第４のフ
ォトレジストをマスクにして、前記第１領域に第２導電
型の不純物を打ち込むことにより、前記第１領域に形成
された前記ゲート電極の両側の前記半導体基板に第２導
電型で低不純物濃度の第１半導体領域を形成する工程、
（ｄ）前記第１導電型の半導体基板および前記第２導電
型の半導体基板の第４領域を覆う第５のフォトレジスト
をマスクにして、前記第３領域に第２導電型の不純物を
打ち込むことにより、前記第３領域に形成された前記ゲ
ート電極の両側の前記半導体基板に第２導電型の第７半
導体領域を形成する工程、（ｅ）前記第５のフォトレジ
ストをマスクにして、前記第３領域に第１導電型の不純
物を打ち込むことにより、前記第３領域に形成された前
記ゲート電極の両側の前記半導体基板に第１導電型で低
不純物濃度の第５半導体領域を形成する工程、（ｆ）前
記第２領域および前記第３領域を覆う第６のフォトレジ
ストをマスクにして、前記第１領域および前記第４領域
に第２導電型の不純物を打ち込むことにより、前記第１
領域に形成された前記ゲート電極の両側の前記半導体基
板に第２導電型で高不純物濃度の第２半導体領域を形成
すると共に、前記第４領域に前記半導体基板よりも不純
物濃度が高い第２導電型の第８半導体領域からなる第２
の給電部を形成する工程、（ｇ）前記第１領域および前
記第４領域を覆う第７のフォトレジストをマスクにし
て、前記第２領域および前記第３領域に第１導電型の不
純物を打ち込むことにより、前記第３領域に形成された
前記ゲート電極の両側の前記半導体基板に第１導電型で
高不純物濃度の第６半導体領域を形成すると共に、前記
第２領域に前記半導体基板よりも不純物濃度が高い第１
導電型の第４半導体領域からなる給電部を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。
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-
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-
1997
- 1997-04-07 US US08/835,197 patent/US5780328A/en not_active Expired - Fee Related
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