JPH05235290A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05235290A JPH05235290A JP4072835A JP7283592A JPH05235290A JP H05235290 A JPH05235290 A JP H05235290A JP 4072835 A JP4072835 A JP 4072835A JP 7283592 A JP7283592 A JP 7283592A JP H05235290 A JPH05235290 A JP H05235290A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 順方向基板バイアスを加えて動作する相補型
トランジスタの面積縮小，性能向上を図る。 【構成】 裏面電極１７を用いて相補型トランジスタの
ｐウェル７とｎウェル５とを接続する。ｐウェル７とｎ
ウェル５の裏面を用いることで、面積縮小ができる。本
発明による半導体装置は、ウェル形成時のイオン注入で
フィールド酸化膜７の下部に対応する深さに１０19ｃｍ
-3以上の濃いピークを形成した後、シリコン基板１を研
磨して、ｐウェル７及びｎウェル５を露出させ、裏面に
金属電極１７を形成することによって得られる。 【効果】 本発明では、デバイス動作を行う半導体基板
が薄膜化されるので、薄膜半導体が持つ利点（例えば、
スイッチ速度が速くなるという効果）が同時にもたらさ
れる。
トランジスタの面積縮小，性能向上を図る。 【構成】 裏面電極１７を用いて相補型トランジスタの
ｐウェル７とｎウェル５とを接続する。ｐウェル７とｎ
ウェル５の裏面を用いることで、面積縮小ができる。本
発明による半導体装置は、ウェル形成時のイオン注入で
フィールド酸化膜７の下部に対応する深さに１０19ｃｍ
-3以上の濃いピークを形成した後、シリコン基板１を研
磨して、ｐウェル７及びｎウェル５を露出させ、裏面に
金属電極１７を形成することによって得られる。 【効果】 本発明では、デバイス動作を行う半導体基板
が薄膜化されるので、薄膜半導体が持つ利点（例えば、
スイッチ速度が速くなるという効果）が同時にもたらさ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果型
トランジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果型トランジスタを用
いた半導体装置においては、トランジスタを微細化し、
また、微細化に伴い、トランジスタの長期信頼性を保証
するために動作電圧を小さくすることで、動作速度の向
上，高集積化，低消費電力動作を達成してきた。
いた半導体装置においては、トランジスタを微細化し、
また、微細化に伴い、トランジスタの長期信頼性を保証
するために動作電圧を小さくすることで、動作速度の向
上，高集積化，低消費電力動作を達成してきた。
【０００３】一方、トランジスタのオン電流とオフ電流
との比を充分大きく取りかつオフ電流を充分小さくする
ためには、トランジスタのしきい値電圧を０．５Ｖ程度
以下に下げることができない。それ故、現状の方法でト
ランジスタの微細化と電源電圧の低下が進むと、設計ル
ールが０．１μｍ程度以下になると動作速度が遅くなら
ざるを得ない。
との比を充分大きく取りかつオフ電流を充分小さくする
ためには、トランジスタのしきい値電圧を０．５Ｖ程度
以下に下げることができない。それ故、現状の方法でト
ランジスタの微細化と電源電圧の低下が進むと、設計ル
ールが０．１μｍ程度以下になると動作速度が遅くなら
ざるを得ない。
【０００４】一般に、半導体装置を液体窒素温度のよう
な低温下で動作させると、しきい値電圧を０．１５Ｖ程
度まで下げても充分大きなオン電流とオフ電流の比が得
られ、かつ充分小さなオフ電流が得られることが知られ
ている。それ故、低温動作に移行することによって動作
速度は落ちず、０．１μｍ以下の微細化により、さらな
る高性能化が期待できる。
な低温下で動作させると、しきい値電圧を０．１５Ｖ程
度まで下げても充分大きなオン電流とオフ電流の比が得
られ、かつ充分小さなオフ電流が得られることが知られ
ている。それ故、低温動作に移行することによって動作
速度は落ちず、０．１μｍ以下の微細化により、さらな
る高性能化が期待できる。
【０００５】トランジスタの微細化が進み、ゲート長が
０．１μｍ以下になると、この場合は、短チャネル効果
が問題となる。低温ＣＭＯＳ回路においては、常温ＣＭ
ＯＳ回路とは異なった方式を取り、ｎチャネルトランジ
スタのｐウェル、及びｐチャネルトランジスタのｎウェ
ルに独立した電位を与えて、ウェル・ソース間ｐｎ接合
を順方向にバイアスすると、短チャネル効果が抑制でき
ること、及び、ＣＭＯＳ構造を工夫して、ウェル電位を
与える外部電源と配線を最小限に抑えて、上記方式を実
現する方法が福間により特許出願されている（特願平１
−９４５６０号）。
０．１μｍ以下になると、この場合は、短チャネル効果
が問題となる。低温ＣＭＯＳ回路においては、常温ＣＭ
ＯＳ回路とは異なった方式を取り、ｎチャネルトランジ
スタのｐウェル、及びｐチャネルトランジスタのｎウェ
ルに独立した電位を与えて、ウェル・ソース間ｐｎ接合
を順方向にバイアスすると、短チャネル効果が抑制でき
ること、及び、ＣＭＯＳ構造を工夫して、ウェル電位を
与える外部電源と配線を最小限に抑えて、上記方式を実
現する方法が福間により特許出願されている（特願平１
−９４５６０号）。
【０００６】
【発明が解決しようとする課題】図４に福間により報告
されたＣＭＯＳ構造を示す。この構造の特徴は、ｐウェ
ル領域７とｎウェル領域５内に、それぞれｐ（プラス）
領域１４とｎ（プラス）領域１５を設け、電極形成時に
金属配線１３でこの２つを電気的に接続する点である。
されたＣＭＯＳ構造を示す。この構造の特徴は、ｐウェ
ル領域７とｎウェル領域５内に、それぞれｐ（プラス）
領域１４とｎ（プラス）領域１５を設け、電極形成時に
金属配線１３でこの２つを電気的に接続する点である。
【０００７】すなわち、絶縁ゲート電界効果型トランジ
スタが形成されている基板１の上部にｎウェル及びｐウ
ェル電極用のコンタクト孔を開けて、それをアルミ等の
金属配線１３で短絡させ、基板１の裏面電極１７に電源
電圧の丁度半分の電圧を加える。
スタが形成されている基板１の上部にｎウェル及びｐウ
ェル電極用のコンタクト孔を開けて、それをアルミ等の
金属配線１３で短絡させ、基板１の裏面電極１７に電源
電圧の丁度半分の電圧を加える。
【０００８】こうすると、ｐウェル７内のｎチャネルト
ランジスタとｎウェル５内のｐチャネルトランジスタに
同時に同じ大きさの順方向ウェル電位を与えることがで
きる。参考のため、図３と同一構成部分には同じ符号を
付している。
ランジスタとｎウェル５内のｐチャネルトランジスタに
同時に同じ大きさの順方向ウェル電位を与えることがで
きる。参考のため、図３と同一構成部分には同じ符号を
付している。
【０００９】この半導体装置の本質は、ｐウェル７とｎ
ウェル５を同電位にすることである。福間の構造では半
導体上部にコンタクト孔を設け、それを金属配線１３で
接続しているが、ウェル領域の下部の不要な半導体基板
を取り去り、そこに金属電極を形成しても、装置の本質
は変らない。すなわち、福間の構造は明らかに不要な部
分を含み、半導体装置の高集積化を阻害するという問題
点があった。
ウェル５を同電位にすることである。福間の構造では半
導体上部にコンタクト孔を設け、それを金属配線１３で
接続しているが、ウェル領域の下部の不要な半導体基板
を取り去り、そこに金属電極を形成しても、装置の本質
は変らない。すなわち、福間の構造は明らかに不要な部
分を含み、半導体装置の高集積化を阻害するという問題
点があった。
【００１０】本発明の目的は、さらに不要部分をなくし
て面積の縮小化，高性能化を実現した半導体装置及びそ
の製造方法を提供することにある。
て面積の縮小化，高性能化を実現した半導体装置及びそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置においては、１つの基板内
にｐチャネルトランジスタとｎチャネルトランジスタと
を有する相補型ＭＯＳトランジスタであって、ｐチャネ
ル及びｎチャネルトランジスタが形成されているｎ型ウ
ェル及びｐ型ウェルは、基板の裏側に形成した電極に接
続され、同電位に保つものである。
め、本発明による半導体装置においては、１つの基板内
にｐチャネルトランジスタとｎチャネルトランジスタと
を有する相補型ＭＯＳトランジスタであって、ｐチャネ
ル及びｎチャネルトランジスタが形成されているｎ型ウ
ェル及びｐ型ウェルは、基板の裏側に形成した電極に接
続され、同電位に保つものである。
【００１２】また、本発明による半導体装置の製造方法
においては、イオン注入を用いて半導体基板中に埋め込
まれている素子分用離酸化膜とほぼ同じ深さに不純物濃
度のピークを作り、ピーク濃度が１０19ｃｍ-3以上とオ
ーミック接触が容易に得られる程度に濃く、なおかつ表
面濃度が１０16ｃｍ-3程度に薄くなるようなウェル領域
を形成する工程と、相補型ＭＯＳトランジスタを形成し
た後、半導体基板の裏面を研磨してｐ型及びｎ型ウェル
領域を露出させ、それを覆うように金属配線を基板の裏
面に形成する工程とを有するものである。
においては、イオン注入を用いて半導体基板中に埋め込
まれている素子分用離酸化膜とほぼ同じ深さに不純物濃
度のピークを作り、ピーク濃度が１０19ｃｍ-3以上とオ
ーミック接触が容易に得られる程度に濃く、なおかつ表
面濃度が１０16ｃｍ-3程度に薄くなるようなウェル領域
を形成する工程と、相補型ＭＯＳトランジスタを形成し
た後、半導体基板の裏面を研磨してｐ型及びｎ型ウェル
領域を露出させ、それを覆うように金属配線を基板の裏
面に形成する工程とを有するものである。
【００１３】
【作用】本発明は、金属基板に半導体薄膜を成長させた
あと、イオン注入を用いて金属基板界面の不純物濃度ピ
ークを１０19ｃｍ-3以上と金属基板に対してオーミック
接触が得られる程度に濃くし、なおかつ表面温度が１０
16ｃｍ-3程度に薄くなるようなウェル領域を形成するも
のである。
あと、イオン注入を用いて金属基板界面の不純物濃度ピ
ークを１０19ｃｍ-3以上と金属基板に対してオーミック
接触が得られる程度に濃くし、なおかつ表面温度が１０
16ｃｍ-3程度に薄くなるようなウェル領域を形成するも
のである。
【００１４】図３に示した本発明の構造においては、ｐ
及びｎウェルの接続を基板の裏側で行うので、図４に示
した従来構造に存在するｐ及びｎウェルコンタクト孔と
それを接続する金属配線が不要となる。それ故、その領
域分だけ半導体装置の面積が縮小でき、従来以上の高集
積化が可能になる。
及びｎウェルの接続を基板の裏側で行うので、図４に示
した従来構造に存在するｐ及びｎウェルコンタクト孔と
それを接続する金属配線が不要となる。それ故、その領
域分だけ半導体装置の面積が縮小でき、従来以上の高集
積化が可能になる。
【００１５】
【実施例】以下、図１，図２の一連の工程図、図５
（ａ），（ｂ）の不純物分布図、及び図３の構造図を用
いて、本発明を用いたＣＭＯＳトランジスタの構造、及
び製造方法の典型的な実施例について説明する。
（ａ），（ｂ）の不純物分布図、及び図３の構造図を用
いて、本発明を用いたＣＭＯＳトランジスタの構造、及
び製造方法の典型的な実施例について説明する。
【００１６】図１（ａ）は、基板１として不純物濃度１
×１０15ｃｍ-3のｐ型シリコンウェハー１を熱酸化して
５００Å厚の酸化膜２を成長し、その上に窒化膜３をＣ
ＶＤで１０００Å堆積させた後、要所にフォトレジスト
４を付し、マスク工程を用いてｎウェル領域部分の窒化
膜をエッチングで取り除き、ｎウェルドープのためリン
のイオン注入をエネルギー３００ＫｅＶ，ドーズ量１×
１０15ｃｍ-2で行っている段階を示す。
×１０15ｃｍ-3のｐ型シリコンウェハー１を熱酸化して
５００Å厚の酸化膜２を成長し、その上に窒化膜３をＣ
ＶＤで１０００Å堆積させた後、要所にフォトレジスト
４を付し、マスク工程を用いてｎウェル領域部分の窒化
膜をエッチングで取り除き、ｎウェルドープのためリン
のイオン注入をエネルギー３００ＫｅＶ，ドーズ量１×
１０15ｃｍ-2で行っている段階を示す。
【００１７】この時、ｎウェル５におけるリンプロファ
イルのピーク位置とピーク濃度はそれぞれ基板から０．
４μｍ深さ，４×１０19ｃｍ-3になり、基板表面濃度は
１×１０16ｃｍ-3となる（図５（ａ））。
イルのピーク位置とピーク濃度はそれぞれ基板から０．
４μｍ深さ，４×１０19ｃｍ-3になり、基板表面濃度は
１×１０16ｃｍ-3となる（図５（ａ））。
【００１８】次にフォトレジスト４を取り除き、熱酸化
により８０００Åの酸化膜６を成長する。窒化膜の下の
シリコンはほとんど酸化されないので、窒化膜をエッチ
ングで取り除いた後、ボロンをエネルギー１５０Ｋｅ
Ｖ，ドーズ量１×１０16ｃｍ-2でイオン注入すると、自
己整合でｐウェル７ができる（図１（ｂ））。
により８０００Åの酸化膜６を成長する。窒化膜の下の
シリコンはほとんど酸化されないので、窒化膜をエッチ
ングで取り除いた後、ボロンをエネルギー１５０Ｋｅ
Ｖ，ドーズ量１×１０16ｃｍ-2でイオン注入すると、自
己整合でｐウェル７ができる（図１（ｂ））。
【００１９】この時、ボロンプロファイルのピーク位置
とピーク濃度はそれぞれ基板１から０．４μｍ深さ，５
×１０20ｃｍ-3になり、基板表面濃度は２×１０15ｃｍ
-3となる（図５（ｂ））。
とピーク濃度はそれぞれ基板１から０．４μｍ深さ，５
×１０20ｃｍ-3になり、基板表面濃度は２×１０15ｃｍ
-3となる（図５（ｂ））。
【００２０】次にウェル領域活性化のための熱処理を行
い、酸化膜を取り除く（図１（ｃ））。次に、ＬＯＣＯ
Ｓ酸化法で素子分離を行う。この時、フィールド酸化膜
８の膜厚は、８０００Åとし、下地シリコンの埋め込ま
れた酸化膜厚が、ウェル領域の不純物分布がピークとな
る深さと同程度の位置９になるように決める（図２
（ｄ））。
い、酸化膜を取り除く（図１（ｃ））。次に、ＬＯＣＯ
Ｓ酸化法で素子分離を行う。この時、フィールド酸化膜
８の膜厚は、８０００Åとし、下地シリコンの埋め込ま
れた酸化膜厚が、ウェル領域の不純物分布がピークとな
る深さと同程度の位置９になるように決める（図２
（ｄ））。
【００２１】その後、従来の工程と同様にしてｐ（プラ
ス）領域１４，ｎ（プラス）領域１５，ゲート酸化膜１
０，ゲート電極１１，層間絶縁膜１２，ソース・ドレイ
ン領域，コンタント，金属配線１３を形成して相補型Ｍ
ＯＳトランジスタを作る（図２（ｅ））。
ス）領域１４，ｎ（プラス）領域１５，ゲート酸化膜１
０，ゲート電極１１，層間絶縁膜１２，ソース・ドレイ
ン領域，コンタント，金属配線１３を形成して相補型Ｍ
ＯＳトランジスタを作る（図２（ｅ））。
【００２２】次に、ウェハー上部全面を保護膜１６で覆
い、基板１を選択ポリッシング法により削り取る。選択
ポリッシング法においては、酸化膜は研磨されないの
で、研磨後のウェハー断面は、図２（ｆ）に示したよう
にｐウェル領域７とｎウェル領域５の下部が露出され
る。
い、基板１を選択ポリッシング法により削り取る。選択
ポリッシング法においては、酸化膜は研磨されないの
で、研磨後のウェハー断面は、図２（ｆ）に示したよう
にｐウェル領域７とｎウェル領域５の下部が露出され
る。
【００２３】次に、ウェハー裏面に金属を蒸着あるいは
スパッタ等で堆積して裏面電極１７を形成する。金属と
接触する部分のウェル濃度は、ウェルイオン注入工程
で、すでに１０19ｃｍ-3以上に濃くなっているので（図
５（ａ），（ｂ））、容易にオーミック接触を得ること
ができる。最後に、ウェハー上部の保護膜１６を取り除
くことで、最終的なデバイス構造（図３）を得る。
スパッタ等で堆積して裏面電極１７を形成する。金属と
接触する部分のウェル濃度は、ウェルイオン注入工程
で、すでに１０19ｃｍ-3以上に濃くなっているので（図
５（ａ），（ｂ））、容易にオーミック接触を得ること
ができる。最後に、ウェハー上部の保護膜１６を取り除
くことで、最終的なデバイス構造（図３）を得る。
【００２４】以上実施例では、従来のシリコンＣＭＯＳ
トランジスタを例にあげて説明したが、本発明は明らか
に一般の相補型絶縁ゲート電界効果型トランジスタに適
用可能であり、本発明には、裏面電極でｐウェルとｎウ
ェルが接続されたあらゆる相補型絶縁ゲート電界効果型
トランジスタが当然含まれる。
トランジスタを例にあげて説明したが、本発明は明らか
に一般の相補型絶縁ゲート電界効果型トランジスタに適
用可能であり、本発明には、裏面電極でｐウェルとｎウ
ェルが接続されたあらゆる相補型絶縁ゲート電界効果型
トランジスタが当然含まれる。
【００２５】
【発明の効果】以上のように本発明によれば、従来、基
板上部に存在したｎウェルとｐウェルのコンタクト孔と
それを接続する金属配線が不要になり、半導体装置の面
積が縮小され、従来以上の高集積化が達成できる。ま
た、本発明を適用すると必然的にトランジスタ動作を行
う領域が薄膜化されるので、薄膜トランジスタで知られ
ているような、例えば、トランジスタのスイッチ速度が
向上するといった各種の利点が自動的にもたらされる。
板上部に存在したｎウェルとｐウェルのコンタクト孔と
それを接続する金属配線が不要になり、半導体装置の面
積が縮小され、従来以上の高集積化が達成できる。ま
た、本発明を適用すると必然的にトランジスタ動作を行
う領域が薄膜化されるので、薄膜トランジスタで知られ
ているような、例えば、トランジスタのスイッチ速度が
向上するといった各種の利点が自動的にもたらされる。
【図１】本発明の製造手順の一例である。
【図２】本発明の製造手順の一例である。
【図３】本発明の半導体装置の構造の模式図である。
【図４】福間により報告された従来構造の模式図であ
る。
る。
【図５】本発明のトランジスタ構造におけるウェル不純
物濃度の深さ方向分布の一例を示す図である。
物濃度の深さ方向分布の一例を示す図である。
１ ｐ型シリコンウェハー ２ 酸化膜 ３ 窒化膜 ４ フォトレジスト ５ ｎウェル ６ 酸化膜 ７ ｐウェル ８ フィールド酸化膜 ９ ウェル不純物濃度のピーク位置 １０ ゲート酸化膜 １１ ゲート電極 １２ 層間絶縁膜 １３ 金属配線 １４ ｐ（プラス）領域 １５ ｎ（プラス）領域 １６ 保護膜 １７ 裏面電極
Claims (2)
- 【請求項１】 １つの基板内にｐチャネルトランジスタ
とｎチャネルトランジスタとを有する相補型ＭＯＳトラ
ンジスタであって、 ｐチャネル及びｎチャネルトランジスタが形成されてい
るｎ型ウェル及びｐ型ウェルは、基板の裏側に形成した
電極に接続され、同電位に保つものであることを特徴と
する半導体装置。 - 【請求項２】 イオン注入を用いて半導体基板中に埋め
込まれている素子分用離酸化膜とほぼ同じ深さに不純物
濃度のピークを作り、ピーク濃度が１０19ｃｍ-3以上と
オーミック接触が容易に得られる程度に濃く、なおかつ
表面濃度が１０16ｃｍ-3程度に薄くなるようなウェル領
域を形成する工程と、 相補型ＭＯＳトランジスタを形成した後、半導体基板の
裏面を研磨してｐ型及びｎ型ウェル領域を露出させ、そ
れを覆うように金属配線を基板の裏面に形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072835A JPH05235290A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072835A JPH05235290A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235290A true JPH05235290A (ja) | 1993-09-10 |
Family
ID=13500870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072835A Pending JPH05235290A (ja) | 1992-02-24 | 1992-02-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833592B2 (en) * | 1998-12-30 | 2004-12-21 | Hyundai Electronics Industries Co., Ltd. | Latch-up resistant CMOS structure |
| JP2013130603A (ja) * | 2011-12-20 | 2013-07-04 | Konica Minolta Business Technologies Inc | 電子写真感光体 |
-
1992
- 1992-02-24 JP JP4072835A patent/JPH05235290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833592B2 (en) * | 1998-12-30 | 2004-12-21 | Hyundai Electronics Industries Co., Ltd. | Latch-up resistant CMOS structure |
| JP2013130603A (ja) * | 2011-12-20 | 2013-07-04 | Konica Minolta Business Technologies Inc | 電子写真感光体 |
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