JPS628950B2 - - Google Patents
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- JPS628950B2 JPS628950B2 JP59259136A JP25913684A JPS628950B2 JP S628950 B2 JPS628950 B2 JP S628950B2 JP 59259136 A JP59259136 A JP 59259136A JP 25913684 A JP25913684 A JP 25913684A JP S628950 B2 JPS628950 B2 JP S628950B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速で高集積化が可能な半導体メモリ
集積回路とその製造方法に関するものである。
集積回路とその製造方法に関するものである。
ＮチヤネルおよびＰチヤネルの絶縁ゲート電界
効果トランジスタを組合わせた相補形絶縁ゲート
電界効果トランジスタ（以下、CMOSトランジス
タと略記する）を周辺回路に用いた低電力メモリ
集積回路を本発明者等は発明した。従来、CMOS
装置は第１図に示されている構造を有していた。
即ち、ｎ形基板１にＰチヤネルトランジスタが形
成され、Ｎチヤネルトランジスタは基板１中に形
成されたｐ形領域２に形成され、各トランジスタ
の周囲には寄生MOSトランジスタを防ぐガード
バンド（高濃度ｐ形領域３，４及び高濃度ｎ形領
域５，６）が形成されている。さらにＮチヤネ
ル、Ｐチヤネルの各トランジスタのチヤネル長は
約５μｍ以上と比較的長いものである。従つて、
上記の従来構造のCMOSトランジスタでは集積回
路を構成した場合に、その集積度が低くなり、さ
らに、高速度化も難しい。上記ガードバンドを除
去するため、窒化シリコン膜を用いて局所的に厚
い酸化膜を形成する方法（以下、選択酸化法と略
記する）を用い、集積度を向上することは既に公
知であるが（例えば、「電子材料」1974年５月、
P12〜P15）、さらに高集積化、高速度化を図るた
めにはMOSトランジスタのチヤネル長を短くす
ることが必要である。第１図に示されている従来
構造のCMOSトランジスタにおいて、チヤネル長
を例えば５μｍ以下と短くした場合には、Ｐチヤ
ネルトランジスタは不純物濃度が約1015cm-3と低
いｎ形基板１上に形成されているため、ドレイン
からの電界がゲート酸化膜２１下のチヤネル領域
に影響をおよぼし、パンチスル現象による耐圧低
下やドレインからの電界によるしきい値電圧Ｖth
の低下がおこつてしまい、トランジスタとしての
動作が著しく損われてしまう。
効果トランジスタを組合わせた相補形絶縁ゲート
電界効果トランジスタ（以下、CMOSトランジス
タと略記する）を周辺回路に用いた低電力メモリ
集積回路を本発明者等は発明した。従来、CMOS
装置は第１図に示されている構造を有していた。
即ち、ｎ形基板１にＰチヤネルトランジスタが形
成され、Ｎチヤネルトランジスタは基板１中に形
成されたｐ形領域２に形成され、各トランジスタ
の周囲には寄生MOSトランジスタを防ぐガード
バンド（高濃度ｐ形領域３，４及び高濃度ｎ形領
域５，６）が形成されている。さらにＮチヤネ
ル、Ｐチヤネルの各トランジスタのチヤネル長は
約５μｍ以上と比較的長いものである。従つて、
上記の従来構造のCMOSトランジスタでは集積回
路を構成した場合に、その集積度が低くなり、さ
らに、高速度化も難しい。上記ガードバンドを除
去するため、窒化シリコン膜を用いて局所的に厚
い酸化膜を形成する方法（以下、選択酸化法と略
記する）を用い、集積度を向上することは既に公
知であるが（例えば、「電子材料」1974年５月、
P12〜P15）、さらに高集積化、高速度化を図るた
めにはMOSトランジスタのチヤネル長を短くす
ることが必要である。第１図に示されている従来
構造のCMOSトランジスタにおいて、チヤネル長
を例えば５μｍ以下と短くした場合には、Ｐチヤ
ネルトランジスタは不純物濃度が約1015cm-3と低
いｎ形基板１上に形成されているため、ドレイン
からの電界がゲート酸化膜２１下のチヤネル領域
に影響をおよぼし、パンチスル現象による耐圧低
下やドレインからの電界によるしきい値電圧Ｖth
の低下がおこつてしまい、トランジスタとしての
動作が著しく損われてしまう。
同様の理由により、メモリセルを構成する絶縁
ゲート電界効果トランジスタを基板１に設ける場
合、メモリセルのトランジスタも高集積化、高速
度化することができない。
ゲート電界効果トランジスタを基板１に設ける場
合、メモリセルのトランジスタも高集積化、高速
度化することができない。
本発明の目的は、高速で高集積化が可能は短チ
ヤネルMOSトランジスタからなるメモリセルを
実現できる半導体メモリ集積回路とその製造方法
を提供することである。本発明では、この目的を
達成するために、メモリセルのMOSトランジス
タが基板よりは高い不純物濃度を有する領域によ
つて囲まれており、さらに、この高い不純物濃度
を有する領域が厚いフイールド酸化膜成長後に、
フイールド酸化膜の窓から不純物を添加すること
によつて形成されることを特徴としている。
ヤネルMOSトランジスタからなるメモリセルを
実現できる半導体メモリ集積回路とその製造方法
を提供することである。本発明では、この目的を
達成するために、メモリセルのMOSトランジス
タが基板よりは高い不純物濃度を有する領域によ
つて囲まれており、さらに、この高い不純物濃度
を有する領域が厚いフイールド酸化膜成長後に、
フイールド酸化膜の窓から不純物を添加すること
によつて形成されることを特徴としている。
以下、本発明を実施例によつて詳しく説明す
る。なお、以下では半導体としてシリコンを用い
たCMOSトランジスタを例にとつて説明する。
る。なお、以下では半導体としてシリコンを用い
たCMOSトランジスタを例にとつて説明する。
第２図は本発明の第１の実施例であり、Ｎチヤ
ネル及びＰチヤネルMOSトランジスタはいずれ
も基板２２の不純物濃度（例えば1015cm-3以下）
よりも高い不純物濃度（例えば1016cm-3：なお、
ウエルの不純物濃度は実用上、大略５×1015〜５
×1016cm-3程度の範囲内で素子の特性たとえば、
しきい電圧等によつて設計すれば良い。）を有す
るウエル２３，２４内に形成されている。従つ
て、各トランジスタにおいて、ドレインからの電
界のチヤネル領域に対する影響は小さくなり、各
トランジスタのチヤネル長を５μｍ以下にして
も、パンチスル現象による耐圧低下やしきい値電
圧Ｖthの低下は起こりにくくなる。さらに、各ト
ランジスタは比較的高い不純物濃度を有するウエ
ル内にあるため、ウエル内の厚いフイールド酸化
膜３４，３５，３６のしきい値電圧も約20V以上
になり、第１図に示す従来構造のようにガードバ
ンドを形成しなくとも、寄生MOSトランジスタ
の発生を防ぐことができる。第２図に示す構造の
場合、基板２２の導電形はその不純物濃度がウエ
ル２３，２４よりも低ければｎ形でもｐ形でもよ
い。Ｎチヤネル、ＰチヤネルMOSトランジスタ
のしきい値電圧は、ゲート酸化膜が1000Å以下に
薄くなつても、ウエルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値
を1V程度にすることが可能である。
ネル及びＰチヤネルMOSトランジスタはいずれ
も基板２２の不純物濃度（例えば1015cm-3以下）
よりも高い不純物濃度（例えば1016cm-3：なお、
ウエルの不純物濃度は実用上、大略５×1015〜５
×1016cm-3程度の範囲内で素子の特性たとえば、
しきい電圧等によつて設計すれば良い。）を有す
るウエル２３，２４内に形成されている。従つ
て、各トランジスタにおいて、ドレインからの電
界のチヤネル領域に対する影響は小さくなり、各
トランジスタのチヤネル長を５μｍ以下にして
も、パンチスル現象による耐圧低下やしきい値電
圧Ｖthの低下は起こりにくくなる。さらに、各ト
ランジスタは比較的高い不純物濃度を有するウエ
ル内にあるため、ウエル内の厚いフイールド酸化
膜３４，３５，３６のしきい値電圧も約20V以上
になり、第１図に示す従来構造のようにガードバ
ンドを形成しなくとも、寄生MOSトランジスタ
の発生を防ぐことができる。第２図に示す構造の
場合、基板２２の導電形はその不純物濃度がウエ
ル２３，２４よりも低ければｎ形でもｐ形でもよ
い。Ｎチヤネル、ＰチヤネルMOSトランジスタ
のしきい値電圧は、ゲート酸化膜が1000Å以下に
薄くなつても、ウエルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値
を1V程度にすることが可能である。
第３図は本発明の第２の実施例である。第３図
に示すCMOSトランジスタは、不純物濃度が例え
ば（２〜３）×1015cm-3のｎ形基板に形成される
ものであり、Ｎチヤネルトランジスタは第２図に
示した第１の実施例と同じく、不純物濃度が1016
cm-3程度のＰウエル４２内に形成されているが、
Ｐチヤネルでは、ソース、ドレイン４８，４９が
共に基板と同じ導電形で、不純物濃度が1016cm-3
程度で基板よりも高いｎ形領域４３，４４で囲ま
れている。この構造では、Ｎチヤネルトランジス
タは第２図と同じ構造を有するため、チヤネル長
を５μｍ以下に短かくできるが、Ｐチヤネルトラ
ンジスタにおいても、ソースとドレインが共に不
純物濃度が1016cm-3程度の比較的高い領域に囲ま
れているために、ドレインからの電界による耐圧
低下やしきい値電圧の低下は少なくなり、チヤネ
ル長を５μｍ以下にできる。
に示すCMOSトランジスタは、不純物濃度が例え
ば（２〜３）×1015cm-3のｎ形基板に形成される
ものであり、Ｎチヤネルトランジスタは第２図に
示した第１の実施例と同じく、不純物濃度が1016
cm-3程度のＰウエル４２内に形成されているが、
Ｐチヤネルでは、ソース、ドレイン４８，４９が
共に基板と同じ導電形で、不純物濃度が1016cm-3
程度で基板よりも高いｎ形領域４３，４４で囲ま
れている。この構造では、Ｎチヤネルトランジス
タは第２図と同じ構造を有するため、チヤネル長
を５μｍ以下に短かくできるが、Ｐチヤネルトラ
ンジスタにおいても、ソースとドレインが共に不
純物濃度が1016cm-3程度の比較的高い領域に囲ま
れているために、ドレインからの電界による耐圧
低下やしきい値電圧の低下は少なくなり、チヤネ
ル長を５μｍ以下にできる。
第４図は本発明の第３の実施例であり、第３図
に示した実施例のＮチヤネルトランジスタとＰチ
ヤネルトランジスタの構造が入れかわつている。
即ち、不純物濃度が例えば1015cm-3のｐ形基板８
０を用いて、Ｐチヤネルトランジスタは不純物濃
度が1016cm-3程度の比較的高いウエル８３内に形
成され、Ｎチヤネルトランジスタはそのソース、
ドレイン８４，８５が共に不純物濃度が1016cm-3
程度の比較的高いｐ形領域８１，８２に囲まれて
いる。このｐ形領域がドレインからの電界をシー
ルドすることによりＮチヤネルのチヤネル長を短
くできる。なお、低濃度ｐ形基板を用いているた
めには、Ｎチヤネルトランジスタの周囲にのみ寄
生MOSトランジスタを防ぐチヤネルストツパー
である高濃度ｐ形領域９３，９４を形成する必要
がある。
に示した実施例のＮチヤネルトランジスタとＰチ
ヤネルトランジスタの構造が入れかわつている。
即ち、不純物濃度が例えば1015cm-3のｐ形基板８
０を用いて、Ｐチヤネルトランジスタは不純物濃
度が1016cm-3程度の比較的高いウエル８３内に形
成され、Ｎチヤネルトランジスタはそのソース、
ドレイン８４，８５が共に不純物濃度が1016cm-3
程度の比較的高いｐ形領域８１，８２に囲まれて
いる。このｐ形領域がドレインからの電界をシー
ルドすることによりＮチヤネルのチヤネル長を短
くできる。なお、低濃度ｐ形基板を用いているた
めには、Ｎチヤネルトランジスタの周囲にのみ寄
生MOSトランジスタを防ぐチヤネルストツパー
である高濃度ｐ形領域９３，９４を形成する必要
がある。
以上説明した本発明の実施例に共通しているこ
とは、ＮチヤネルトランジスタとＰチヤネルトラ
ンジスタのチヤネル長をトランジスタの特性を損
うことなく短くするために、ソース、ドレインの
両者を各トランジスタの基板（ウエル内に形成さ
れているトランジスタであるならば、ウエル領域
を基板とみなす）と同じ導電形で、不純物濃度が
基板よりも高い領域によつて囲み、チヤネル領域
をドレインからの電界に対してシールドすること
である。
とは、ＮチヤネルトランジスタとＰチヤネルトラ
ンジスタのチヤネル長をトランジスタの特性を損
うことなく短くするために、ソース、ドレインの
両者を各トランジスタの基板（ウエル内に形成さ
れているトランジスタであるならば、ウエル領域
を基板とみなす）と同じ導電形で、不純物濃度が
基板よりも高い領域によつて囲み、チヤネル領域
をドレインからの電界に対してシールドすること
である。
次に、本発明の各実施例の製造方法を説明す
る。第５図は第２図に示した第１の実施例の製造
工程を示す図である。まず、不純物濃度が1015cm
-3以下のｎ形或はｐ形低濃度基板１１９を窒化シ
リコン膜をマスクとして選択酸化し、フイールド
酸化膜１２０を形成する（第５図Ａ）。次に、酸
化膜或はホトレジスト膜１２１をマスクとして、
Ｎチヤネルトランジスタが形成されるべき領域に
ほう素などのｐ形不純物を添加しｐウエル１２２
を形成する（第５図Ｂ）。同様にして、Ｐチヤネ
ルトランジスタが形成されるべき領域にりんやひ
素などのｎ形不純物を添加しｎウエル１２４を形
成する（第５図Ｃ）。その後、薄いゲート酸化膜
１２７，１２８を形成し、さらにその上にゲート
電極である多結晶シリコンやモリブデン１２５，
１２７を被着する（第５図Ｄ）。次に、酸化膜１
２９，１３０をマスクとしてりんやひ素などのｎ
形不純物を高濃度添加し、Ｎチヤネルトランジス
タのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほ
う素などのｐ形不純物を高濃度添加し、Ｐチヤネ
ルトランジスタのソース、ドレイン１３５，１３
６及びｐウエル１２２への高濃度領域１３４を形
成する（第５図Ｆ）。なお、ドレインからの電界
によるしきい値電圧の変化を少なくするため、Ｎ
チヤネルトランジスタとＰチヤネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを
0.5μｍ低下にすることが望ましい。その後、表
面保護膜１３７を被着し、電極取出用の穴を開
け、最後に電極１３８，１３９，１４０，１４１
を形成する（第５図Ｇ）。なお、ｎウエルを形成
するには上記の方法とは異なる次の方法で形成す
ることもできる。即ち、第５図の工程でほう素を
添加することによりｐウエル１２２を形成した
後、ｎウエルを形成することなく、ただちにゲー
ト酸化膜およびゲート電極を形成し、その後、Ｎ
チヤネルトランジスタのソース、ドレイン領域１
４３，１４４を形成し、次に酸化膜１４５でＮチ
ヤネルトランジスタをおおい、Ｐチヤネルトラン
ジスタのゲート電極１４７をマスクとして、Ｐチ
ヤネルトランジスタのソース、ドレインが形成さ
れるべきところからｎ形不純物を充分深く拡散
し、ゲート酸化膜下においてソース・ドレイン間
の不純物分布が第６図Ａに示したごとくほぼ平坦
になるようにしてｎウエル１４６を形成する。な
お、第６図でａはドレイン端から拡散された不純
物の分布、ｂはソース端からのそれを、ｃは両者
の合成された不純物分布を示す。
る。第５図は第２図に示した第１の実施例の製造
工程を示す図である。まず、不純物濃度が1015cm
-3以下のｎ形或はｐ形低濃度基板１１９を窒化シ
リコン膜をマスクとして選択酸化し、フイールド
酸化膜１２０を形成する（第５図Ａ）。次に、酸
化膜或はホトレジスト膜１２１をマスクとして、
Ｎチヤネルトランジスタが形成されるべき領域に
ほう素などのｐ形不純物を添加しｐウエル１２２
を形成する（第５図Ｂ）。同様にして、Ｐチヤネ
ルトランジスタが形成されるべき領域にりんやひ
素などのｎ形不純物を添加しｎウエル１２４を形
成する（第５図Ｃ）。その後、薄いゲート酸化膜
１２７，１２８を形成し、さらにその上にゲート
電極である多結晶シリコンやモリブデン１２５，
１２７を被着する（第５図Ｄ）。次に、酸化膜１
２９，１３０をマスクとしてりんやひ素などのｎ
形不純物を高濃度添加し、Ｎチヤネルトランジス
タのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほ
う素などのｐ形不純物を高濃度添加し、Ｐチヤネ
ルトランジスタのソース、ドレイン１３５，１３
６及びｐウエル１２２への高濃度領域１３４を形
成する（第５図Ｆ）。なお、ドレインからの電界
によるしきい値電圧の変化を少なくするため、Ｎ
チヤネルトランジスタとＰチヤネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを
0.5μｍ低下にすることが望ましい。その後、表
面保護膜１３７を被着し、電極取出用の穴を開
け、最後に電極１３８，１３９，１４０，１４１
を形成する（第５図Ｇ）。なお、ｎウエルを形成
するには上記の方法とは異なる次の方法で形成す
ることもできる。即ち、第５図の工程でほう素を
添加することによりｐウエル１２２を形成した
後、ｎウエルを形成することなく、ただちにゲー
ト酸化膜およびゲート電極を形成し、その後、Ｎ
チヤネルトランジスタのソース、ドレイン領域１
４３，１４４を形成し、次に酸化膜１４５でＮチ
ヤネルトランジスタをおおい、Ｐチヤネルトラン
ジスタのゲート電極１４７をマスクとして、Ｐチ
ヤネルトランジスタのソース、ドレインが形成さ
れるべきところからｎ形不純物を充分深く拡散
し、ゲート酸化膜下においてソース・ドレイン間
の不純物分布が第６図Ａに示したごとくほぼ平坦
になるようにしてｎウエル１４６を形成する。な
お、第６図でａはドレイン端から拡散された不純
物の分布、ｂはソース端からのそれを、ｃは両者
の合成された不純物分布を示す。
（第５図Ｈ）。この時、ｎ形不純物としてりん
を用いると、りんの拡散係数がｐ形不純物である
ほう素よりも充分に大きいために、ｎウエルは短
い熱処理時間で形成され、この間のｐウエルの熱
処理によるのびは小さくすることができる。次に
高濃度のｐ形不純物を拡散することによりＰチヤ
ネルトランジスタのソース、ドレイン１５０，１
５１を形成する（第５図Ｉ）。その後の工程は前
記の工程と全く同じである。このようなｎウエル
形成法では、ｎウエルがマスク合せ工程を必要と
しない自己整合方式によつて形成されるため、前
記工程と比較してマスクに合わせ工程が１回少な
く有利である。このようなｎウエル形成法と類似
した方法が公知となつているが（例えば特公昭48
−16033）、その従来例のゲート酸化膜下のソー
ス、ドレイン間の不純物分布は第６図Ａに示した
本発明における不純物分布と異なり、第６図Ｂ
（なお、図中の記号の意味は第６図Ａと同じであ
る。）のように、ソース、ドレイン間の中央で不
純物濃度が低くなつているため、この不純物濃度
が低い領域上の厚いフイールド酸化膜下のしきい
値電圧は小さくなるため、素子間の分離が完全に
できず素子特性が著しく損われる。本発明のよう
に第６図Ａに示した不純物分布を有する場合には
素子間の分離は完全になされることになる。
を用いると、りんの拡散係数がｐ形不純物である
ほう素よりも充分に大きいために、ｎウエルは短
い熱処理時間で形成され、この間のｐウエルの熱
処理によるのびは小さくすることができる。次に
高濃度のｐ形不純物を拡散することによりＰチヤ
ネルトランジスタのソース、ドレイン１５０，１
５１を形成する（第５図Ｉ）。その後の工程は前
記の工程と全く同じである。このようなｎウエル
形成法では、ｎウエルがマスク合せ工程を必要と
しない自己整合方式によつて形成されるため、前
記工程と比較してマスクに合わせ工程が１回少な
く有利である。このようなｎウエル形成法と類似
した方法が公知となつているが（例えば特公昭48
−16033）、その従来例のゲート酸化膜下のソー
ス、ドレイン間の不純物分布は第６図Ａに示した
本発明における不純物分布と異なり、第６図Ｂ
（なお、図中の記号の意味は第６図Ａと同じであ
る。）のように、ソース、ドレイン間の中央で不
純物濃度が低くなつているため、この不純物濃度
が低い領域上の厚いフイールド酸化膜下のしきい
値電圧は小さくなるため、素子間の分離が完全に
できず素子特性が著しく損われる。本発明のよう
に第６図Ａに示した不純物分布を有する場合には
素子間の分離は完全になされることになる。
第７図は第３図に示した第２の実施例の製造方
法である。ｐウエル１５５を形成する工程（第７
図Ａ，Ｂ）までは第５図に示した工程と同じであ
るが、ｐウエル１５５を形成した後、ｎ形高濃度
不純物を添加してＮチヤネルトランジスタのソー
ス、ドレイン１５７，１６０を形成し（第７図
Ｃ）、その後、ｎ形不純物をゲート電極１６２を
マスクとして添加し、熱拡散させることにより不
純物濃度が1016cm-3と基板よりも高いｎ形領域１
６５，１６６を形成する（第７図Ｄ）。なお、こ
のｎ形領域１６５，１６６の拡散深さは、後の工
程でつくられるソース、ドレインよりも深くする
必要がある。次に、ｐ形不純物を高濃度添加する
ことによりＰチヤネルトランジスタのソース・ド
レイン１６９，１７０を形成する（第７図Ｅ）。
次に、表面保護膜１７５を被着し、電極取出し用
の穴を開け、最後に電極１７１，１７２，１７
３，１７４を形成する（第７図Ｆ）。
法である。ｐウエル１５５を形成する工程（第７
図Ａ，Ｂ）までは第５図に示した工程と同じであ
るが、ｐウエル１５５を形成した後、ｎ形高濃度
不純物を添加してＮチヤネルトランジスタのソー
ス、ドレイン１５７，１６０を形成し（第７図
Ｃ）、その後、ｎ形不純物をゲート電極１６２を
マスクとして添加し、熱拡散させることにより不
純物濃度が1016cm-3と基板よりも高いｎ形領域１
６５，１６６を形成する（第７図Ｄ）。なお、こ
のｎ形領域１６５，１６６の拡散深さは、後の工
程でつくられるソース、ドレインよりも深くする
必要がある。次に、ｐ形不純物を高濃度添加する
ことによりＰチヤネルトランジスタのソース・ド
レイン１６９，１７０を形成する（第７図Ｅ）。
次に、表面保護膜１７５を被着し、電極取出し用
の穴を開け、最後に電極１７１，１７２，１７
３，１７４を形成する（第７図Ｆ）。
第８図は第４図に示した第３の実施例の製造方
法の一部を示すものである。第４図に示した第３
の実施例は第３図に示した実施例のＮチヤネルト
ランジスタとＰチヤネルトランジスタの構造が入
れかわつたものであるため、第３の実施例の製造
方法は第７図に示した第２の実施例の製造方法に
おいて、ｎ形不純物とｐ形不純物をいれかえるだ
けでほぼ同じである。ただし、第３の実施例では
Ｎチヤネルトランジスタの周囲にチヤネルストツ
パーである高濃度ｐ形領域を形成する必要がある
ため、第８図に示すように、窒化シリコン膜１８
９、ホトレジスト膜１９０をマスクとしてｐ形不
純物を添加してチヤネルストツパー１９１を形成
し、（第８図Ａ）、その後の工程は上述のように第
７図に示した工程と同じである。なお、第３の実
施例においてＰチヤネルトランジスタはｎウエル
内に形成されるが、ｎウエルの形成方法として、
上述の第７図のｐウエルと同じ形成法以外に第８
図Ｂ以下の工程に示すように、Ｎチヤネルトラン
ジスタを形成した後、ｎウエルを形成するためｎ
形不純物としてりんを用い、ゲート電極２０２を
マスクとしてりんを述分深く拡散し、第５図Ｈ，
Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示
したようにほぼ平坦になるようにしてｎウエルを
形成する（第８図Ｅ）。この場合、拡散速度の大
きいりんを不純物として用いているため、ｐ形領
域１９３，１９６の不純物分布を大きく変えるこ
となく短い熱処理時間でｎウエル２０５を形成で
きる。その後、ｐ形不純物を高濃度添加し、Ｐチ
ヤネルトランジスタのソース、ドレイン２０７，
２０８を形成し（第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１，２１２，
２１３を形成する（第８図Ｇ）。
法の一部を示すものである。第４図に示した第３
の実施例は第３図に示した実施例のＮチヤネルト
ランジスタとＰチヤネルトランジスタの構造が入
れかわつたものであるため、第３の実施例の製造
方法は第７図に示した第２の実施例の製造方法に
おいて、ｎ形不純物とｐ形不純物をいれかえるだ
けでほぼ同じである。ただし、第３の実施例では
Ｎチヤネルトランジスタの周囲にチヤネルストツ
パーである高濃度ｐ形領域を形成する必要がある
ため、第８図に示すように、窒化シリコン膜１８
９、ホトレジスト膜１９０をマスクとしてｐ形不
純物を添加してチヤネルストツパー１９１を形成
し、（第８図Ａ）、その後の工程は上述のように第
７図に示した工程と同じである。なお、第３の実
施例においてＰチヤネルトランジスタはｎウエル
内に形成されるが、ｎウエルの形成方法として、
上述の第７図のｐウエルと同じ形成法以外に第８
図Ｂ以下の工程に示すように、Ｎチヤネルトラン
ジスタを形成した後、ｎウエルを形成するためｎ
形不純物としてりんを用い、ゲート電極２０２を
マスクとしてりんを述分深く拡散し、第５図Ｈ，
Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示
したようにほぼ平坦になるようにしてｎウエルを
形成する（第８図Ｅ）。この場合、拡散速度の大
きいりんを不純物として用いているため、ｐ形領
域１９３，１９６の不純物分布を大きく変えるこ
となく短い熱処理時間でｎウエル２０５を形成で
きる。その後、ｐ形不純物を高濃度添加し、Ｐチ
ヤネルトランジスタのソース、ドレイン２０７，
２０８を形成し（第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１，２１２，
２１３を形成する（第８図Ｇ）。
以上説明してきた各種構造の製造方法に共通な
特徴点は、Ｎチヤネル、Ｐチヤネルトランジスタ
が形成されるウエル領域がいずれも、フイールド
酸化膜の選択成長の後に、フイールド酸化膜の窓
から不純物を添加することによつて形成されるこ
とである。第９図Ａはフイールド酸化膜を形成し
た状態、Ｂ，Ｃ，Ｄは各々フイールド酸化膜の窓
を通して不純物を添加する状態を示す図である。
これはウエルがマスク合せ工程を必要としないで
自己整合的に形成されることを意味し、マスク合
せのためのパターン設計上の余裕を取る必要がな
いため、CMOSトランジスタの面積を小さくで
き、高集積化することが可能となる。さらに、ウ
エルがフイールド酸化膜を形成するための酸化工
程後に形成されるということは、酸化時における
不純物の再分布が避けられウエル内の不純物濃度
を制御しやすくしている。これに反し、従来のウ
エルの形成法では、第９図Ｅ，Ｆ，Ｇの工程図に
示すごとく、ウエル１０２を最初に形成した後、
選択酸化のマスクとなる窒化シリコン膜１０４が
ウエル内に正確に位置するようにマスク合せをお
こない、その後、厚いフイールド酸化膜１０５を
形成する。このようなウエル形成法ではウエル形
成のためのパターン設計上のマスク合せの余裕
（第９図Ｆにおける×）が必要であり、CMOSト
ランジスタの面積を大きくし、さらに、フイール
ド酸化膜形成時にウエル内の不純物の再分布がお
こり、不純物濃度の制御性即ちトランジスタのし
きい値電圧の制御性を悪くすることになる。
特徴点は、Ｎチヤネル、Ｐチヤネルトランジスタ
が形成されるウエル領域がいずれも、フイールド
酸化膜の選択成長の後に、フイールド酸化膜の窓
から不純物を添加することによつて形成されるこ
とである。第９図Ａはフイールド酸化膜を形成し
た状態、Ｂ，Ｃ，Ｄは各々フイールド酸化膜の窓
を通して不純物を添加する状態を示す図である。
これはウエルがマスク合せ工程を必要としないで
自己整合的に形成されることを意味し、マスク合
せのためのパターン設計上の余裕を取る必要がな
いため、CMOSトランジスタの面積を小さくで
き、高集積化することが可能となる。さらに、ウ
エルがフイールド酸化膜を形成するための酸化工
程後に形成されるということは、酸化時における
不純物の再分布が避けられウエル内の不純物濃度
を制御しやすくしている。これに反し、従来のウ
エルの形成法では、第９図Ｅ，Ｆ，Ｇの工程図に
示すごとく、ウエル１０２を最初に形成した後、
選択酸化のマスクとなる窒化シリコン膜１０４が
ウエル内に正確に位置するようにマスク合せをお
こない、その後、厚いフイールド酸化膜１０５を
形成する。このようなウエル形成法ではウエル形
成のためのパターン設計上のマスク合せの余裕
（第９図Ｆにおける×）が必要であり、CMOSト
ランジスタの面積を大きくし、さらに、フイール
ド酸化膜形成時にウエル内の不純物の再分布がお
こり、不純物濃度の制御性即ちトランジスタのし
きい値電圧の制御性を悪くすることになる。
以上述べてきた構造を有するチヤネル長の短い
CMOSトランジスタとダイナミツクメモリの周辺
回路に用いた例について説明する。１０図、１１
図はその実施例を示す断面図であり、メモリセル
は蓄積容量とスイツチングトランジスタ（転送ゲ
ート）より成る1MOSトランジスタ形である。す
なわち、このメモリセルは、多結晶シリコン２７
８，２９９の直下に形成される反転層容量と、多
結晶シリコンにより形成される転送電極２７９，
３００およびデータ線となる拡散層２６９，２８
９より成つている。又、メモリセルは基板２６０
より高不純物濃度のウエル２６８，２８３に設け
られている。周辺回路を形成するCMOSトランジ
スタは、第３図に示した構造を有し、チヤネル長
が短くできるようになつている。このように、メ
モリセルを1MOSトランジスタ形として、周辺回
路をCMOSトランジスタとすることにより、集積
度を低下させることなくメモリの消費電力を小さ
くすることができる。
CMOSトランジスタとダイナミツクメモリの周辺
回路に用いた例について説明する。１０図、１１
図はその実施例を示す断面図であり、メモリセル
は蓄積容量とスイツチングトランジスタ（転送ゲ
ート）より成る1MOSトランジスタ形である。す
なわち、このメモリセルは、多結晶シリコン２７
８，２９９の直下に形成される反転層容量と、多
結晶シリコンにより形成される転送電極２７９，
３００およびデータ線となる拡散層２６９，２８
９より成つている。又、メモリセルは基板２６０
より高不純物濃度のウエル２６８，２８３に設け
られている。周辺回路を形成するCMOSトランジ
スタは、第３図に示した構造を有し、チヤネル長
が短くできるようになつている。このように、メ
モリセルを1MOSトランジスタ形として、周辺回
路をCMOSトランジスタとすることにより、集積
度を低下させることなくメモリの消費電力を小さ
くすることができる。
第１０図、１１図に示した各実施例の構造の特
徴を述べる。第１０図、１１図に示した実施例の
構造では、周辺回路のCMOSトランジスタはこれ
までに示したものと同じであるが、メモリセル部
は、低濃度基板２６０，２８０につくられたウエ
ル２６３，２８３内に形成されている。ウエル内
の不純物濃度は基板２６０，２８０よりも高いた
め、転送電極２７９，３００のチヤネル長を短く
できる。又、第１０図、第１１図の構成のよう
に、メモリセルからウエル内に形成されたもので
は、CMOS周辺回路のスイツチング雑音や、その
他の基板内で生じる雑音に対して強いという優れ
た効果がある。
徴を述べる。第１０図、１１図に示した実施例の
構造では、周辺回路のCMOSトランジスタはこれ
までに示したものと同じであるが、メモリセル部
は、低濃度基板２６０，２８０につくられたウエ
ル２６３，２８３内に形成されている。ウエル内
の不純物濃度は基板２６０，２８０よりも高いた
め、転送電極２７９，３００のチヤネル長を短く
できる。又、第１０図、第１１図の構成のよう
に、メモリセルからウエル内に形成されたもので
は、CMOS周辺回路のスイツチング雑音や、その
他の基板内で生じる雑音に対して強いという優れ
た効果がある。
第１０図と第１１図の違いは蓄積電極２７８，
２９９を形成している多結晶シリコンは、第１０
図ではｎ形不純物が高濃度添加されており、第１
１図ではｐ形不純物が高濃度添加されていること
である。
２９９を形成している多結晶シリコンは、第１０
図ではｎ形不純物が高濃度添加されており、第１
１図ではｐ形不純物が高濃度添加されていること
である。
上記のメモリ構造は前記のウエル形成法に従い
第１２図のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造
を作るための製造工程図である。基板３２３中に
ｐウエル３２５、ｎウエル３２８を形成する（第
１２図Ａ，Ｂ，Ｃ）。次にゲート酸化膜３３４を
形成し、その後、第１層目の多結晶シリコンを被
着する。ここで、第１０図に示したメモリ構造を
形成する場合には、第１２図Ｄに示すようにＮチ
ヤネルトランジスタおよびメモリセル上の多結晶
シリコン３３１，３３３のみｎ形不純物を高濃度
添加する。一方、第１１図に示したメモリ構造を
形成する場合には、第１２図Ｊに示すようにＰチ
ヤネルトランジスタとメモリセル上の多結晶シリ
コン３４６にｐ形不純物を高濃度添加する。その
後、メモリセル部にのみ酸化膜３３５を形成し、
ホトエツチングによつて多結晶シリコンにパター
ンを形成して、ゲート電極３３６，３３７、蓄積
電極３５１を形成する（第１２図Ｅ）。次に薄い
酸化膜３４９を形成した後、第２層目の多結晶シ
リコンを被着して転送電極３５０を形成する（第
１２図Ｆ）。次に酸化膜３３８でＰチヤネルトラ
ンジスタとメモリセル部をおおい、ｎ形不純物を
高濃度添加してＮチヤネルトランジスタのソー
ス、ドレイン３３９を形成する（第１２図Ｇ）。
次に酸化膜３４０でＮチヤネルトランジスタをお
おい、ｐ形不純物を高濃度添加してｐウエル３２
５内のｐ形高濃度層３４１、Ｐチヤネルトランジ
スタのソース、ドレイン３４２およびデータ線３
４３を形成する（第１２図Ｈ）。次に表面保護膜
３４４を被着し、最後に電極３４５を形成する
（第１２図Ｉ）。なお、第１２図において第２層目
の多結晶シリコンを用いてＮチヤネル、Ｐチヤネ
ルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメ
モリ構造が実現できる。
第１２図のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造
を作るための製造工程図である。基板３２３中に
ｐウエル３２５、ｎウエル３２８を形成する（第
１２図Ａ，Ｂ，Ｃ）。次にゲート酸化膜３３４を
形成し、その後、第１層目の多結晶シリコンを被
着する。ここで、第１０図に示したメモリ構造を
形成する場合には、第１２図Ｄに示すようにＮチ
ヤネルトランジスタおよびメモリセル上の多結晶
シリコン３３１，３３３のみｎ形不純物を高濃度
添加する。一方、第１１図に示したメモリ構造を
形成する場合には、第１２図Ｊに示すようにＰチ
ヤネルトランジスタとメモリセル上の多結晶シリ
コン３４６にｐ形不純物を高濃度添加する。その
後、メモリセル部にのみ酸化膜３３５を形成し、
ホトエツチングによつて多結晶シリコンにパター
ンを形成して、ゲート電極３３６，３３７、蓄積
電極３５１を形成する（第１２図Ｅ）。次に薄い
酸化膜３４９を形成した後、第２層目の多結晶シ
リコンを被着して転送電極３５０を形成する（第
１２図Ｆ）。次に酸化膜３３８でＰチヤネルトラ
ンジスタとメモリセル部をおおい、ｎ形不純物を
高濃度添加してＮチヤネルトランジスタのソー
ス、ドレイン３３９を形成する（第１２図Ｇ）。
次に酸化膜３４０でＮチヤネルトランジスタをお
おい、ｐ形不純物を高濃度添加してｐウエル３２
５内のｐ形高濃度層３４１、Ｐチヤネルトランジ
スタのソース、ドレイン３４２およびデータ線３
４３を形成する（第１２図Ｈ）。次に表面保護膜
３４４を被着し、最後に電極３４５を形成する
（第１２図Ｉ）。なお、第１２図において第２層目
の多結晶シリコンを用いてＮチヤネル、Ｐチヤネ
ルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメ
モリ構造が実現できる。
以上、本発明の内容としてMOSトランジスタ
のチヤネル長を５μｍ以下にすることができる新
しいメモリ集積回路の構造をその製法を説明した
が、本発明によつてメモリセルを大規模集積化し
た場合にその集積度と消費電力は大幅に改善され
ることになり、雑音に対しても強いものとなる。
のチヤネル長を５μｍ以下にすることができる新
しいメモリ集積回路の構造をその製法を説明した
が、本発明によつてメモリセルを大規模集積化し
た場合にその集積度と消費電力は大幅に改善され
ることになり、雑音に対しても強いものとなる。
第１図は従来のCMOSトランジスタの断面図で
あり、第２図、第３図、第４図は新らしいCMOS
トランジスタの断面図であり、第５図、第６図、
第７図、第８図、第９図は新しいCMOSトランジ
スタの製造方法とその内容を示す図であり、第１
０図、第１１図は本発明によるダイナミツクメモ
リの実施例を示す図であり、第１２図は第１０
図、第１１図に示したメモリ構造の製造工程を示
す図である。 各記号は各々の次のものを示す。１，２２，４
１，８０，１１９，１８２，１８８，１０１，２
６０，２８０，３０１，３２３：半導体基板、
２，２４，４２，８１，８２，１０２，１０８，
４０１，４０２，４０３，１２２，１４２，１５
５，１９３，１９６，２６１，２８１，３０４，
３２５：ｐ形不純物領域、２３，４３，４４，８
３，１２４，１４６，１６５，１６６，２０５，
２５２，２６２，２６３，２８３，２８２，３０
６，３２８，３２９：ｎ形不純物領域、３，４，
９，１０，２５，２８，２９，４５，４８，４
９，９３，９４，８６，８８，１３４，１３５，
１３６，１４８，１５０，１５１，１６７，１６
９，１７０，１９１，２０７，２０８，２５６，
２６７，２６８，２８４，２８７，２８８，２８
９，３１８，３１９，３４２，３４３：ｐ形高濃
度不純物領域、７，８，５，６，２６，２７，４
６，４７，８４，８５，８８，１３１，１３２，
１４３，１４４，１５７，１６０，２００，２０
１，２０３，２８５，２８６，３２２，３３９：
ｎ形高濃度不純物領域、２０，２１，３１，３
３，５１，５３，８９，９２，１０３，１２６，
１２８，１５８，１６１，１９４，１９８，２７
３，２７６，２９３，２９７，３１０，３１４，
３３４，３４９：薄い酸化膜、１１，１２，３
０，３２，５０，５２，９０，９１，１２５，１
２７，１５９，１６２，１９５，１９７，２６
１，２６５，２６８，２６９，２７２，２７５，
２７８，２７９，２９２，２９６，２９９，３０
０，３０７，３０８，３１２，３１３，３５２，
３１５，３６０，３３１，３３２，３３３，３３
６，３３７，３４６，３４７，３５０，３５１，
４０４，４０５：多結晶シリコン、１４，１３，
１５，３４，３５，３６，５４，５５，５６，９
５，１０５，１０７，１２０，１５３，１９２，
２７０，２９０，３０２，３２４：厚い酸化膜、
１０４，１８９：窒化シリコン膜、１００，１２
３，１３０，１３３，１４５，１４９，１５４，
１６３，１６４，１６８，１９０，１９９，２０
２，２０４，２０６，２０９，３０３，３０５，
３０９，３２６，３２７，３３０，３３８，３４
０，３４８：不純物添加時のマスク絶縁物、３１
１，３１６，３３５：酸化膜、１３７，１７５，
２１４，３２０，３４４：表面保護膜、１６，１
７，１８，１９，３７，３８，３９，４０，５
７，５８，５９，６０，９６，９７，９８，９
９，１３８，１３９，１４０，１４１，１７１，
１７２，１７３，１７４，２１０，２１１，２１
２，２１３，２７１，２７４，２７７，２９１，
２９４，２９５，２９８，３２１，３４５：電
極。
あり、第２図、第３図、第４図は新らしいCMOS
トランジスタの断面図であり、第５図、第６図、
第７図、第８図、第９図は新しいCMOSトランジ
スタの製造方法とその内容を示す図であり、第１
０図、第１１図は本発明によるダイナミツクメモ
リの実施例を示す図であり、第１２図は第１０
図、第１１図に示したメモリ構造の製造工程を示
す図である。 各記号は各々の次のものを示す。１，２２，４
１，８０，１１９，１８２，１８８，１０１，２
６０，２８０，３０１，３２３：半導体基板、
２，２４，４２，８１，８２，１０２，１０８，
４０１，４０２，４０３，１２２，１４２，１５
５，１９３，１９６，２６１，２８１，３０４，
３２５：ｐ形不純物領域、２３，４３，４４，８
３，１２４，１４６，１６５，１６６，２０５，
２５２，２６２，２６３，２８３，２８２，３０
６，３２８，３２９：ｎ形不純物領域、３，４，
９，１０，２５，２８，２９，４５，４８，４
９，９３，９４，８６，８８，１３４，１３５，
１３６，１４８，１５０，１５１，１６７，１６
９，１７０，１９１，２０７，２０８，２５６，
２６７，２６８，２８４，２８７，２８８，２８
９，３１８，３１９，３４２，３４３：ｐ形高濃
度不純物領域、７，８，５，６，２６，２７，４
６，４７，８４，８５，８８，１３１，１３２，
１４３，１４４，１５７，１６０，２００，２０
１，２０３，２８５，２８６，３２２，３３９：
ｎ形高濃度不純物領域、２０，２１，３１，３
３，５１，５３，８９，９２，１０３，１２６，
１２８，１５８，１６１，１９４，１９８，２７
３，２７６，２９３，２９７，３１０，３１４，
３３４，３４９：薄い酸化膜、１１，１２，３
０，３２，５０，５２，９０，９１，１２５，１
２７，１５９，１６２，１９５，１９７，２６
１，２６５，２６８，２６９，２７２，２７５，
２７８，２７９，２９２，２９６，２９９，３０
０，３０７，３０８，３１２，３１３，３５２，
３１５，３６０，３３１，３３２，３３３，３３
６，３３７，３４６，３４７，３５０，３５１，
４０４，４０５：多結晶シリコン、１４，１３，
１５，３４，３５，３６，５４，５５，５６，９
５，１０５，１０７，１２０，１５３，１９２，
２７０，２９０，３０２，３２４：厚い酸化膜、
１０４，１８９：窒化シリコン膜、１００，１２
３，１３０，１３３，１４５，１４９，１５４，
１６３，１６４，１６８，１９０，１９９，２０
２，２０４，２０６，２０９，３０３，３０５，
３０９，３２６，３２７，３３０，３３８，３４
０，３４８：不純物添加時のマスク絶縁物、３１
１，３１６，３３５：酸化膜、１３７，１７５，
２１４，３２０，３４４：表面保護膜、１６，１
７，１８，１９，３７，３８，３９，４０，５
７，５８，５９，６０，９６，９７，９８，９
９，１３８，１３９，１４０，１４１，１７１，
１７２，１７３，１７４，２１０，２１１，２１
２，２１３，２７１，２７４，２７７，２９１，
２９４，２９５，２９８，３２１，３４５：電
極。
Claims (1)
- １ 蓄積容量と転送電極とデータの入出力部とな
る不純物導入領域とを有するメモリセルを半導体
基板上に有する半導体メモリ集積回路において、
上記メモリセルは、不純物濃度が上記基板より高
い領域内に形成されてある半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259136A JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259136A JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9770776A Division JPS5323577A (en) | 1976-08-18 | 1976-08-18 | Complementary type insulated gate effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143665A JPS60143665A (ja) | 1985-07-29 |
| JPS628950B2 true JPS628950B2 (ja) | 1987-02-25 |
Family
ID=17329822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259136A Granted JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143665A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0752755B2 (ja) * | 1987-07-10 | 1995-06-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| JPH02309661A (ja) * | 1989-05-24 | 1990-12-25 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-12-10 JP JP59259136A patent/JPS60143665A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60143665A (ja) | 1985-07-29 |
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