JPS60143665A - 半導体メモリ - Google Patents
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- JPS60143665A JPS60143665A JP59259136A JP25913684A JPS60143665A JP S60143665 A JPS60143665 A JP S60143665A JP 59259136 A JP59259136 A JP 59259136A JP 25913684 A JP25913684 A JP 25913684A JP S60143665 A JPS60143665 A JP S60143665A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速で高集積化が可能な半導体メモリ集積回路
とその製造方法に関するものである。
とその製造方法に関するものである。
ＮチャネルおよびＰチャネルの絶縁ゲート電界効果トラ
ンジスタを組合わせた相補形絶縁ゲート電界効果トラン
ジスタ（以下、ＣＭＯＳトランジスタと略記する）を周
辺回路に用いた低電カメモリ集積回路を本発明者等は発
明した。従来、ＣＭＯ８装置は第１図に示されている構
造を有していた。即ち、ｎ形基板１にＰチャネルトラン
ジスタが形成され、Ｎチャネルトランジスタは基板１中
に形成されたＰ影領域２に形成され、各トランジスタの
周囲には寄生ＭＯ′Ｓトランジスタを防ぐガートバンド
（高濃度Ｐ影領域３，４及び高濃度ｎ影領域５，６）が
形成されている。さらにＮチャネル、Ｐチャネルの各ト
ランジスタのチャネル長は約５μｍ以上と比較的長いも
のである。従って、上記の従来構造のＣＭＯＳトランジ
スタでは集積回路を構成した場合に、その集積度が低く
なり、さらに、高速度化も難しい。上記ガートバンドを
除去するため、窒化シリコン膜を用いて局所的に厚い酸
化膜を形成する方法（以下、選択酸化法と略記する）を
用い、集積度を向上することは既に公知であるが（例え
ば、「電子材料」１９７４年５月、Ｐ１２〜Ｐ１５）、
さらに高集積化、高速度化を図るためにはＭＯＳトラン
ジスタのチャネル長を短くすることが必要である。第１
図に示されている従来構造のＣＭＯＳトランジスタにお
いて、チャネル長を例えば５μｍ以下と短くした場合に
は、Ｐチャネルトランジスタは不１＾＾ −９− 鈍物濃度が約１０１５ｃｍ−３と低いｎ形基板１上に形
成されているため、ドレインからの電界がゲート酸化膜
２１下のチャネル領域に影響をおよぼし、パンチスル現
象による耐圧低下やドレインからの電界によるしきい値
電圧Ｖ の低下がおこってししまい、トランジスタとし
ての動作が著しく損われてしまう。
ンジスタを組合わせた相補形絶縁ゲート電界効果トラン
ジスタ（以下、ＣＭＯＳトランジスタと略記する）を周
辺回路に用いた低電カメモリ集積回路を本発明者等は発
明した。従来、ＣＭＯ８装置は第１図に示されている構
造を有していた。即ち、ｎ形基板１にＰチャネルトラン
ジスタが形成され、Ｎチャネルトランジスタは基板１中
に形成されたＰ影領域２に形成され、各トランジスタの
周囲には寄生ＭＯ′Ｓトランジスタを防ぐガートバンド
（高濃度Ｐ影領域３，４及び高濃度ｎ影領域５，６）が
形成されている。さらにＮチャネル、Ｐチャネルの各ト
ランジスタのチャネル長は約５μｍ以上と比較的長いも
のである。従って、上記の従来構造のＣＭＯＳトランジ
スタでは集積回路を構成した場合に、その集積度が低く
なり、さらに、高速度化も難しい。上記ガートバンドを
除去するため、窒化シリコン膜を用いて局所的に厚い酸
化膜を形成する方法（以下、選択酸化法と略記する）を
用い、集積度を向上することは既に公知であるが（例え
ば、「電子材料」１９７４年５月、Ｐ１２〜Ｐ１５）、
さらに高集積化、高速度化を図るためにはＭＯＳトラン
ジスタのチャネル長を短くすることが必要である。第１
図に示されている従来構造のＣＭＯＳトランジスタにお
いて、チャネル長を例えば５μｍ以下と短くした場合に
は、Ｐチャネルトランジスタは不１＾＾ −９− 鈍物濃度が約１０１５ｃｍ−３と低いｎ形基板１上に形
成されているため、ドレインからの電界がゲート酸化膜
２１下のチャネル領域に影響をおよぼし、パンチスル現
象による耐圧低下やドレインからの電界によるしきい値
電圧Ｖ の低下がおこってししまい、トランジスタとし
ての動作が著しく損われてしまう。
同様の理由により、メモリセルを構成する絶縁ゲート電
界効果トランジスタを基板１に設ける場合、メモリセル
のトランジスタも高集積化、高速度化することができな
い。
界効果トランジスタを基板１に設ける場合、メモリセル
のトランジスタも高集積化、高速度化することができな
い。
本発明の目的は、高速で高集積化が可能な短チヤネルＭ
ＯＳトランジスタからなるメモリセルを実現できる半導
体メモリ集積回路とその製造方法を提供することである
。本発明では、この目的を達成するために、メモリセル
のＭＯＳトランジスタが基板よりは高い不純物濃度を有
する領域によって囲まれており、さらに、この高い不純
物濃度を有する領域が厚いフィールド酸化膜成長後に、
フィールド酸化膜の窓から不純物を添加することによっ
て形成されることを特徴としている。
ＯＳトランジスタからなるメモリセルを実現できる半導
体メモリ集積回路とその製造方法を提供することである
。本発明では、この目的を達成するために、メモリセル
のＭＯＳトランジスタが基板よりは高い不純物濃度を有
する領域によって囲まれており、さらに、この高い不純
物濃度を有する領域が厚いフィールド酸化膜成長後に、
フィールド酸化膜の窓から不純物を添加することによっ
て形成されることを特徴としている。
以下、本発明を実施例によって詳しく説明する。
なお、以下では半導体としてシリコンを用いたＣＭＯＳ
トランジスタを例にとって説明する。
トランジスタを例にとって説明する。
第２図は本発明の第１の実施例であり、Ｎチャネル及び
ＰチャネルＭＯＳトランジスタはいずれも基板２２の不
純物濃度（例えば１０１５ｃ＋ｎ−”以下）よりも高い
不純物濃度（例えば１０１６ｃｍ’：なお、ウェルの不
純物濃度は実用上、大略５ Ｘ １０１５〜５ Ｘ １
０１６ｃｍ”−３程度の範囲内で素子の特性たとえば、
しきい電圧等によって設計すれば良い。）を有するウェ
ル２３，２４内に形成されている。従って、各トランジ
スタにおいて、ドレインからの電界のチャネル領域に対
する影響は小さくなり、各トランジスタのチャネル長を
５μｍ以下にしても、パンチスル現象による耐圧低下や
しきい値電圧Ｖ の低下は起こりにくくなる。さらに、
各トランジスタは比較的高い不純物濃度を有するつ工３
− ル内にあるため、ウェル内の厚いフィールド酸化膜３４
，３５．３６のしきい値電圧も約２０Ｖ以上になり、第
１図に示す従来構造のようにガートバンドを形成しなく
とも、寄生ＭＯ８）−ランジスタの発生を防ぐことがで
きる。第２図に示す構造の場合、基板２２の導電形はそ
の不純物濃度がウェル２３，２４よりも低ければｎ形で
もＰ形でもよい、Ｎチャネル、ＰチャネルＭＯＳトラン
ジスタのしきい値電圧は、ゲート酸化膜が１０００λ以
下に薄くなっても、ウェルの不純物濃度を高くすること
により容易にエンハンスメント形でその絶対値を１Ｖ程
度にすることが可能である。
ＰチャネルＭＯＳトランジスタはいずれも基板２２の不
純物濃度（例えば１０１５ｃ＋ｎ−”以下）よりも高い
不純物濃度（例えば１０１６ｃｍ’：なお、ウェルの不
純物濃度は実用上、大略５ Ｘ １０１５〜５ Ｘ １
０１６ｃｍ”−３程度の範囲内で素子の特性たとえば、
しきい電圧等によって設計すれば良い。）を有するウェ
ル２３，２４内に形成されている。従って、各トランジ
スタにおいて、ドレインからの電界のチャネル領域に対
する影響は小さくなり、各トランジスタのチャネル長を
５μｍ以下にしても、パンチスル現象による耐圧低下や
しきい値電圧Ｖ の低下は起こりにくくなる。さらに、
各トランジスタは比較的高い不純物濃度を有するつ工３
− ル内にあるため、ウェル内の厚いフィールド酸化膜３４
，３５．３６のしきい値電圧も約２０Ｖ以上になり、第
１図に示す従来構造のようにガートバンドを形成しなく
とも、寄生ＭＯ８）−ランジスタの発生を防ぐことがで
きる。第２図に示す構造の場合、基板２２の導電形はそ
の不純物濃度がウェル２３，２４よりも低ければｎ形で
もＰ形でもよい、Ｎチャネル、ＰチャネルＭＯＳトラン
ジスタのしきい値電圧は、ゲート酸化膜が１０００λ以
下に薄くなっても、ウェルの不純物濃度を高くすること
により容易にエンハンスメント形でその絶対値を１Ｖ程
度にすることが可能である。
第３図は本発明の第２の実施例である。第３図に示すＣ
ＭＯＳトランジスタは、不純物濃度が例えば（２〜３）
Ｘ １０１５ｃｍ−３のｎ形基板に形成されるもので
あり、Ｎチャネルトランジスタは第２図に示した第１の
実施例と同じく、不純物濃度が１０１６ｃｍ−３程度の
Ｐウェル４２内に形成されているが、Ｐチャネルでは、
ソース、ドレイン４８． ′４９が共に基板と同じ導電
形で、不純物濃度が ５− ４− １０４−１Ｏ１６程度で基板よりも高いｎ影領域４３゜
４４で囲まれている。この構造では、Ｎチャネルトラン
ジスタは第２図と同じ構造を有するため、チャネル長を
５μｍ以下に短かくできるが、Ｐチャネルトランジスタ
においても、ソースとドレインが共に不純物濃度が１０
” ｃｍ−３程度の比較的高い領域に囲まれているた
めに、ドレインからの電界による耐圧低下やしきい値電
圧の低下は少なくなり、チャネル長を５μｍ以下にでき
る。
ＭＯＳトランジスタは、不純物濃度が例えば（２〜３）
Ｘ １０１５ｃｍ−３のｎ形基板に形成されるもので
あり、Ｎチャネルトランジスタは第２図に示した第１の
実施例と同じく、不純物濃度が１０１６ｃｍ−３程度の
Ｐウェル４２内に形成されているが、Ｐチャネルでは、
ソース、ドレイン４８． ′４９が共に基板と同じ導電
形で、不純物濃度が ５− ４− １０４−１Ｏ１６程度で基板よりも高いｎ影領域４３゜
４４で囲まれている。この構造では、Ｎチャネルトラン
ジスタは第２図と同じ構造を有するため、チャネル長を
５μｍ以下に短かくできるが、Ｐチャネルトランジスタ
においても、ソースとドレインが共に不純物濃度が１０
” ｃｍ−３程度の比較的高い領域に囲まれているた
めに、ドレインからの電界による耐圧低下やしきい値電
圧の低下は少なくなり、チャネル長を５μｍ以下にでき
る。
第４図は本発明の第３の実施例であり、第３図に示した
実施例のＮチャネルトランジスタとＰチャネルトランジ
スタの構造が入れかわっている。
実施例のＮチャネルトランジスタとＰチャネルトランジ
スタの構造が入れかわっている。
即ち、不純物濃度が例えば１０１５ｃｍ’のｐ形基板８
０を用いて、Ｐチャネルトランジスタは不純物濃度が１
０１６ｃ＋ｎ’程度の比較的高いウェル８３内に形成さ
れ、Ｎチャネルトランジスタはそのソース、ドレイン８
４．８５が共に不純物濃度が１０”ｃ＋ｎ”程度の比較
的高いＰ影領域８１．８２に囲まれている。このｐ影領
域がドレインからの電界をシールドすることによりＮチ
ャネルのチャー６＝ ネル長を短くできる。なお、低濃度ｐ形基板を用いてい
るためには、Ｎチャネルトランジスタの周囲にのみ寄生
ＭＯＳトランジスタを防ぐチャネルストッパーである高
濃度Ｐ影領域９３．９４を形成する必要がある。
０を用いて、Ｐチャネルトランジスタは不純物濃度が１
０１６ｃ＋ｎ’程度の比較的高いウェル８３内に形成さ
れ、Ｎチャネルトランジスタはそのソース、ドレイン８
４．８５が共に不純物濃度が１０”ｃ＋ｎ”程度の比較
的高いＰ影領域８１．８２に囲まれている。このｐ影領
域がドレインからの電界をシールドすることによりＮチ
ャネルのチャー６＝ ネル長を短くできる。なお、低濃度ｐ形基板を用いてい
るためには、Ｎチャネルトランジスタの周囲にのみ寄生
ＭＯＳトランジスタを防ぐチャネルストッパーである高
濃度Ｐ影領域９３．９４を形成する必要がある。
以上説明した本発明の実施例に共通していることは、Ｎ
チャネルトランジスタとＰチャネルトランジスタのチャ
ネル長をトランジスタの特性を損うことなく短くするた
めに、ソース、ドレインの両者を各トランジスタの基板
（ウェル内に形成されているトランジスタであるならば
、ウェル領域を基板とみなす）と同じ導電形で、不純物
濃度が基板よりも高い領域によって囲み、チャネル領域
をドレインからの電界に対してシールドすることである
。
チャネルトランジスタとＰチャネルトランジスタのチャ
ネル長をトランジスタの特性を損うことなく短くするた
めに、ソース、ドレインの両者を各トランジスタの基板
（ウェル内に形成されているトランジスタであるならば
、ウェル領域を基板とみなす）と同じ導電形で、不純物
濃度が基板よりも高い領域によって囲み、チャネル領域
をドレインからの電界に対してシールドすることである
。
次に、本発明の各実施例の製造方法を説明する。
第５図は第２図に示した第１の実施例の製造工程を示す
図である。まず、不純物濃度が１０１５ＣＩ１１−３以
下のｎ形成はｐ形紙濃度基板１１９を窒化シリコン膜を
マスクとして選択酸化し、フィールド酸化膜１２０を形
成する（第５図Ａ）。次に、酸化膜或はホトレジスト［
１２１をマスクとして、Ｎチャネルトランジスタが形成
されるべき領域にほう素などのｐ彫工細物を添加しＰウ
ェル１２２を形成する（第５図Ｂ）。同様にして、Ｐチ
ャネルトランジスタが形成されるべき領域にりんやひ素
などのｎ彫工細物を添加しｎウェル１２４を形成する（
第５図Ｃ）。その後、薄いゲート酸化膜１２７．１２８
を形成し、さらにその上にゲート電極である多結晶シリ
コンやモリブデン１２５゜１２７を被着する（第５図Ｄ
）、次に、酸化膜１２９．１３０をマスクとしてりんや
ひ素などのｎ彫工細物を高濃度添加し、Ｎチャネルトラ
ンジスタのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほう素
などのＰ彫工細物を高濃度添加し、Ｐチャネルトランジ
スタのソース、ドレイン１３５゜１３６及びＰウェル１
２２への高濃度領域１３４を形成する（第５図Ｆ）。な
お、ドレインからの電界によるしきい値電圧の変化を少
なくするため、７− ＮチャネルトランジスタとＰチャネルトランジスタのソ
ース、ドレインの高濃度不純物領域の深さを０．５μｍ
以下にすることが望ましい。その後、表面保護膜１３７
を被着し、電極取出用の穴を開け、最後に電極１３８，
１３９，１４０．１４］を形成する（第５図Ｇ）。なお
、ｎウェルを形成するには上記の方法とは異なる次の方
法で形成することもできる。即ち、第５図の工程でほう
素を添加することによりｐウェル１２２を形成した後、
ｎウェルを形成することなく、ただちにゲート酸化膜お
よびゲート電極を形成し、その後、Ｎチャネルトランジ
スタのソース、ドレイン領域１４３゜１４４を形成し、
次に酸化膜１４５でＮチャネルトランジスタをおおい、
Ｐチャネルトランジスタのゲート電極１４７をマスクと
して、Ｐチャネルトランジスタのソース、ドレインが形
成されるべきところからｎ彫工細物を充分深く拡散し、
ゲート酸化膜下においてソース・ドレイン間の不純物分
布が第６図Ａに示したごとくほぼ平坦になるようにして
ｎウェル１４６を形成する。なお、第６８− 図でａはドレイン端から拡散された不純物の分布、ｂは
ソース端からのそれを、Ｃは両者の合成された不純物分
布を示す。
図である。まず、不純物濃度が１０１５ＣＩ１１−３以
下のｎ形成はｐ形紙濃度基板１１９を窒化シリコン膜を
マスクとして選択酸化し、フィールド酸化膜１２０を形
成する（第５図Ａ）。次に、酸化膜或はホトレジスト［
１２１をマスクとして、Ｎチャネルトランジスタが形成
されるべき領域にほう素などのｐ彫工細物を添加しＰウ
ェル１２２を形成する（第５図Ｂ）。同様にして、Ｐチ
ャネルトランジスタが形成されるべき領域にりんやひ素
などのｎ彫工細物を添加しｎウェル１２４を形成する（
第５図Ｃ）。その後、薄いゲート酸化膜１２７．１２８
を形成し、さらにその上にゲート電極である多結晶シリ
コンやモリブデン１２５゜１２７を被着する（第５図Ｄ
）、次に、酸化膜１２９．１３０をマスクとしてりんや
ひ素などのｎ彫工細物を高濃度添加し、Ｎチャネルトラ
ンジスタのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほう素
などのＰ彫工細物を高濃度添加し、Ｐチャネルトランジ
スタのソース、ドレイン１３５゜１３６及びＰウェル１
２２への高濃度領域１３４を形成する（第５図Ｆ）。な
お、ドレインからの電界によるしきい値電圧の変化を少
なくするため、７− ＮチャネルトランジスタとＰチャネルトランジスタのソ
ース、ドレインの高濃度不純物領域の深さを０．５μｍ
以下にすることが望ましい。その後、表面保護膜１３７
を被着し、電極取出用の穴を開け、最後に電極１３８，
１３９，１４０．１４］を形成する（第５図Ｇ）。なお
、ｎウェルを形成するには上記の方法とは異なる次の方
法で形成することもできる。即ち、第５図の工程でほう
素を添加することによりｐウェル１２２を形成した後、
ｎウェルを形成することなく、ただちにゲート酸化膜お
よびゲート電極を形成し、その後、Ｎチャネルトランジ
スタのソース、ドレイン領域１４３゜１４４を形成し、
次に酸化膜１４５でＮチャネルトランジスタをおおい、
Ｐチャネルトランジスタのゲート電極１４７をマスクと
して、Ｐチャネルトランジスタのソース、ドレインが形
成されるべきところからｎ彫工細物を充分深く拡散し、
ゲート酸化膜下においてソース・ドレイン間の不純物分
布が第６図Ａに示したごとくほぼ平坦になるようにして
ｎウェル１４６を形成する。なお、第６８− 図でａはドレイン端から拡散された不純物の分布、ｂは
ソース端からのそれを、Ｃは両者の合成された不純物分
布を示す。
（第５図Ｈ）。この時、ｎ彫工細物としてりんを用いる
と、りんの拡散係数がｐ彫工細物であるほう素よりも充
分大きいために、ｎウェルは短い熱処理時間で形成され
、この間のＰウェルの熱処理によるのびは小さくするこ
とができる。次に高濃度のＰ彫工細物を拡散することに
よりＰチャネルトランジスタのソース、ドレイン１５０
，１５１を形成する（第５図工）。その後の工程は前記
の工程と全く同じである。このようなｎウェル形成法で
は、ｎウェルがマスク合せ工程を必要としない自己整合
方式によって形成されるため、前記工程と比較してマス
クに合わせ工程が１回少なく有利である。このようなｎ
ウェル形成法と類似した方法が公知となっているが（例
えば特公昭４８−１６０３３）、その従来例のゲート酸
化膜下のソース、ドレイン間の不純物分布は第６図Ａに
示した本発明における不純物分布と異なり、第６図Ｂ（
なお、図中の記号の意味は第６図Ａと同じである。）の
ように、ソース、ドレイン間の中央で不純物濃度が低く
なっているため、この不純物濃度が低い領域上の厚いフ
ィールド酸化膜下のしきい値電圧は小さくなるため、素
子間の分離が完全にできず素子特性が著しく損われる。
と、りんの拡散係数がｐ彫工細物であるほう素よりも充
分大きいために、ｎウェルは短い熱処理時間で形成され
、この間のＰウェルの熱処理によるのびは小さくするこ
とができる。次に高濃度のＰ彫工細物を拡散することに
よりＰチャネルトランジスタのソース、ドレイン１５０
，１５１を形成する（第５図工）。その後の工程は前記
の工程と全く同じである。このようなｎウェル形成法で
は、ｎウェルがマスク合せ工程を必要としない自己整合
方式によって形成されるため、前記工程と比較してマス
クに合わせ工程が１回少なく有利である。このようなｎ
ウェル形成法と類似した方法が公知となっているが（例
えば特公昭４８−１６０３３）、その従来例のゲート酸
化膜下のソース、ドレイン間の不純物分布は第６図Ａに
示した本発明における不純物分布と異なり、第６図Ｂ（
なお、図中の記号の意味は第６図Ａと同じである。）の
ように、ソース、ドレイン間の中央で不純物濃度が低く
なっているため、この不純物濃度が低い領域上の厚いフ
ィールド酸化膜下のしきい値電圧は小さくなるため、素
子間の分離が完全にできず素子特性が著しく損われる。
本発明のように第６図Ａに示した不純物分布を有する場
合には素子間の分離は完全になされることになる。
合には素子間の分離は完全になされることになる。
第７図は第３図に示した第２の実施例の製造方法である
。Ｐウェル１５５を形成する工程（第７図Ａ、Ｂ）まで
は第５図に示した工程と同じであるが、ｐウェル１５５
を形成した後、ｎ形高濃度不純物を添加してＮチャネル
トランジスタのソース、ドレイン１５７，１６０を形成
しく第７図Ｃ）、その後、ｎ彫工細物をゲート電極１６
２をマスクとして添加し、熱拡散させることにより不純
物濃度が１０１６ＣＩＩ＋−３と基板よりも高いｎ影領
域１６５゜１６６を形成する（第７図Ｄ）。なお、この
ｎ影領域１６５，１６６の拡散深さは、後の工程でつく
られるソース、ドレインよりも深くする必要がある。次
に、ｐ彫工細物を高濃度添加することによりＰチャネル
トランジスタのソース、ドレイン１６９．１７０を形成
する（第７図Ｅ）。次に、表面保護膜１７５を被着し、
電極取出し用の穴を開け、最後に電極１７１，１７２，
１７３゜１７４を形成する（第７図Ｆ）。
。Ｐウェル１５５を形成する工程（第７図Ａ、Ｂ）まで
は第５図に示した工程と同じであるが、ｐウェル１５５
を形成した後、ｎ形高濃度不純物を添加してＮチャネル
トランジスタのソース、ドレイン１５７，１６０を形成
しく第７図Ｃ）、その後、ｎ彫工細物をゲート電極１６
２をマスクとして添加し、熱拡散させることにより不純
物濃度が１０１６ＣＩＩ＋−３と基板よりも高いｎ影領
域１６５゜１６６を形成する（第７図Ｄ）。なお、この
ｎ影領域１６５，１６６の拡散深さは、後の工程でつく
られるソース、ドレインよりも深くする必要がある。次
に、ｐ彫工細物を高濃度添加することによりＰチャネル
トランジスタのソース、ドレイン１６９．１７０を形成
する（第７図Ｅ）。次に、表面保護膜１７５を被着し、
電極取出し用の穴を開け、最後に電極１７１，１７２，
１７３゜１７４を形成する（第７図Ｆ）。
第８図は第４図に示した第３の実施例の製造方法の一部
を示すものである。第４図に示した第３の実施例は第３
図に示した実施例のＮチャネルトランジスタとＰチャネ
ルトランジスタの構造が入れかわったものであるため、
第３の実施例の製造方法は第７図に示した第２の実施例
の製造方法において、ｎ彫工細物とＰ彫工細物をいれか
えるだけでほぼ同じである。ただし、第３の実施例では
Ｎチャネルトランジスタの周囲にチャネルストッパーで
ある高濃度Ｐ影領域を形成する必要があるため、第８図
に示すように、窒化シリコン膜１８９、ホトレジスト膜
１９０をマスクとしてｐ彫工細物を添加してチャネルス
トッパー１９１を形成し、（第８図Ａ）、その後の工程
は上述のよ１１− うに第７図に示した工程と同じである。なお、第３の実
施例においてＰチャネルトランジスタはｎウェル内に形
成されるが、ｎウェルの形成方法として、上述の第７図
のｐウェルと同じ形成法以外に第８図Ｂ以下の工程に示
すように、Ｎチャネルトランジスタを形成した後、ｎウ
ェルを形成するためｎ彫工細物としてりんを用い、ゲー
ト電極２０２をマスクとしてりんを充分深く拡散し、第
５図Ｈ，Ｉの工程で述べたようにゲート酸化膜下におい
てソース・ドレイン間の不純物分布が第６図Ａに示した
ようにほぼ平坦になるようにしてｎウェルを形成する（
第８図Ｅ）。この場合、拡散速度の大きいりんを不純物
として用いているため、Ｐ影領域１．９３，１９６の不
純物分布を大きく変えることなく短い熱処理時間でｎウ
ェル２０５を形成できる。その後、ｐ彫工細物を高濃度
添加し、Ｐチャネルトランジスタのソース、ドレイン２
０７．２０８を形成しく第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１゜２１２．２１３
を形成する（第８図Ｇ）。
を示すものである。第４図に示した第３の実施例は第３
図に示した実施例のＮチャネルトランジスタとＰチャネ
ルトランジスタの構造が入れかわったものであるため、
第３の実施例の製造方法は第７図に示した第２の実施例
の製造方法において、ｎ彫工細物とＰ彫工細物をいれか
えるだけでほぼ同じである。ただし、第３の実施例では
Ｎチャネルトランジスタの周囲にチャネルストッパーで
ある高濃度Ｐ影領域を形成する必要があるため、第８図
に示すように、窒化シリコン膜１８９、ホトレジスト膜
１９０をマスクとしてｐ彫工細物を添加してチャネルス
トッパー１９１を形成し、（第８図Ａ）、その後の工程
は上述のよ１１− うに第７図に示した工程と同じである。なお、第３の実
施例においてＰチャネルトランジスタはｎウェル内に形
成されるが、ｎウェルの形成方法として、上述の第７図
のｐウェルと同じ形成法以外に第８図Ｂ以下の工程に示
すように、Ｎチャネルトランジスタを形成した後、ｎウ
ェルを形成するためｎ彫工細物としてりんを用い、ゲー
ト電極２０２をマスクとしてりんを充分深く拡散し、第
５図Ｈ，Ｉの工程で述べたようにゲート酸化膜下におい
てソース・ドレイン間の不純物分布が第６図Ａに示した
ようにほぼ平坦になるようにしてｎウェルを形成する（
第８図Ｅ）。この場合、拡散速度の大きいりんを不純物
として用いているため、Ｐ影領域１．９３，１９６の不
純物分布を大きく変えることなく短い熱処理時間でｎウ
ェル２０５を形成できる。その後、ｐ彫工細物を高濃度
添加し、Ｐチャネルトランジスタのソース、ドレイン２
０７．２０８を形成しく第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１゜２１２．２１３
を形成する（第８図Ｇ）。
１２−
以上説明してきた各種構造の製造方法に共通な特徴点は
、Ｎチャネル、Ｐチャネルトランジスタが形成されるウ
ェル領域がいずれも、フィールド酸化膜の選択成長の後
に、フィールド酸化膜の窓から不純物を添加することに
よって形成されることである。第９図Ａはフィールド酸
化膜を形成した状態、Ｂ、Ｃ，Ｄは各々フィールド酸化
膜の窓を通して不純物を添加する状態を示す図である。
、Ｎチャネル、Ｐチャネルトランジスタが形成されるウ
ェル領域がいずれも、フィールド酸化膜の選択成長の後
に、フィールド酸化膜の窓から不純物を添加することに
よって形成されることである。第９図Ａはフィールド酸
化膜を形成した状態、Ｂ、Ｃ，Ｄは各々フィールド酸化
膜の窓を通して不純物を添加する状態を示す図である。
これはウェルがマスク合せ工程を必要としないで自己整
合的に形成されることを意味し、マスク合せのためのパ
ターン設計上の余裕を取る必要がないため、ＣＭＯＳト
ランジスタの面積を小さくでき、高集積化することが可
能となる、。さらに、ウェルがフィールド酸化膜を形成
するための酸化工程後に形成されるということは、酸化
時における不純物の再分布が避けられウェル内の不純物
濃度を制御しやすくしている。これに反し、従来のウェ
ルの形成法では、第９図Ｅ、Ｆ、Ｇの工程図に示すごと
く、ウェル１０２を最初に形成した後、選択酸化のマス
クとなる窒化シリコン膜１０４がウェル内に正確に位置
するようにマスク合せをおこない、その後、厚いフィー
ルド酸化膜１０５を形成する。このようなウェル形成法
ではウェル形成のためのパターン設計上のマスク合せの
余裕（第９図Ｆにおける×）が必要であり、ＣＭＯＳト
ランジスタの面積を大きくし、さらに、フィールド酸化
膜形成時にウェル内の不純物の再分布がおこり、不純物
濃度の制御性即ちトランジスタのしきい値電圧の制御性
を悪くすることになる。
合的に形成されることを意味し、マスク合せのためのパ
ターン設計上の余裕を取る必要がないため、ＣＭＯＳト
ランジスタの面積を小さくでき、高集積化することが可
能となる、。さらに、ウェルがフィールド酸化膜を形成
するための酸化工程後に形成されるということは、酸化
時における不純物の再分布が避けられウェル内の不純物
濃度を制御しやすくしている。これに反し、従来のウェ
ルの形成法では、第９図Ｅ、Ｆ、Ｇの工程図に示すごと
く、ウェル１０２を最初に形成した後、選択酸化のマス
クとなる窒化シリコン膜１０４がウェル内に正確に位置
するようにマスク合せをおこない、その後、厚いフィー
ルド酸化膜１０５を形成する。このようなウェル形成法
ではウェル形成のためのパターン設計上のマスク合せの
余裕（第９図Ｆにおける×）が必要であり、ＣＭＯＳト
ランジスタの面積を大きくし、さらに、フィールド酸化
膜形成時にウェル内の不純物の再分布がおこり、不純物
濃度の制御性即ちトランジスタのしきい値電圧の制御性
を悪くすることになる。
以上述べてきた構造を有するチャネル長の短いＣＭＯＳ
トランジスタをダイナミックメモリの周辺回路に用いた
例について説明する。１０図。
トランジスタをダイナミックメモリの周辺回路に用いた
例について説明する。１０図。
１１図はその実施例を示す断面図であり、メモリセルは
蓄積容量とスイッチングトランジスタ（転送ゲート）よ
り成るｌＭＯＳトランジスタ形である。すなわち、この
メモリセルは、多結晶シリコン２７８，２９９の直下に
形成される反転層容量と、多結晶シリコンにより形成さ
れる転送電極２７９．３００およびデータ線となる拡散
層２６９．２８９より成っている。又、メモリセルは基
板２６０より高不純物濃度のウェル２６８゜２８３に設
けられている。周辺回路を形成するＣＭＯＳトランジス
タは、第３図に示した構造を有し、チャネル長が短くで
きるようになっている。
蓄積容量とスイッチングトランジスタ（転送ゲート）よ
り成るｌＭＯＳトランジスタ形である。すなわち、この
メモリセルは、多結晶シリコン２７８，２９９の直下に
形成される反転層容量と、多結晶シリコンにより形成さ
れる転送電極２７９．３００およびデータ線となる拡散
層２６９．２８９より成っている。又、メモリセルは基
板２６０より高不純物濃度のウェル２６８゜２８３に設
けられている。周辺回路を形成するＣＭＯＳトランジス
タは、第３図に示した構造を有し、チャネル長が短くで
きるようになっている。
このように、メモリセルをｌＭＯＳトランジスタ形とし
て、周辺回路をＣＭＯ８）−ランジスタとすることによ
り、集積度を低下させることなくメモリの消費電力を小
さくすることができる。
て、周辺回路をＣＭＯ８）−ランジスタとすることによ
り、集積度を低下させることなくメモリの消費電力を小
さくすることができる。
第１０図、１１図に示した各実施例の構造の特徴を述べ
る。第１０図、１１図に示した実施例の構造では、周辺
回路のＣＭＯＳトランジスタはこれまでに示したものと
同じであるが、メモリセル部は、低濃度基板２６０，２
８０につくられたウェル２６３，２８３内に形成されて
いる。ウェル内の不純物濃度は基板２６０，２８０より
も高いため、転送電極２７９，３００のチャネル長を短
くできる。又、第１０図、第１１図の構成のように、メ
モリセルからウェル内に形成されたものでは、ＣＭＯ８
周辺回路のスイッチング雑音や、その他の基板内で生じ
る雑音に対して強いという優−１５＝ れた効果がある。
る。第１０図、１１図に示した実施例の構造では、周辺
回路のＣＭＯＳトランジスタはこれまでに示したものと
同じであるが、メモリセル部は、低濃度基板２６０，２
８０につくられたウェル２６３，２８３内に形成されて
いる。ウェル内の不純物濃度は基板２６０，２８０より
も高いため、転送電極２７９，３００のチャネル長を短
くできる。又、第１０図、第１１図の構成のように、メ
モリセルからウェル内に形成されたものでは、ＣＭＯ８
周辺回路のスイッチング雑音や、その他の基板内で生じ
る雑音に対して強いという優−１５＝ れた効果がある。
第１０図と第１１図の違いは蓄積電極２７８゜２９９を
形成している多結晶シリコンは、第１０図ではｎ彫工細
物が高濃度添加されており、第１１図ではＰ彫工細物が
高濃度添加されていることである。
形成している多結晶シリコンは、第１０図ではｎ彫工細
物が高濃度添加されており、第１１図ではＰ彫工細物が
高濃度添加されていることである。
上記のメモリ構造は前記のウェル形成法に従い第１２図
のような製造工程で作ることができる。
のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造を作る
ための製造工程図である。基板３２３中にｐウェル３２
５、ｎウェル３２８を形成する（第１２図Ａ、Ｂ、Ｃ）
。次にゲート酸化膜３３４を形成し、その後、第１層目
の多結晶シリコンを被着する。ここで、第１０図に示し
たメモリ構造を形成する場合には、第１２図りに示すよ
うにＮチャネルトランジスタおよびメモリセル上の多結
晶シリコン３３１，３３３のみｎ彫工細物を高濃度添加
する。一方、第１１図に示したメモリ構造を形成する場
合には、第１２図Ｊに示すようにＰチャネルトランジス
タとメモリセル上の多結晶シリ１６− コン３４６にＰ彫工細物を高濃度添加する。その後、メ
モリセル部にのみ酸化膜３３５を形成し、ホトエツチン
グによって多結晶シリコンにパターンを形成して、ゲー
ト電極３３６，３３７、蓄積電極３５１を形成する（第
１２図Ｅ）。次に薄い酸化膜３４９を形成した後、第２
層目の多結晶シリコンを被着して転送電極３５０を形成
する（第１２図Ｆ）。次に酸化膜３３８でＰチャネルト
ランジスタとメモリセル部をおおい、ｎ彫工細物を高濃
度添加してＮチャネルトランジスタのソース、ドレイン
３３９を形成する（第１２図Ｇ）。次に酸化膜３４０で
Ｎチャネルトランジスタをおおい、ｐ彫工細物を高濃度
添加してｐウェル３２５内のＰ形高濃度層３４１、Ｐチ
ャネルトランジスタのソース、ドレイン３４２およびデ
ータ線３４３を形成する（第１２図Ｈ）。次に表面保護
膜３４４を被着し、最後に電極３４５を形成する（第１
２図■）。なお、第１２図において第２層目の多結晶シ
リコンを用いてＮチャネル、Ｐチャネルトランジスタの
ゲート電極３３６，３３７を形成してもほぼ第１２図に
示す工程と同じ工程でメモリ構造が実現できる。
ための製造工程図である。基板３２３中にｐウェル３２
５、ｎウェル３２８を形成する（第１２図Ａ、Ｂ、Ｃ）
。次にゲート酸化膜３３４を形成し、その後、第１層目
の多結晶シリコンを被着する。ここで、第１０図に示し
たメモリ構造を形成する場合には、第１２図りに示すよ
うにＮチャネルトランジスタおよびメモリセル上の多結
晶シリコン３３１，３３３のみｎ彫工細物を高濃度添加
する。一方、第１１図に示したメモリ構造を形成する場
合には、第１２図Ｊに示すようにＰチャネルトランジス
タとメモリセル上の多結晶シリ１６− コン３４６にＰ彫工細物を高濃度添加する。その後、メ
モリセル部にのみ酸化膜３３５を形成し、ホトエツチン
グによって多結晶シリコンにパターンを形成して、ゲー
ト電極３３６，３３７、蓄積電極３５１を形成する（第
１２図Ｅ）。次に薄い酸化膜３４９を形成した後、第２
層目の多結晶シリコンを被着して転送電極３５０を形成
する（第１２図Ｆ）。次に酸化膜３３８でＰチャネルト
ランジスタとメモリセル部をおおい、ｎ彫工細物を高濃
度添加してＮチャネルトランジスタのソース、ドレイン
３３９を形成する（第１２図Ｇ）。次に酸化膜３４０で
Ｎチャネルトランジスタをおおい、ｐ彫工細物を高濃度
添加してｐウェル３２５内のＰ形高濃度層３４１、Ｐチ
ャネルトランジスタのソース、ドレイン３４２およびデ
ータ線３４３を形成する（第１２図Ｈ）。次に表面保護
膜３４４を被着し、最後に電極３４５を形成する（第１
２図■）。なお、第１２図において第２層目の多結晶シ
リコンを用いてＮチャネル、Ｐチャネルトランジスタの
ゲート電極３３６，３３７を形成してもほぼ第１２図に
示す工程と同じ工程でメモリ構造が実現できる。
以上、本発明の内容としてＭＯＳトランジスタのチャネ
ル長を５μｍ以下にすることができる新しいメモリ集積
回路の構造とその製法を説明したが、本発明によってメ
モリセルを大規模集積化した場合にその集積度と消費電
力は大幅に改善されることになり、雑音に対しても強い
ものとなる。
ル長を５μｍ以下にすることができる新しいメモリ集積
回路の構造とその製法を説明したが、本発明によってメ
モリセルを大規模集積化した場合にその集積度と消費電
力は大幅に改善されることになり、雑音に対しても強い
ものとなる。
第１図は従来のＣＭＯＳトランジスタの断面図であり、
第２図、第３図、第４図は新らしいＣＭＯＳトランジス
タの断面図であり、第５図、第６図、第７図、第８図、
第９図は新しいＣＭＯＳトランジスタの製造方法とその
内容を示す図であり、第１０図、第１１図は本発明によ
るダイナミックメモリの実施例を示す図であり、第１２
図は第１０図、第１１図に示したメモリ構造の製造工程
を示す図である。 各記号は各々次のものを示す。 １．２２，４１，８０． １１９． １８２゜１８８、
１０１，２６０，２８０，３０１゜３２３：半導体基
板 ２．２４，４２，８１，８２，１０２，１０８゜４０１
．４０２，４０３，１２２，１４２゜１５５．１９３，
１９６，２５１，２８１゜３０４．３２５ ： ｐ彫工
細物領域 ２３．４３，４４，８３，１２４，１４６゜１６５．１
６６．２０５，２５２，２６２゜２６３．２８３，２８
２，３０６，３２８゜３２９ ： ｎ彫工細物領域 ３．４．．９，１０，２５，２８，２９，４５゜４８．
４９，９３，９４，８６，８８，１３４゜１３５．１３
６，１４８，１５０，１５１゜１６７．１６９，１７０
，１９１，２０７゜２０８．２５６，２５７，２５８，
２８４゜２８７．２８８，２８９，３１８，３１９゜３
４２．３４３：ｐ形高濃度不純物領域７．８，５，６，
２６，２７，４６，４７゜８４．８５．８８，１３１，
１３２，１４３゜１９− １４４、 １５７． １６０． ２００． ２０１゜２
０３．２８５，２８６，３２２，３３９：ｎ形高濃度不
純物領域 ２０．２１，３１，３３，５１，５３，８９゜９２．１
０３，１２６，１２８，１５８，１６１゜１９４．１９
８，２７３，２７６．２９３゜２９７．３１０，３１４
，３３４，３４９：薄い酸化膜 １１．１２，３０，３２，５０，５２，９０゜９１．１
２５，１２７，１５９，１６２，１９５゜１９７．２６
１，２６５，２６８，２６９゜２７２、．２７５，２７
８，２７９，２９２゜２９６．２９９，３００，３０７
，３０８゜３１２．３１３，３５２，３１５，３６０゜
３３１．３３２，３３３，３３６，３３７゜３４６．３
４７，３５０，３５１，４０４゜４０５＝多結晶シリコ
ン １４．１３，１５，３４，３５．３６，５４゜５５．５
６，９５，１０５，１０７，１２０゜１５３．１９２，
２７０，２９０，３０２゜２０− ３２４：厚い酸化膜 １０４．１８９：窒化シリコン膜 １００．１２３，１３０，１３３，１４５゜１４９．１
５４，１６３，１６４，１６８゜１９０．１９９，２０
２，２０４，２０６゜２０９．３０３，３０５，３０９
，３２６゜３２７．３３０，３３８，３４０．３４８：
不純物添加時のマスク絶縁物 ３１１．３１６，３３５：酸化膜 １３７．１７５，２１４，３２０，３４４：表面保護膜 １６．１７，１８，１９，３７，３８，３９゜４０．５
７，５８，５９，６０，９６，９７゜９８．９９，１３
８，１３９，１４０，１４１゜１７１．１７２，１７３
，１７４，２１０゜２１１．２１２，２１３，２７１，
２７４゜２７７．２９１，２９４，２９５，２９８゜３
２１．３４５：電極 第７図 鱈３図 第４図 躬左図 第６区
第２図、第３図、第４図は新らしいＣＭＯＳトランジス
タの断面図であり、第５図、第６図、第７図、第８図、
第９図は新しいＣＭＯＳトランジスタの製造方法とその
内容を示す図であり、第１０図、第１１図は本発明によ
るダイナミックメモリの実施例を示す図であり、第１２
図は第１０図、第１１図に示したメモリ構造の製造工程
を示す図である。 各記号は各々次のものを示す。 １．２２，４１，８０． １１９． １８２゜１８８、
１０１，２６０，２８０，３０１゜３２３：半導体基
板 ２．２４，４２，８１，８２，１０２，１０８゜４０１
．４０２，４０３，１２２，１４２゜１５５．１９３，
１９６，２５１，２８１゜３０４．３２５ ： ｐ彫工
細物領域 ２３．４３，４４，８３，１２４，１４６゜１６５．１
６６．２０５，２５２，２６２゜２６３．２８３，２８
２，３０６，３２８゜３２９ ： ｎ彫工細物領域 ３．４．．９，１０，２５，２８，２９，４５゜４８．
４９，９３，９４，８６，８８，１３４゜１３５．１３
６，１４８，１５０，１５１゜１６７．１６９，１７０
，１９１，２０７゜２０８．２５６，２５７，２５８，
２８４゜２８７．２８８，２８９，３１８，３１９゜３
４２．３４３：ｐ形高濃度不純物領域７．８，５，６，
２６，２７，４６，４７゜８４．８５．８８，１３１，
１３２，１４３゜１９− １４４、 １５７． １６０． ２００． ２０１゜２
０３．２８５，２８６，３２２，３３９：ｎ形高濃度不
純物領域 ２０．２１，３１，３３，５１，５３，８９゜９２．１
０３，１２６，１２８，１５８，１６１゜１９４．１９
８，２７３，２７６．２９３゜２９７．３１０，３１４
，３３４，３４９：薄い酸化膜 １１．１２，３０，３２，５０，５２，９０゜９１．１
２５，１２７，１５９，１６２，１９５゜１９７．２６
１，２６５，２６８，２６９゜２７２、．２７５，２７
８，２７９，２９２゜２９６．２９９，３００，３０７
，３０８゜３１２．３１３，３５２，３１５，３６０゜
３３１．３３２，３３３，３３６，３３７゜３４６．３
４７，３５０，３５１，４０４゜４０５＝多結晶シリコ
ン １４．１３，１５，３４，３５．３６，５４゜５５．５
６，９５，１０５，１０７，１２０゜１５３．１９２，
２７０，２９０，３０２゜２０− ３２４：厚い酸化膜 １０４．１８９：窒化シリコン膜 １００．１２３，１３０，１３３，１４５゜１４９．１
５４，１６３，１６４，１６８゜１９０．１９９，２０
２，２０４，２０６゜２０９．３０３，３０５，３０９
，３２６゜３２７．３３０，３３８，３４０．３４８：
不純物添加時のマスク絶縁物 ３１１．３１６，３３５：酸化膜 １３７．１７５，２１４，３２０，３４４：表面保護膜 １６．１７，１８，１９，３７，３８，３９゜４０．５
７，５８，５９，６０，９６，９７゜９８．９９，１３
８，１３９，１４０，１４１゜１７１．１７２，１７３
，１７４，２１０゜２１１．２１２，２１３，２７１，
２７４゜２７７．２９１，２９４，２９５，２９８゜３
２１．３４５：電極 第７図 鱈３図 第４図 躬左図 第６区
Claims (1)
- １、 蓄積容量と転送電極とデータの入出力部となる不
純物導入領域とを有するメモリセルを半導体基板上に有
する半導体メモリ集積回路において、上記メモリセルは
、不純物濃度が上記基板より高い領域内に形成されであ
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259136A JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259136A JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9770776A Division JPS5323577A (en) | 1976-08-18 | 1976-08-18 | Complementary type insulated gate effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143665A true JPS60143665A (ja) | 1985-07-29 |
| JPS628950B2 JPS628950B2 (ja) | 1987-02-25 |
Family
ID=17329822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259136A Granted JPS60143665A (ja) | 1984-12-10 | 1984-12-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143665A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6415965A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| JPH02309661A (ja) * | 1989-05-24 | 1990-12-25 | Toshiba Corp | 半導体集積回路 |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
-
1984
- 1984-12-10 JP JP59259136A patent/JPS60143665A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6415965A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| JPH02309661A (ja) * | 1989-05-24 | 1990-12-25 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628950B2 (ja) | 1987-02-25 |
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