KR100387194B1 - 절연게이트전계효과트랜지스터와그제조방법 - Google Patents

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Abstract

절연 게이트 전계 효과 트랜지스터(10, 70)는 펀치스루 보호를 제공하는 공정 단계로부터 분리된 VT및 디바이스 누설 전류를 설정하는 공정 단계를 포함하여 부임계 스윙을 저하시킨다. 단방향 트랜지스터(10)에서 소스 영역(48, 51)과 드레인 영역(49, 52) 사이의 도펀트 층(25, 30)의 일부(37, 45)는 채널 영역의 역할을 하며 VT및 디바이스 누설 전류를 설정한다. 헤일로 영역(34, 39)은 소스 영역(48, 51)을 포함하고 펀치 스루 전압을 설정한다. 양방향 트랜지스터(70)에서 소스 영역(83, 86) 및 드레인 영역(84, 87) 모두는 헤일로 영역(75, 74, 79, 81) 내에 포함된다. 도펀트 층(25, 30)의 일부(76, 82)는 VT및 누설 전류를 설정하고 반면에 헤일로 영역(75, 79)은 펀치 스루 전압을 설정한다.

Description

절연 게이트 전계 효과 트랜지스터와 그 제조 방법
발명의 분야
본 발명은 일반적으로 절연 게이트 전계 효과 트랜지스터에 관한 것이며, 특히, 절연 게이트 전계 효과 트랜지스터의 부임계 스윙(subthreshold swing)에 관한 것이다.
본 출원은 1994년 4월 4일에 Vida Ilderem Burger 가 출원하고 모토롤러 회사에 양도된 발명의 명칭이 "부분 채널을 갖는 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법(Insulated gate field effect transistor having a partial channel and method for fabricating)"이고 참조 번호 SC08872P인 동시 계류중인 미국 특허 출원 제 08/223,393호와 관련된다.
또한, 본 출원은 1994년 4월 4일자로 Michael H Kaneshiro 등에 의해 출원되고 동 양수인과 모토롤러 회사에 양도된 발명의 명칭이 "절연 게이트 전계 효과 트랜지스터와 그 제조방법(Insulated field effect transistor and method for fabricating)"이고 참조 번호 SC08870P인 동시 계류중인 미국 특허 출원 제 08/223,398 호와 관련된다.
발명의 배경
절연 게이트 전계 효과 트랜지스터는 휴대용 통신장치 및 휴대용 컴퓨터 즉, 페이저 셀룰라 전화, 디지털 논리회로, 메모리 등과 같은 저전압 및 저전력 응용례에서 그 중요도가 커지고 있다. 이러한 응용례에서는 저전력 소모가 중요한 목표이므로 이와 같은 형태의 트랜지스터들은 통상 3.5 V 이하의 공급 전압에서 동작하도록 설계된다. 그러나, 부임계 특성이 이러한 트랜지스터들이 신뢰도있게 동작할 수 있는 최소 공급 전압에 제한을 가한다. 특히, 게이트-소스 전압이 임계 전압 이하일 때는 채널 전류는 0이 되기보다는 감소하는 게이트 전압에 따라 대략 지수함수로 감소한다. 그래서, 게이트-소스 전압이 임계 전압 이하라도 전류가 흘러 전력이 소모된다.
부임계 영역내의 절연 게이트 전계 효과 트랜지스터들의 성능을 특정하는데 일반적으로 이용되는 파라미터는 부임계 스윙이다. 상기 부임계 스윙은 진폭만큼 드레인 전류를 변화시키는데 필요한 게이트-소스 전압의 변화를 일컫는다. 높임 부임계 스윙 값을 갖는 절연 게이트 전계 효과 트랜지스터들은 누설 전류가 크며 비교적 많은 양의 대기 전력을 소모한다. 한편, 낮은 부임계 스윙 값을 갖는 절연 게이트 전계 효과 트랜지스터들은 누설 전류가 적고 전력 소모가 적으며 저전력 응용례에 더욱 이상적이다.
따라서, 부임계 스윙을 감소시키는 절연 게이트 전계 효과 트랜지스터를 제조하는 방법을 취하는 것이 유리하다. 또한, 절연 게이트 전계 효과 트랜지스터 공정 흐름에 용이하게 합체되는 방법이 유리하다.
도면의 상세한 설명
일반적으로, 본 발명은 절연 게이트 전계 효과 트랜지스터와 같은 반도체 디바이스와 이 트랜지스터를 형성 또는 제조하는 방법을 제공한다. 특히, 본 방법은 한 소스나 한 드레인 영역을 포함하는 한 도펀트 영역을 제공하고 도펀트 층 일부에 의해 드레인 또는 소스 영역 각각을 도펀트 영역에 결합시킴으로써 낮은 부임계 스윙을 갖는 절연 게이트 반도체 디바이스의 제조를 가능케 한다. 도펀트 영역을 드레인 또는 소스 영역에 결합시키는 도펀트 층 일부를 채널 영역의 역할을 한다. 또한, 이 소스 또는 드레인 영역을 포함하는 도펀트 영역은 헤일로(halo)나 포켓(pocket) 영역으로 불린다. 본 발명의 방법은 임계 전압 VT와 디바이스 누설 전류를 설정하는 단계들을 펀치스루(punchthrough) 보호단계들로부터 독립적으로 실행할 수 있게 한다. 말하자면, VT와 디바이스 누설 전류를 설정하는 공정 단계들이 펀치스루 보호를 제공하는 공정 단계들로부터 분리된다.
본 발명에 따라 제조된 절연 게이트 반도체 디바이스들은 비대칭 디바이스들(단방향 실시예) 또는 대칭 디바이스(양방향 실시예)로서 제조될 수 있다. 단방향 실시예에서는 헤일로 영역이 절연 게이트 반도체 디바이스의 소스 영역 또는 드레인 영역을 둘러싸고, 반면에 양방향 실시예에서는 헤일로 영역이 절연 게이트 반도체 디바이스의 소스 및 드레인 영역 양자를 둘러싼다. 단방향 및 양방향 실시예에서 소스 영역을 트레인 영역에 결합시키는 도펀트 층 일부는 주 표면부터 반도체 기판내로 깊이(d)만큼 연장된다. 깊이(d)는 다음 관계식으로 결정된다.
여기서, Id = (es×eo×K ×T/(q2×Ns))1/2이며, 데비(Debye)길이라 한다.
ni는 진성 캐리어 농도
es는 실리콘 유전율
eo는 유전 상수
K 는 볼츠만 상수
q 는 전자 저하
Ns는 표면 농도
상기 데비 길이는 본 기술 분야의 숙련자에게 잘 알려져 있다. 제 1 도는 본 발명의 단방향 실시예에 따라 제조하는 동안 부분적으로 완성된 저전력 절연 게이트 전계 효과 트랜지스터 일부의 확대 단면도를 예시한다. 제 1 도에 도시된 것은 주 표면(12)을 갖는 P형 반도체 재료 또는 기판이다. 일반적으로 P웰로 불리는 P- 전도형 불순물 웰(13)은 주 표면(12)의 제 1 일부부터 반도체 기판(11)내부로 연장되고, N-전도형 불순물 웰(14)은 주 표면(12)의 제 2 일부부터 기판(11)내부로 연장된다. P웰(13)은 N웰(14)과 측면이 인접해있다. 또한, N웰(14)이 형성된 후, P웰(13)이 형성되기 전에 계단(16) 또는 버즈비크(bird's beak)가 형성된다. 웰(13, 14)을 형성하는 방법은 통상 동형 웰(twin well)공정이라 불리고 일반적으로 버즈비크(16)를 형성한다. 동형 웰 공정과 버즈비크 형성은 본 기술 분야에서 잘 알려져 있다. 예로서, 기판(11)은 저항이 대략 6Ω -cm 와 8Ω -cm 사이이며, 웰(13, 14)의 표면 농도는 1 ×1016원자/㎤정도이다.
본 기술 분야에 숙련된 기술자에게 잘 알려진 기술을 이용하여 산화층(17)이 주 기판(12)상에 형성되고, 산화층(17)위에 폴리실리콘층(18)이 형성되며, 폴리실리콘 층(18)위에 도시되지 않는 질화층이 형성된다. 질화층이 패턴화되어 트랜지스터들이 제조될 활성 지역 또는 영역 상에 아일랜드를 형성한다. 질화층이 도시되지는 않았지만 질화층의 제 1 일부(19)가 한 아일랜드 역할을 하고 제 2 일부(21)이 다른 아일랜드 역할을 한다. 부가적으로, 산화층(17), 폴리실리콘 층(18)과 질화층의 웰(13, 14) 일부 위에 주입 차단 마스크(implant block mask)를 형성한다. 특히, 제 1 일부(19)는 P웰(13) 일부 위에 주입 차단 마스크 역할을 하며 제 2 일부(21)은 N웰(14) 일부 위에 주입 차단 마스크 역할을 한다.
예컨대 도시되지 않은 포토레지스트의 부가적인 주입 차단 마스크가 N웰(14) 위에 형성된다. P전도형의 불순물이 주입 차단 마스크에 의해 보호되지 않는 P웰(13)일부 내로 주입되어 도펀트 영역(22)을 형성한다. 이 주입 차단 마스크가 제거되고 예컨대 도시되지 않은 포토레지스트의 주입 차단 마스크가 P웰(13)과 도펀트 영역(22) 위에 형성한다. N전도형 불순물이 주입 차단 마스크로 보호기지 않는 N웰(14)일부 내로 주입되어 도펀트 영역(23)을 형성한다. 도펀트 영역(22, 23)이 제 2도의 필드 산화 영역(24)아래의 역전을 방지하고 고립 펀치스루 보호를 제공한다.
제 2 도는 더 처리된 제 1 도의 부분적으로 완성된 저전력 절연 게이트 전계 효과 트랜지스터의 부분 확대 단면도이다. 도면에 사용된 동일한 참조 번호는 동일 소자를 나타낸다. 또한, 본 발명을 기술하는데 제공된 농도와 두께는 단순히 예시적인 값이지 본 발명을 한정하는 것은 아니다. 필드 산화 영역(24)을 형성하고 도펀트 영역(22, 23)의 불순물을 드라이브인하는 어닐(anneal)이 실행되어 도펀트 영역(22, 23)을 확대시킨다. 도펀트 영역(22, 23)을 형성하는 방법은 본 기술 분야의 숙련자에게 널리 알려져 있다.
질화층의 일부(19, 21), 폴리실리콘층(18)과 산화층(17)은 본 기술 분야의 숙련된 기술자에게 잘 알려진 기술을 이용하여 제거된다. 도시되지 않은 희생산화(sacrificial oxide)층이 주 표면 (12)과 필드 산화 영역(24)위에서 성장된다. 예로서, 희생 산화층은 두께가 대략 400Å 이다. 상기 희생 산화층은 활성 모서리 둘레의 필드 산화(Kooi 효과)동안 형성된 어떤 질화 실리콘을 산화시키는 역할을 한다.
상기 희생 산화층은 제거되고 게이트 산화층(16)이 주 표면과 필드 산화 영역(24) 상에 형성된다. 폴리실리콘 층(27)이 게이트 산화층(26)위에 형성되고 다음 처리 단계동안 주입 손상으로부터 게이트 산화층(26)을 보호하는 역할을 한다. 예시로서, 게이트 산화층(26)은 두께가 대략 105Å이며, 상기 폴리실리콘층(27)은 두께가 대략 500Å이다. 예컨대 도시되지 않은 포토레지스트와 같은 주입 차단 마스크가 N웰(14)상에 형성되고 P전도층의 불순물이 P웰(13)내로 주입되어 도펀트 층(25)을 형성한다. 바람직하게는 도펀트 층(25)은 두 인접 필트 산화 영역들(24)사이에 위치한다. 이어서, N웰(14)위의 주입 차단 마스크가 제거되고 예컨대 도시되지 않은 포트레지스트의 주입 차단 마스크가 P웰(13)위에 형성되고, N전도형 불순물이 N웰(14)내로 주입되어 도펀트 층(30)을 형성한다. 또한, 도펀트 층(30)은 두 인접 필드 산화 영역(24)들 사이에 위치한다. N웰(14)위의 주입 차단 마스크가 제거된다.
층(25, 30)의 깊이 및 도펀트 농도는 절연 게이트 전계 효과 트랜지스터의 VT를 설정하도록 선택된다. 예컨대, 대략 400mV 에서 대략 600mV 까지의 범위 내에서 선택된 VT는 표면 농도가 대략 7 ×1016원자/㎤ 와 2 ×1017원자/㎤ 사이의 범위인 층(25, 30)을 형성하여 얻어진다. 이 표면 농도를 얻기 위한 주입 조건의 적절한 설정은 주입량이 대략 1 ×1012원자/㎠ 와 대략 3 ×1012원자/㎠ 사이이며, 도펀트 층(25)을 형성하는 주입 에너지는 대략 20keV 와 대략 30keV 사이이고, 도펀트 층(30)을 형성하는 주입 에너지는 대략 70keV 대략 90KeV 사이의 범위이다. 본 기술 분야의 숙련자라면 VT의 특정값은 설계상의 선택 사항이고 도펀트 층(25, 30)을 형성하는데 이용되는 양과 주입 에너지에 따라 얻어진다는 것을 알 수 있다.
다음 제 3 도를 참조하면, 폴리실리콘 층(28)이 폴리실리콘 층(27)위에 형성된다. 예시로서, 폴리실리콘 층(28)은 두께가 대략 3000Å이다. 폴리실리콘 층(28)은 게이트 도체층 역할을 한다. 게이트 산화층(26)과 같은 게이트 산화층 및 폴리실리콘 층(28)과 같은 폴리실리콘 층을 형성하는 방법은 본 기술 분야에서 숙련된 자에게 널리 알려져 있다. 게다가, 게이트 산화층(26)과 폴리실리콘 층(28)형성 즉, 희생산화층 및 폴리실리콘 층(27)의 형성 준비에 이용된 기술도 반도체 공정 분야에서 알려져 있다.
제 4 도는 더 처리된 제 3 도의 부분적으로 완성된 저전력 절연 게이트 전계 효과 트랜지스터의 부분 확대 단면도이다. 폴리실리콘 층(28)은 P웰(13)과 N웰(14)위에 각각 폴리실리콘 게이트 전극(29, 31)을 형성하도록 패턴화된다. 게이트 전극(29, 31)은 주 표면(12)과 게이트 전극(29, 31)사이의 게이트 산화층(26)의 일부와 함께 게이트 구조(29', 31')를 형성한다. 산화층(32)이 폴리실리콘 게이트 전극(291, 31)위에 형성된다. 본 기술 분야의 숙련자가 인식하듯이, 산화층(32)은 하부가 잘려진 게이트 산화층(26)의 일부를 재성장시키는 역할을 한다.
제 5 도는 부분 완성된 상보형 저전력 절연 게이트 전계효과 트랜지스터(10)부분의 확대 단면을 예시한 도면이다, 제 1 도 내지 제 4 토에 기술된 공정 단계는 단방향 절연 게이트 전계 효과 트랜지스터와 양방향 절연 게이트 전계 효과 트랜지스터 모두에 공통된 것이다. 한편, 제 5 도 내지 제 8 도는 본 발명의 단방향면 실시예에 따르는 절연 게이트 전제 효과 트랜지스터를 제조하는 방법을 기술한다. 예컨대 포토레지스트의 주입 차단 마스크(33)가 산화층(32)위에 형성된다. 포토레지스트(33)는 P웰(13)을 덮는 산화층(32)의 일부와 폴리실리콘 게이트 전극(29)의 일부 위의 산화층(32)을 노출시키는 윈도우(35)를 형성하도록 패턴화된다. P웰(13)을 덮는 산화층(32)의 노출 부분을 폴리실리콘 게이트(29) 한 측면과 인접한다. 보론과 같은 P전도형 불순물이 0도 주입을 이용하여 P웰(13)의 일부 위에 주입되어 도펀트 영역(34)을 형성한다. 또한, 도펀트 영역(34)은 헤일로 또는 포켓 영역이라고 불린다. 주입 차단 마스크(33)가 본 기술 분야의 숙련자에 잘 알려진 기술을 이용하여 제거된다.
예시로서, 도펀트 영역(34)의 표면 농도는 대략 3 ×1018원자/㎤이고 주 표면(12)으로부터 도펀트 웰(13)내로 대략 0.6㎛ 연장된다. 주입 에너지는 P전도형 불순물이 게이트 전극(29)을 관통하지 않도록 설정된다. 그래서, P형 불순물은 도펀트 층(25)의 일부(37)내로 주입되지 않는다. 도펀트 영역(34)의 P형 불순물의 농도는 도펀트 층(25)의 불순물 농도보다 상당히 커서 도펀트 영역(34)이 관통하여뻗어 있는 도펀트 영역(25)의 일부가 도펀트 영역(34)의 일부가 된다. 따라서, 도펀트 영역(34)은 게이트 구조(29')의 제 1 측면과 정렬되며, 도펀트 영역의 일부(34) 게이트 구조(29')아래로 연장되고 게이트 구조(29')아래의 도펀트 층(25)의 일부(37)와 인접해 있다.
제 6 도를 참조하면, 예컨대 포토레지스트의 주입 차단 마스크(38)가 산화층(32)위에 형성된다. 포토레지스트(38)는 N웰(14)을 덮는 산화층(32)의 일부와 폴리실리콘 게이트 전극(31)의 일부 위의 산화층(32)을 노출시키는 원도우(40)를 형성하도록 패턴화된다. 예컨대, 인과 같은 N전도형 불순물이 0도 주입을 이용하여 N웰(14)의 일부 내로 주입되어 도펀트 영역(39)을 형성한다. 또한, 도펀트 영역(39)은 헤일로 또는 포켓 영역이라고 불린다.
예시로서, 도펀트 영역(39)의 표면 농도는 대략 3 ×1018원자/㎤이고 주 표면(12)으로부터 도펀트 웰(14)내로 대략 0.6㎛ 뻗어 있다. N전도형 불순물이 게이트 전극(31)을 관통하지 않도록 주입 에너지가 설정된다. 그래서, N형 불순물은 도펀트 층(30)의 일부(45)내로 주입되지 않는다. 도펀트 영역(39)의 N형 불순물의 농도는 도펀트 층(30)의 불순물 농도보다 상당히 커서 도펀트 영역(39)이 뻗어 있는 도펀트 층(30)의 일부가 도펀트 영역(39)의 일부가 된다. 따라서, 도펀트 영역(39)이 게이트 구조(31')의 제 1 측면과 정렬되고, 여기서 도펀트 영역(39)의 일부는 게이트 구조(31')아래로 뻗어 있고, 게이트 구조(31')아래의 도펀트 층(30)의 일부(45)에 인접해 있다. 주입 차단 마스크(38)가 제거된다. 마스크(33, 38)와 같은 주입 차단 마스크를 형성 및 제거하는 기술은 본 발명 기술분야의 숙련자에게 잘 알려져 있다.
제 7 도는 더 처리되는 제 6 도의 상보형 저전력 절연 게이트 전계 효과 트랜지스터(10)의 부분 확대 단면도이다. 소스와 트레인 영역(48, 49)각각은 폴리실리콘 게이트 전극(29)에 인접한 P웰(13)의 일부에 형성된다. 특히, 소스 영역(48)은 헤일로 영역(34)내에 포함된다. 소스 및 드레인 영역(48, 49) 각각은 N전도형이고, 예컨대 0도 비소 주입을 이용하여 형성된다. 소스 및 드레인 영멱(48, 49) 각각의 형성과 동시에 폴리실리콘 게이트 전극(29)이 비소와 같으니 N전도형으로 도프된다.
또한, 소스 및 드레인 영역(51, 52) 각각은 폴리실리콘 게이트 전극(31)에 인접한 N웰(14)내에 형성된다. 소스 및 드레인 영역(51, 52) 각각은 P전도형이고 예컨대 0도 보론 주입을 이용하여 형성된다. 소스 및 드레인 영역(51, 52) 각각의 형성과 동시에 폴리실리콘 게이트 전극(31)이 P전도형 예컨대 보론으로 도핑된다. 소스 및 드레인 영역(48, 49) 각각의 전술한 실시예에 따라서 소스 영역(51)이 헤일로 영역(39)내에 형성된다. 예시로서, 영역(48, 49, 51, 52)은 주 표면(12)으로부터 각각의 웰(13, 14)내로 대략 0.2㎛와 대략 0.3㎛ 사이로 뻗어있다. 바람직하게는, 영역(48, 51)과 영역(34, 39) 각각의 교차영역에서 도펀트 농도는 대략 5 ×1016원자/㎤에서 대략 1 ×1018원자/㎤이다.
소스 영역(48, 51)이 각각 헤일로 영역(34, 39)내에 포함되는 것이 바람직하지만, 대안으로서 드레인 영역(49, 52)이 각각 헤일로 영역(34, 39)내에 포함되거나 소스 영역이 헤일로 영역 내에 포함되고 드레인 영역이 다른 헤일로 영역 내에 포함될 수 있다. 영역(48, 49, 51, 52)와 같은 소스 및 드레인 영역을 형성하는 방법이 본 기술 분야의 숙련자에 잘 알려져 있다. 도시되지 않은 산화층이 산화층(32)위에 형성된다. 이 산화층은 두께가 300Å 정도이며 테트라에틸오소실리케이트(tetraethylorthosilicate : TEOS) 침착 공정과 같은 공지 공정에 의해 형성될 수 있다. 공지된 기술을 이용하여 유전체 스페이서(46)가 폴리실리콘 게이트 전극(29, 31)의 측벽을 라이닝(lining)하는 산화층(32)을 따라 형성된다. 예시로서 스페이서(46)는 질화물 스페이서이다.
계속하여 제 7 도를 참조하고 본 기술 분야의 공지 기술을 이용하여 영역(48, 49, 51, 52)을 접촉하는 전극들이 형성된다. 예컨대, 실리사이드(53)가 소스 영역(48, 51), 드레인 영역(49, 52)과 폴리실리콘 게이트 전극(29, 31)내에 형성될 수 있다. 질화물 스페이서(46)는 소스 및 드레인 영역(48, 49) 각각이 실리사이드화된 후에 폴리실리콘 게이트 전극(29)과 단락되는 것을 방지한다. 또한, 질화물 스페이서(46)는 소스 및 드레인 영역(51, 52) 각각이 실리사이트화한 후에 폴리실리콘 게이트 전극(31)과 단락되는 것을 방지한다. 절연층(54)이 디바이스(10) 즉, 필드 산화 영역(24), 소스 영역(48, 51), 드레인 영역(49, 52)과 폴리실리콘 게이트 전극(29, 31)위에 형성된다. 도시되지 않은 복수의 개구가 절연층(54)에 형성되어 소스 영역(48, 51), 드레인 영역(49, 52)내의 실리사이드(53)의 일부와 폴리실리콘 게이트 전극(29, 31)을 노출시킨다. 소스 및 드레인 전극(56, 57) 각각은각 소스 및 드레인 영역(48, 49)내의 실리사이드(53)과 접촉하도록 형성된다. 소스 및 드레인 전극(58, 59) 각각은 각 소스 및 드레인 영역(51, 52)내의 실리사이드(53)과 접촉하도록 형성된다. 게이트 전극(61, 62)은 폴리실리콘 게이트 전극(29, 31) 각각의 실리사이드의 접촉하도록 형성된다. 실리사이드된 영역에 전극을 형성시키는 방법은 본 기술분야의 숙련자에게 잘 알려져 있다.
그래서, 본 발명의 단방향 실시예는 소스 영역(48, 51), 드레인 영역(49, 52) 및 게이트 전극(29, 31)을 갖는 상보형 절연 게이트 반도체 디바이스(10)를 제조하는 방법을 포함한다. 한 상보형 단방향 저전력 절연 게이트 반도체 디바이스(10)가 기술되었지만, 개별 단방향 N채널 절연 게이트 반도체 디바이스도 본 발명에 따라 제조될 수 있다.
제 8 도 내지 제 10 도는 공정의 여러 단계 동안에 본 발명의 양방향 실시예에 따르는 상보형 저전력 절연 게이트 반도체 디바이스(70)의 부분 확대 단면도를 예시한다. 특히, 제 8 도는 더 처리된 제 4 도의 부분 완성된 상보형 저전력 절연 게이트 반도체 디바이스의 일부 확대된 단면을 예기한다. 전술한 바와 같이 제 1 도 내지 제 4 도는 본 발명의 단방향 및 양방향 실시예 모두에 공통이어서 단방향 실시예(10)는 제 5 도 내지 제 7 도에 예시되고 양방향 실시예(70)는 제 8 도 내지 제 10 도에 예시된다. 계속, 제 8 도를 참조하면, 예컨대 포토레지스트의 주입 차단 마스크(73)가 산화층(32)위에 형성된다. 포토레지스트(73)는 폴리실리콘 게이트 전극(29)위의 산화층(32)과 P웰(13)을 산화층(32)의 일부를 노출시키는 윈도우(68)를 형성하도록 패턴화된다.
예컨대 보론과 같은 P전도형 불순물이 0도 주입을 이용하여 P웰(13)의 일부에 주입되어 도펀트 영역(74, 75)을 형성한다. 또한, 도펀트 영역(74, 75)도 역시 헤일로 또는 포켓 영역이라고 불린다. 예시적으로, 도펀트 영역(74, 75)은 표면 농도가 대략 3 ×1018원자/㎤이며 대략 0.6㎛로 주 표면(12)으로부터 도펀트 웰(13)내로 뻗어있다. 주입 에너지는 P전도형 불순물이 게이트 전극(29)을 관통하지 않도록 설정된다. 그래서, P형 불순물은 도펀트 층(25)의 일부(76)내로 주입되지 않는다. 도펀트 영역(74, 75)의 P전도형 불순물의 농도는 도펀트 층(25)의 농도보다 상당히 커서 도펀트 영역(74, 75)이 연장되는 도펀트 영역(25)의 일부가 도펀트 영역(74, 75)의 일부가 된다. 따라서, 도펀트 영역(74)은 게이트 구조(29')의 제 1 측면과 정렬되고, 여기서 도펀트 영역(74)의 일부는 게이트 구조(29') 아래로 뻗어있고 게이트 구조(29') 아래의 도펀트 층(25)의 일부(76)와 인접해 있다. 또한, 도펀트 영역(75)이 게이트 구조(29')의 제 2 측면과 정렬되고 여기서 도펀트 영역(75)의 일부는 게이트 구조(29') 아래로 연장되고 게이트 구조(29') 아래의 도펀트층(25)의 일부(76)와 인접해 있다.
이에 제 9 도를 참조하면, 예컨대 포토레지스트의 주입 차단 마스크(78)가 산화층(32)위에 형성된다. 포토레지스트(78)는 폴리실리콘 게이트 전극(31)위의 산화층(32)과 N웰(14)을 덮는 산화층(32)을 노출시키는 윈도우(69)를 형성하도록 패턴화된다. 예컨대, 인과 같은 N전도형 불순물이 0도 주입을 이용하여 N웰(14)의 일부로 주입되어 도펀트 영역(79, 81)을 형성한다. 도펀트 영역(79, 81)도 헤일로 또는 포켓 영역이라 불린다. 예시적으로, 도펀트 영역(79, 81)의 표면 농도는 대략 3 ×1018원자/㎤ 이고 대략 0.6㎛로 주 표면(12)으로부터 도펀트 웰(13)내로 뻗어 있다. 주입 에너지는 N전도형 불순물이 게이트 전극(31)을 관통하지 않도록 설정된다. 그래서, N형 불순물은 도펀트 층(30)의 일부(82)내로 주입되지 않는다. 도펀트 영역(79, 81)의 N전도형 불순물의 농도는 도펀트 층(30)의 농도보다 상당히 커서 도펀트 영역(79, 80)이 연장된 도펀트 영역(30)의 일부가 도펀트 영역(79, 81)의 일부가 된다. 따라서, 도펀트 영역(79)이 게이트 구조(31')의 제 2 측면과 정렬되면, 여기서, 도펀트 영역(79)의 일부는 게이트 구조(31') 아래로 뻗어 있고 게이트 구조(31') 아래의 도펀트 층(30)의 일부(82)와 인접해 있다 또한, 도펀트 영역 (81)은 게이트 구조(31')의 제 1 측면과 정렬되고, 여기서 도펀트 영역(81)의 일부는 게이트 구조(31') 아래로 뻗어 있고 게이트 구조(31') 아래의 도펀트 층(30)의 일부(82)와 인접해 있다. 주입 차단 마스크(78)가 제거된다. 마스크(73, 78)와 같은 주입 차단 마스크를 형성 및 제거하는 기술은 본 기술 분야의 숙련자에게 잘 알려져 있다.
제 10 도는 더 처리된 제 9 도의 상보형 저전력 절연 게이트 반도체 디바이스(70)의 일부의 확대 단면도를 도시한다. 소스 및 드레이 영역(83, 84) 각각은 폴리실리콘 게이트 전극(29)에 인접한 P웰(13)내에서 형성된다. 특히, 소스 영역(83)은 헤일로 영역(74)내에 포함되고 드레인 영역(84)은 헤일로 영역(75)내에 포함된다. 소스 및 드레인 영역(83, 84) 각각은 N전도형이며 예컨대 0 도 비소 주입을 이용하여 형성된다. 각 소스 및 드레인 영역(83, 84)의 형성과 동시에 폴리실리콘 게이트 전극(29)이 N전도형 예컨대 비소로 도프된다.
또한, 소스 및 드레인 영역(86, 87) 각각은 폴리실리콘 게이트 전극(31)에 인접한 N웰(14)내에 형성된다. 소스 및 드레인 영역(86, 87) 각각은 P전도형이며 예컨대 0도 보론 주입을 이용하여 형성된다. 소스 및 드레인 영역(86, 87) 각각의 형성과 동시에 폴리실리콘 게이트 전극(31)은 P전도형 예컨대 보론으로 도프된다. 소스 및 드레인 영역(83, 84) 각각에 대해 전술한 실시예에 따라 소스 영역(87)은 헤일로 영역(81)내에 형성된다. 예시적으로, 영역(83, 84, 86, 87)은 주 표면(12)로부터 각 웰(13, 14)내로 대략 0.2㎛ 와 대략 0.3㎛ 사이로 뻗어 있다. 바람직하게는, 영역(83, 84)과 영역(74, 75)의 각 교차영역과 영역(86, 87)과 영역(79, 81)의 각 교차영역에서 도펀트 농도는 대략 5 ×1016원자/㎤ 부터 대략 1 ×1018원자/㎤ 사이이다. 영역(83, 84, 86, 87)과 같은 소스 및 드레인 영역 각각을 형성하는 방법은 본 기술 분야의 숙련자에게 잘 알려져 있다. 도시되지 않은 산화층은 산화층(32) 위에 형성된다. 산화층의 두께는 300Å 정도이고 데트라에틸오소실리게이트(TEOS) 침착 공장과 같은 공지의 공정으로 형성될 수 있다. 공지기술을 이용하여 유전체 스페이서(46)가 폴리실리콘 게이트 전극(29, 31)의 측벽들 라이닝하는 산화층(32)의 일부를 따라 형성된다. 예시적으로, 스페이서(46)는 질화물 스페이서다.
계속 제 10도를 참조하면, 본 기술 분야의 공지 기술을 이용하여 영역(83,84, 86, 87)을 접촉하는 전극들이 형성된다. 예컨대, 실리사이드(53)는 소스 영역(83, 86), 드레인 영역(84, 87) 및 폴리실리콘 게이트 전극(29, 31)내에 형성될 수 있다. 상기 질화물 스페이서(46)는 실리사이드화된 후에 소스 및 드레인 영역(83, 84) 각각이 폴리실리콘 게이트 전극(29)과 단락되는 것을 방지하고, 소스 및 드레인 영역(88, 86) 각각이 폴리실리콘 게이트 전극(31)과 단락되는 것을 방지한다. 절연층(54)이 필드 산화 영역(24), 소스 영역(83, 86), 드레인 영역(84, 87) 및 폴리실리콘 게이트 전극(29, 31) 위에 형성된다. 도시되지 않은 복수의 개구가 절연층(54)에 형성되어 소스 영역(83, 86), 드레인 영역(84, 87) 및 폴리실리콘 게이트 전극(29, 31)내의 실리사이드(53)의 일부를 노출시킨다. 소스 및 드레인 전극(91, 92)은 각 소스 및 드레인 영역(83, 84)내의 실리사이드(53)를 접촉하도록 형성되고 소스 및 드레인 전극(94, 93)은 각 소스 및 드레인 영역(87, 87)내의 실리사이드(53)를 접촉하도록 형성되며, 게이트 전극(96, 97)은 각 폴리실리콘 게이트 전극(29, 31)위의 실리사이드와 접촉하도록 형성된다. 실리사이드화된 영역에 전극을 형성하는 방법은 본 기술 분야의 숙련자에게 잘 알려져 있다.
그래서, 본 발명의 양방향 실시예는 소스 영역(83, 86), 드레인 영역(84, 87) 및 게이트 전극(29, 31)을 갖는 상보형 절연 게이트 전계 효과 트랜지스터(70)를 제조하는 방법을 포함한다. 상보형 저전력 절연 게이트 전계 효과 트랜지스터(70)가 기술되었으나, 개별 단방향 N채널 및 P채널 절연 게이트 전계 효과 트랜지스터들도 본 발명에 따라 제조될 수 있다.
지금까지 감소된 부임계 스윙을 갖는 절연 게이트 반도체 디바이스를 형성하는 방법이 기술되었다. 부임계 스윙은 채널 영역상의 변화로 결정된다. 단방향과 양방향 디바이스 모두는 드레인 전류의 범위가 대략 70 내지 80mV/10년 인 낮은 부임계 스윙을 갖는다. 이러한 낮은 부임계 스윙에 의해 누설 전류를 발생시키지 않고 임계 전압을 낮출 수 있다. 게다가, 단방향 및 양방향 디바이스는 본 공정에 이용된 웰들의 가벼운 도핑에 기인하여 낮은 기판 효과뿐만 아니라 높은 포화 전류를 갖는다.
단방향 디바이스의 다른 이점은 양방향 디바이스는 보다 감소된 드레인 커패시턴스, 드레인 헤일로 영역의 부존재로 인한 감소된 전체 커패시턴스, 낮은 기판 효과를 포함한다 따라서, 이러한 디바이스들은 낮은 누설 전류와 높은 성능이 요구되는 저전압 및 저전력 응용례에서 매우 유리하다.
제 1 도 내지 제 4 도는 본 발명의 단방향 및 양방향 실시예때 따르는 제조의 개시 단계 동안 절연 게이트 전계 효과 트랜지스터 일부의 확대 단면도.
제 5 도 내지 제 7 도는 본 발명의 단방향 실시예에 따라 제조하는 동안 절연 게이트 전계 효과 트랜지스터의 확대 단면도.
제 8 도 내지 제 10 도는 본 발명의 양방향 실시예에 따라 제조하는 동안 절연 게이트 전계 효과 트랜지스터의 확대 단면도.
* 도면의 주요 부분에 대한 부호의 설명.
11 : 기판 12 : 주 표면
13, 14 : 불순물 웰 17, 32 : 산화층
18 : 폴리실리콘층 22, 25, 30 : 도펀트 층
33, 38, 73 : 주입 차단 마스크 46 : 스페이서

Claims (4)

  1. 한 부임계 스윙을 갖는 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 방법으로서,
    웰 영역으로서 작용하는 기판에 제 1 전도형의 제 1 영역을 갖고 주 표면(12)을 갖는 제 1 전도형의 반도체 기판(11)을 제공하는 단계와,
    상기 반도체 기판(11)의 제 1 영역(13)의 제 1 구역에서 제 1 전도형의 도펀트 층(25)을 형성하는 단계와,
    상기 제 1 영역(13)의 상기 제 1 구역 내 및 상기 주 표면(12)의 일부 위에 게이트 구조(29')를 형성하는 단계와,
    상기 게이트 구조(29')의 제 1 측에 정렬된 제 1 전도형의 제 1 도펀트 영역(34)을 상기 반도체 기판(11)에 형성하는 단계로서, 상기 제 1 도펀트 영역(34)의 일부는 상기 게이트 구조(29') 아래로 연장되고 상기 게이트 구조(29')의 일부의 아래의 도펀트 층(25)의 일부와 인접하는, 상기 제 1 도펀트 영역(34) 형성 단계와,
    상기 반도체 기판(11)내에 제 2 전도형의 제 2 도펀트 영역(48)과 제 3 도펀트 영역(49)을 형성하는 단계로서, 상기 제 2 도펀트 영역(48)은 상기 제 1 도펀트 영역(34)내에 포함되고 상기 제 3 도펀트 영역(49)은 상기 게이트 구조(29')의 제 2 측에 정렬되고, 상기 제 2 도펀트 영역(48)의 일부는 상기 게이트 구조(29')의 다른 일부 아래로 연장되는, 제 2 및 제 3 도펀트 영역 형성 단계와,
    상기 제 2 도펀트 영역(48)과 접촉하는 제 1 전극(56)과 상기 제 3 도펀트 영역(49)과 접촉하는 제 2 전극(57)을 형성하는 단계와,
    상기 게이트 구조(29')의 일부와 접촉하는 제 3 전극(61)을 형성하는 단계를 포함한 절연 게이트 전계 효과 트랜지스터 제조 방법.
  2. 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 동안 절연 게이트 전계 효과 트랜지스터(10)의 부임계 스윙을 설정하는 방법으로서,
    제 1 전도형의 제 1 도펀트 영역(13)과 제 2 전도형의 제 2 도펀트 영역(14) 및 주 표면(12)을 갖는 반도체 기판(11)을 제공하는 단계로서, 상기 제 1 도펀트 영역과 상기 제 2 도펀트 영역은 웰 영역들로서 작용하는, 상기 반도체 기판 제공 단계와,
    상기 제 1 도펀트 영역(13)의 제 1 구역에서 상기 제 1 전도형의 제 1 도펀트 층(25)을 형성하는 단계와,
    상기 제 2 도펀트 영역(14)의 제 2 구역에서 상기 제 1 전도형의 제 2 도펀트 층(30)을 형성하는 단계와,
    상기 제 1 도펀트 층(25)의 일부 위 및 상기 제 1 구역 내에 제 1 게이트 구조(29')를 형성하고, 상기 제 2 도펀트 층(30)의 일부 위 및 상기 제 2 구역 내에 제 2 게이트 구조(31')를 형성하는 단계와,
    상기 제 1 게이트 구조(29')의 제 1 측에 정렬되고 상기 제 1 게이트 구조 (29')로 덮힌 제 1 도펀트 층(25)의 일부와 인접한 상기 제 1 도펀트 영역(13)의제 1 일부(74)를, 상기 제 1 전도형 불순물로 도핑하는 단계와,
    상기 제 2 전도형 불순물로 상기 제 1 도펀트 영역(13)의 제 1 일부(74)의 일부(83)를 도핑하는 단계와,
    상기 제 1 게이트 구조(29')의 제 2 측에 정렬된 제 1 도펀트 영역(13)의 제 2 일부(84)를 제 2 전도형의 불순물로 도핑하는 단계와,
    상기 제 2 게이트 구조(31')의 제 1 측에 정렬되고 상기 제 2 게이트 구조(31')로 덮힌 제 2 도펀트 층(30)의 일부에 인접한 제 2 도펀트 영역(14)의 제 1 일부(81)를 상기 제 2 전도형의 불순물로 도핑하는 단계와,
    상기 제 2 도펀트 영역(14)의 제 1 일부(81)의 일부분(87)을 상기 제 1 전도형의 불순물로 도핑하는 단계와,
    상기 제 2 게이트 구조(31')의 제 2 측에 정렬된 제 2 도펀트 영역(14)의 제 2 일부(86)를 제 1 전도형의 불순물로 도핑하는 단계와,
    상기 제 1 도펀트 영역(13)의 일부(83)에 접촉하는 제 1 전극(91)과 상기 제 1 도펀트 영역(13)의 제 2 일부(89)와 접촉하는 제 2 전극(92)을 형성하는 단계와,
    상기 제 2 도펀트 영역(14)의 일부(87)에 접촉하는 제 3 전극(94)과 상기 제 2 도펀트 영역(14)의 제 2 일부(86)에 접촉하는 제 4 전극(93)을 형성하는 단계와,
    상기 제 1 게이트 구조(29')의 일부와 접촉하는 제 5 전극(96)과 상기 제 2 게이트 구조(31')의 일부와 접촉하는 제 6 전극(97)을 형성하는 단계를 포함하는 절연 게이트 전제 효과 트랜지스터의 부임계 스윙을 설정하는 방법.
  3. 제 1 전도형의 제 1 도핑된 부분 및 제 1 구역을 갖는 제 1 전도형 반도체 기판(11)과,
    적어도 제 1 도정된 부분(25) 위 및 상기 제 1 구역 내에 배치되고 제 1 및 제 2 측을 갖는 제 1 게이트 구조(29')와,
    상기 제 1 게이트 구조(29')의 제 1 측에 정렬되고 상기 제 1 게이트 구조(29')의 제 1 일부 아래로 연장되고 상기 제 1 도핑된 부분(25)에 인접하는, 상기 반도체 기판(11)내의 제 1 도펀트 영역(34)과,
    상기 제 1 도펀트 영역(34)내에 포함된 제 2 도펀트 영역(48)과,
    상기 제 1 게이트 구조(29')의 제 2 측에 정렬되는 제 3 도펀트 영역(49)과,
    상기 제 2 도펀트 영역(48)에 접촉하는 제 1 전극(56)과,
    상기 제 3 도펀트 영역(49)에 접촉하는 제 2 전극(57)과,
    상기 제 1 게이트 구조(29')에 접촉하는 제 3 전극(61)을 포함하는 절연 게이트 반도체 디바이스(10).
  4. 웰 영역으로서 작용하는 기판에 제 1 전도형의 제 1 영역을 갖고 주 표면(12)을 갖는 제 1 전도형의 반도체 기판(11)을 제공하는 단계와,
    상기 반도체 기판(11)의 상기 제 1 영역(13)의 제 1 일부(25)를 도핑하는 단계와,
    상기 주 표면(12) 일부분 위 및 상기 제 1 영역(13)의 일부 내에 게이트 구조(29')를 형성하는 단계와,
    상기 게이트 구조(29')의 제 1 측에 정렬되고 상기 제 1 게이트 구조(29')의 제 1 일부 아래로 연장되며 상기 반도체 기판(11)의 제 1 영역(13)의 도핑된 제 1 일부(25)와 인접하는 제 1 도펀트 영역(74)을, 상기 반도체 기판(11)에 형성하는 단계와,
    상기 제 1 도펀트 영역(74)내에 제 2 도펀트 영역(83)을 형성하는 단계와,
    상기 제 1 게이트 구조(29')의 제 2 측에 정렬된 제 3 도펀트 영역(84)을 상기 반도체 기판(11)에 형성하는 단계와,
    상기 제 2 도펀트 영역(83)에 접촉하는 제 1 전극(91)을 형성하는 단계와,
    상기 제 3 도펀트 영역(84)에 접촉하는 제 2 전극(92)을 형성하는 단계와,
    상기 제 1 게이트 구조(29')에 접촉하는 제 3 전극(96)을 형성하는 단계를 포함하는 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 방법.
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