KR100237630B1 - 반도체 소자의 격리 구조 제조 방법 - Google Patents

반도체 소자의 격리 구조 제조 방법 Download PDF

Info

Publication number
KR100237630B1
KR100237630B1 KR1019970010084A KR19970010084A KR100237630B1 KR 100237630 B1 KR100237630 B1 KR 100237630B1 KR 1019970010084 A KR1019970010084 A KR 1019970010084A KR 19970010084 A KR19970010084 A KR 19970010084A KR 100237630 B1 KR100237630 B1 KR 100237630B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
oxynitride
pad oxide
nitride film
Prior art date
Application number
KR1019970010084A
Other languages
English (en)
Other versions
KR19980074324A (ko
Inventor
손정환
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970010084A priority Critical patent/KR100237630B1/ko
Priority to JP10066376A priority patent/JPH10289904A/ja
Priority to US09/046,631 priority patent/US6225682B1/en
Publication of KR19980074324A publication Critical patent/KR19980074324A/ko
Application granted granted Critical
Publication of KR100237630B1 publication Critical patent/KR100237630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 격리 구조 제조 방법에 관한 것으로, LOCOS 격리 구조의 제조방법에 있어서, 반도체 기판의 상면에 형성된 산화막 또는 옥시나이트라이드막을 대신하여, 필드산화막을 형성하기 위한 산화 공정의 진행시 그 필드산화막의 성장을 블라킹하기 위한 부분은 옥시나이트라이드막으로 형성하고 그외의 부분은 산화막으로 형성하도록 한다. 따라서, 옥시나이트라이드막의 질소성분에 의해 필드산화막의 성장을 효과적으로 블라킹함으로써 버즈비크의 발생을 방지함과 동시에, 그외의 부분은 산화막으로 형성함으로써 옥시나이트라이드막에 의한 스트레스 증가를 방지한다.

Description

반도체 소자의 격리 구조 제조 방법
본 발명은 반도체 소자의 격리 구조 제조 방법에 관한 것으로, 특히 로코스(LOCOS : Local Oxidation of Silicon) 격리 구조의 형성시 버즈 비크(bird's beak)를 줄이고 스트레스(stress)를 감소시키는데 적당하도록 된 반도체 소자의 격리 구조 제조 방법에 관한 것이다.
종래 LOCOS 격리 구조를 갖는 반도체 소자에 있어서, 일반적으로 반도체 소자의 소스(source)와 드레인(drain) 사이에 채널형성을 위해서는 소정전압 즉, 문턱전압 이상의 전압이 게이트에 인가되어야 하는데, 그 문턱전압의 크기는 게이트산화막의 두께에 비례하므로 필드산화막의 두께가 게이트산화막의 두께보다 약 10배 정도 두꺼울 경우 필드산화막 위에 형성된 트랜지스터를 턴온(turn on)시키기 위해서는 액티브영역 상의 트랜지스터를 턴온시키기 위한 전압보다 약 10배의 전압이 게이트에 인가되어야 한다. 따라서, 액티브영역 상의 트랜지스터를 턴온시킬 수 있는 전압을 필드산화막 위에 형성된 트랜지스터의 게이트에 인가하여도 트랜지스터가 턴온되지 않는 원리에 의해 반도체 소자의 셀과 셀간을 전기적으로 격리한다.
상기 LOCOS 격리 구조의 제조 방법에 대하여 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1(a)도에 도시된 바와같이, 규소(Si) 기판(11)을 산화(Oxidation)시켜 패드산화막(12)을 약 35nm의 두께로 형성한 후, 그 패드산화막(12) 상에 산화 방지막인 질화막(13)을 약 100nm의 두께로 증착하여 형성한다. 이어, 제1(b)도에 도시된 바와같이, 상기 질화막(13)위에 감광막(14)을 형성하고 그 감광막(14)을 패터닝한 후, 그 감광막 패턴(14)을 이용하여 상기 질화막(13)과 패드산화막(12)을 패터닝한다. 이어, 제1(c)도에 도시된 바와같이, 상기 감광막(14)을 제거하고 상기 전체 구조를 습식산화법으로 산화시키면, 상기 질화막(13)이 덮여있는 반도체 기판의 부위는 산화되지 않고 덮여있지 않는 부위, 즉 노출된 반도체 기판(11)의 표면만 산화되어 약 800nm 두께의 필드산화막(15)이 성장된다. 그 필드산화막(15)에 의해 반도체 셀과 셀간의 격리가 이루어지게 된다.
그러나, 상기 종래 반도체 소자의 LOCOS 격리 구조는 상기 필드산화막(15)을 형성하기 위하여 산화(Oxidation) 공정을 실시할 때, 제1(c)도에 도시된 바와같이, 상기 패드산화막(12)의 필드산화막(15)의 성장을 효과적으로 블라킹(blocking)하지 못하기 때문에, 이 필드산화막(15)의 끝부분이 상기 패드산화막(12)의 밑으로 파고드는 즉, 버즈 비크가 발생되는 문제점이 있었다.
따라서, 최근에는 상기 패드산화막(12)을 옥시나트라이드(oxynitride)막으로 대체 형성하여 버즈 비크를 줄이는 방법이 Y. Sambonsugi et al., SSDM ’95, p.139(명칭 : Oxynitride Pad LOCOS(ON-LOCOS) Isolation Technology for Gigabit DRAMs)에 발표된 바 있으며, 그 방법을 간단히 설명하면 다음과 같다.
먼저, 규소(Si) 기판을 온도 500-900℃, 시간 10분간, 그리고 NH3/Ar 분위기 가스에서 질화(nitridation)한 다음 900℃에서 30분간 건식 산화(dry oxidation)하면, 그 기판상에 약 3nm의 옥시나이트라이드(oxynitride)막이 성장되며, 그 옥시나이트 라이드막에서 질소(nitrogen)의 농도는 질화시의 온도를 조정하여 변화시킬 수 있다. 상기 옥시나이트라이트막을 성장시킨 후에 질화막을 증착 형성하고, 그 질화막을 패터닝하여 건식각한 후, 상기 옥시나이트라이드막을 불화수소(HF)를 이용하여 식각한다. 다음 공정은 제1도의 종래 LOCOS 격리 구조 제조 방법과 동일하다.
상기와 같이 산화막을 옥시나이트라이드막으로 대신하여 사용한 경우에는, 필드산화막을 형성하기 위하여 산화(oxidation) 공정을 실시할 때, 그 옥시나이트라이드막에 포함된 질소 성분에 의해 옥시던트(oxidant)의 확산을 막아주기 때문에-즉, 상기 옥시나이트라이드막이 필드산화막의 성장을 효과적으로 블라킹(blocking)하기 때문에-버즈비크를 줄일 수 있다.
그러나, 옥시나이트라이드막을 사용하는 경우 산화막을 사용할 때 보다 버즈비크를 줄일 수 있는 장점이 있지만, 필드산화막의 형성을 위한 산화 공정의 진행시 산화막을 사용할 때보다 스트레스가 증가하여 누설전류가 증가하는 단점이 있다. 그 스트레스가 증가하는 주요 원인으로는 옥시나이트라이드막이 산화막보다 열팽창 계수가 크기 때문이다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 로코스(LOCOS) 격리 구조의 형성시 버즈 비크(bird’s beak)를 줄이고 스트레스(stress)를 감소시키도록 하는 반도체 소자의 격리 구조 제조방법을 제공하고자 하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 격리 구조 제조 방법은, LOCOS 격리 구조 제조에 있어서 반도체 기판의 상면에 형성된 산화막 또는 옥시나이트라이드막을 대신하여, 필드산화막을 형성하기 위한 산화 공정의 진행시 그 필드산화막의 성장을 블라킹하기 위한 부분은 옥시나이트라이드막으로 형성하고 그외의 부분은 산화막으로 형성하도록 한다. 따라서, 옥시나이트라이드막의 질소성분에 의해 필드산화막의 성장을 효과적으로 블라킹함으로써 버즈비크의 발생을 방지함과 동시에, 그외의 부분은 산화막으로 형성함으로써 옥시나이트라이드막에 의한 스트레스증가를 방지한다.
제1도는 종래 반도체 소자의 로코스(LOCOS : Local Oxidation of Silicon) 격리 구조를 설명하기 위한 순차적인 종단면도.
제2(a)-(h)도는 본 발명의 일실시예에 따른 반도체 소자의 로코스(LOCOS : LOcal Oxidation of Silicon) 격리 구조의 제조 방법을 설명하기 위한 순차적인 종단면도.
제3(a)-(f)도는 본 발명의 다른 실시예에 따른 반도체 소자의 로코스(LOCOS) 격리 구조의 제조 방법을 설명하기 위한 순차적인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
21,31 : 기판 22,32 : 패드산화막
23 : 제1질화막 24,34 : 감광막
25,35 : 옥시나이트라이드막 26 : 제2질화막
27,36 : 필드산화막 33 : 질화막
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 LOCOS 격리 구조 제조방법에 대하여 상세히 설명한다.
제2도는 본 발명의 일실시예를 설명하기 위한 도면이다.
먼저, 제2(a)도에 도시된 바와같이, 반도체 기판(21) 상에 패드산화막(22)과 제1질화막(23)을 순차적으로 형성하고, 그 제1질화막(23) 상에 감광막(24)을 형성한 후 패터닝한다. 상기 패드산화막(22)은 열산화(thermal oxidation) 공정을 사용하여 약 50-500Å의 두께로 형성하고, 상기 제1질화막(23)은 화학적 기상 증착(Chemical Vapor Deposition : CVD)법을 이용하여 약 500-3000Å의 두께로 형성한다.
이어, 제2(b)도에 도시된 바와같이, 상기 감광막의 패턴(24)을 이용하여 상기 제1질화막(23)과 패드산화막(22)을 RIE(Reactive Ion Etching)에 의해 건식식각하므로써 그 제1질화막(23)과 패드산화막(22)의 패턴을 형성한다.
이어, 제2(c)도에 도시된 바와같이, 상기 감광막(24)을 제거한 후, 상기 제1질화막(23)과 패드산화막(22)을 식각하여 노출된 상기 반도체 기판(21)의 상부 표면에 옥시나이트라이드막(25)을 형성한다. 상기 옥시나이트라이드막(25)은 상기 노출된 반도체 기판(21)의 표면을 질화(nitridation)하고 건식 산화(dry oxidation)하여 형성하는 것으로, 그것의 두께는 상기 패드산화막(22)의 두께와 동일한 두께로 형성하는 것이 바람직하다.
이어, 제2(d)도에 도시된 바와같이, 상기 제2(c)도에 도시된 전체 구조의 상면에 제2질화막(26)을 증착하고, 제2(e)도에 도시된 바와같이 상기 제2질화막(26)을 식각하여 상기 제1질화막(23)의 측면에 사이드월(sidewall)을 형성한 후, 제2(f)도에 도시된 바와같이 불화수소(HF) 등을 이용하여 상기 옥시나이트라이드막(25) 중에서 표면이 노출된 부위를 식각 제거한다. 상기 제2질화막(26)의 증착 두께는 약 300-1000Å로 형성한다.
이어, 제2(g)도에 도시된 바와같이, 상기 제2(f)도에 도시된 전체 구조를 습식산화법으로 산화시키므로써 필드산화막(27)을 형성한 후, 최종적으로 제2(h)도에 도시된 바와같이, 상기 패드산화막(22), 제1질화막(23), 제2질화막(26) 및 옥시나이트라이드막(25)을 제거하여 반도체 소자의 LOCOS 격리 구조의 제조 공정을 종료한다.
제3도는 본 발명의 다른 실시예를 설명하기 위한 도면이다.
먼저 제3(a)도에 도시된 바와같이, 반도체 기판(31) 상에 패드산화막(32)과 질화막(33)을 순차적으로 형성하고, 그 질화막(33) 상에 감광막(34)을 형성하고 그 감광막(34)을 패터닝한다. 상기 패드산화막(32)은 열산화(thermal oxidation) 공정을 사용하여 약 50-5000Å의 두께로 형성하고, 상기 질화막(33)은 화학적 기상 증착(Chemical Vapor Deposition : CVD)법을 이용하여 약 500-3000Å의 두께로 형성한다.
이어, 제3(b)도에 도시된 바와같이, 상기 감광막의 패턴(34)을 이용하여 상기 질화막(33)을 식각하여 그 질화막(33)의 패턴을 형성하고, 상기 패드산화막(32)은 습식각 또는 건식각을 사용하여 언더컷(undercut)되는 형태로 식각한다.
이어, 제3(c)도에 도시된 바와같이, 상기 감광막(34)을 제거한 후, 상기 질화막(33)과 패드산화막(32)을 식각하여 노출된 상기 반도체 기판(31)의 상부 표면에 옥시나이트라이드막(35)을 형성한다. 상기 옥시나이트라이드막(35)은 상기 노출된 반도체 기판(31)의 표면을 질화(nitridation)하고 건식 산화(dry oxidation)하여 형성하는 것으로, 그것의 두께는 상기 패드산화막(32)의 두께와 동일한 두께로 형성하는 것이 바람직하다.
이어, 제3(d)도에 도시된 바와같이, 상기 질화막(33)을 마스크로 이용하여 상기 옥시나이트라이드막(35)을 식각하고, 제3(e)도에 도시된 바와같이, 상기 제3(d)도에 도시된 전체 구조를 습식산화법으로 산화시키므로써 필드산화막(36)을 형성한 후, 최종적으로 제3(f)도에 도시된 바와같이, 상기 패드산화막(32), 질화막(33) 및 옥시나이트라이드막(35)을 제거하여 반도체 소자의 LOCOS 격리 구조 제조 공정을 종료한다.
이상 상세히 설명한 바와같이 본 발명에 따른 반도체 소자의 격리 구조 제조방법에 의하면, 종래의 LOCOS 구조 제조방법에 있어서, 패드산화막 또는 옥시나이트라이드막을 대신하여 산화막과 옥시나이트라이드막을 동시에 사용함으로써 버즈비크의 발생을 줄이고 옥시나이트라이드막으로 인한 스트레스를 최소화시키는 효과가 있다.

Claims (20)

  1. 반도체 기판(21) 상에 패드산화막(22)을 형성하는 공정과; 상기 패드산화막(22) 상에 제1질화막(23) 형성하는 공정과; 상기 제1질화막(23)과 패드산화막(22)을 패터닝하는 공정과; 상기 패터닝 공정에 의해 노출된 상기 반도체 기판(21)의 상부 표면에 옥시나이트라이드막(25)을 형성하는 공정과; 상기 제1질화막(23)의 측면에 제2질화막(26)으로된 사이드월(sidewell)을 형성하는 공정과; 상기 옥시나이트라이드막(25) 중에서 표면이 노출된 부위를 제거하는 공정과; 상기 노출된 반도체 기판(21)의 표면에 필드산화막(27)을 형성하는 공정과; 그리고 잔존하는 상기 패드산화막(22), 제1질화막(23), 제2질화막(26) 및 옥시나이트라이드막(25)을 제거하는 공정을 포함하는 반도체 소자의 격리 구조 제조 방법.
  2. 제1항에 있어서, 상기 패드산화막(22)은 열산화(thermal oxidation) 공정을 사용하여 형성하는 반도체 소자의 격리 구조 제조방법.
  3. 제2항에 있어서, 상기 패드산화막의 두께는 약 50-500Å으로 형성하는 반도체 소자의 격리 구조 제조방법.
  4. 제1항에 있어서, 상기 제1질화막(23)은 화학적 기상 증착(Chemical Vapor Deposition : CVD)법을 이용하여 형성하는 반도체 소자의 격리 구조 제조방법.
  5. 제4항에 있어서, 상기 제1질화막(23)의 두께는 약 500-3000Å으로 형성하는 반도체 소자의 격리 구조 제조방법.
  6. 제1항에 있어서, 상기 제1질화막(23) 및 패드산화막(22)의 패턴은 RIE(Reactive Ion Etching)법을 사용하여 형성하는 반도체 소자의 격리 구조 제조 방법.
  7. 제1항에 있어서, 상기 옥시나이트라이드막(25)은 상기 반도체 기판(21)의 노출 표면을 질화(nitridation)하고 건식 산화(dry oxidation)하여 형성하는 반도체 소자의 격리 구조 제조방법.
  8. 제7항에 있어서, 상기 옥시나이트라이드막(25)의 두께는 약 50-500Å으로 형성하는 반도체 소자의 격리 구조 제조방법.
  9. 제1항에 있어서, 상기 사이드월(sidewall)은 질화막을 약 300-1000Å의 두께로 증착한 후 식각하여 형성하는 반도체 소자의 격리 구조 제조방법.
  10. 제1항에 있어서, 상기 옥시나이트라이드막(25)은 불화수소(HF)를 이용한 식각법으로 제거하는 반도체 소자의 격리 구조 제조방법.
  11. 제1항에 있어서, 상기 필드산화막(27)은 습식산화법으로 형성하는 반도체 소자의 격리 구조 제조방법.
  12. 반도체 기판(31) 상에 패드산화막(32)을 형성하는 공정과; 상기 패드산화막(32) 상에 질화막(33)을 형성하는 공정과; 상기 질화막(33)을 패터닝하는 공정과; 표면이 노출된 상기 패드산화막(32)을 언더컷(undercut)되는 형태로 식각하여 제거하는 공정과; 노출된 상기 반도체 기판(31)의 상부 표면에 옥시나이트라이드막(35)을 형성하는 공정과; 상기 옥시나이트라이드막(35) 중에서 표면이 노출된 부위를 제거하는 공정과; 상기 노출된 반도체 기판(31)의 표면에 필드산화막(36)을 형성하는 공정과; 그리고 잔존하는 상기 패드산화막(32), 질화막(33) 및 옥시나이트라이드막(35)을 제거하는 공정을 포함하는 반도체 소자의 격리 구조 제조방법.
  13. 제12항에 있어서, 상기 패드산화막(32)은 열산화(thermal oxidation) 공정을 사용하여 형성하는 반도체 소자의 격리 구조 제조방법.
  14. 제13항에 있어서, 상기 패드산화막의 두께는 약 50-500Å으로 형성하는 반도체 소자의 격리 구조 제조방법.
  15. 제12항에 있어서, 상기 질화막(33)은 화학적 기상 증착(Chemical Vapor Deposition : CVD)법을 이용하여 형성하는 반도체 소자의 격리 구조 제조방법.
  16. 제15항에 있어서, 상기 질화막(33)의 두께는 약 500-3000Å으로 형성하는 반도체소자의 격리 구조 제조방법.
  17. 제12항에 있어서, 상기 옥시나이트라이드막(35)의 형성은 노출된 상기 반도체 기판(21)의 상부 표면을 질화(nitridation)하고 건식 산화(dry oxdiation)하여 형성하는 반도체 소자의 격리 구조 제조방법.
  18. 제17항에 있어서, 상기 옥시나이트라이드막(35)의 두께는 약 50-500Å으로 형성하는 반도체 소자의 격리 구조 제조방법.
  19. 제12항에 있어서, 상기 옥시나이트라이드막(35)은 상기 질화막(33)을 마스크로 이용한 습식 또는 건식 식각법으로 제거하는 반도체 소자의 격리 구조 제조방법.
  20. 제12항에 있어서, 상기 필드산화막(36)은 습식산화법으로 형성하는 반도체 소자의 격리 구조 제조방법.
KR1019970010084A 1997-03-24 1997-03-24 반도체 소자의 격리 구조 제조 방법 KR100237630B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970010084A KR100237630B1 (ko) 1997-03-24 1997-03-24 반도체 소자의 격리 구조 제조 방법
JP10066376A JPH10289904A (ja) 1997-03-24 1998-03-17 半導体素子の隔離構造の製造方法
US09/046,631 US6225682B1 (en) 1997-03-24 1998-03-24 Semiconductor memory device having isolation structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970010084A KR100237630B1 (ko) 1997-03-24 1997-03-24 반도체 소자의 격리 구조 제조 방법

Publications (2)

Publication Number Publication Date
KR19980074324A KR19980074324A (ko) 1998-11-05
KR100237630B1 true KR100237630B1 (ko) 2000-01-15

Family

ID=19500584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970010084A KR100237630B1 (ko) 1997-03-24 1997-03-24 반도체 소자의 격리 구조 제조 방법

Country Status (3)

Country Link
US (1) US6225682B1 (ko)
JP (1) JPH10289904A (ko)
KR (1) KR100237630B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464939B1 (ko) * 1997-06-26 2005-05-17 주식회사 하이닉스반도체 반도체장치의소자분리막형성방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960011861B1 (ko) * 1993-06-10 1996-09-03 삼성전자 주식회사 반도체장치의 소자 분리 방법
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
JP3304621B2 (ja) * 1994-07-29 2002-07-22 三菱電機株式会社 半導体装置の製造方法
KR0172730B1 (ko) * 1995-12-30 1999-03-30 김주용 반도체 소자의 아이솔레이션 방법
US5756390A (en) * 1996-02-27 1998-05-26 Micron Technology, Inc. Modified LOCOS process for sub-half-micron technology
US5658822A (en) * 1996-03-29 1997-08-19 Vanguard International Semiconductor Corporation Locos method with double polysilicon/silicon nitride spacer
JPH09293842A (ja) * 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体記憶装置の製造方法
US5824594A (en) * 1996-04-29 1998-10-20 Samsung Electronics Co., Ltd. Integrated circuit device isolating methods including silicon spacers and oxidation barrier films
KR100219043B1 (ko) * 1996-12-20 1999-09-01 김영환 반도체 장치의 소자분리막 형성 방법
US5763316A (en) * 1997-02-19 1998-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate isolation process to minimize junction leakage
US6033991A (en) * 1997-09-29 2000-03-07 Cypress Semiconductor Corporation Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation

Also Published As

Publication number Publication date
KR19980074324A (ko) 1998-11-05
US6225682B1 (en) 2001-05-01
JPH10289904A (ja) 1998-10-27

Similar Documents

Publication Publication Date Title
KR960005553B1 (ko) 필드산화막 형성 방법
KR0183860B1 (ko) 반도체 장치의 트렌치 소자 분리 방법
US5196367A (en) Modified field isolation process with no channel-stop implant encroachment
KR100278729B1 (ko) 집적 회로에서의 전기적 분리 구조체 형성 방법
US5369052A (en) Method of forming dual field oxide isolation
US5371035A (en) Method for forming electrical isolation in an integrated circuit device
KR100237630B1 (ko) 반도체 소자의 격리 구조 제조 방법
KR100442852B1 (ko) 트렌치 소자분리 영역 형성방법
KR900001059B1 (ko) 반도체 장치의 소자 분리 방법
US5726091A (en) Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer
KR0183718B1 (ko) 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법
JPH1154499A (ja) 半導体装置の製造方法
KR0151607B1 (ko) 반도체 소자의 필드산화막 형성방법
KR960010461B1 (ko) 반도체 소자의 필드산화막 형성방법
KR0179022B1 (ko) 반도체장치의 소자격리방법
KR100455735B1 (ko) 반도체소자의소자분리막형성방법
KR100223758B1 (ko) 반도체 소자의 소자 분리 산화막 형성방법
KR0124643B1 (ko) 반도체소자의 격리막 형성방법
KR100209226B1 (ko) 소자분리를 위한 반도체 장치 제조방법
KR970013189A (ko) 반도체 집적회로의 소자격리방법
KR19990060858A (ko) 반도체 소자의 소자 분리막 형성 방법
KR0143579B1 (ko) 반도체 소자의 소자분리막 형성방법
KR970000701B1 (ko) 필드산화막 형성 방법
KR100418299B1 (ko) 반도체소자의필드산화막형성방법
KR0155845B1 (ko) 반도체장치의 소자분리방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070914

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee