KR100219043B1 - 반도체 장치의 소자분리막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 공정 중 소자분리막 형성 방법에 관한 것으로, 반도체 기판 상에 소자분리영역을 노출하는 산화방지막 패턴을 형성하고, 노출된 반도체 기판을 등방성식각으로 선택적으로 제거하여 상기 산화방지막 패턴 측벽의 하부에 언더컷을 형성한 후, 산화공정을 실시하여 소자분리막을 형성하되, 상기 언더컷 부위에 위치하는 그 단부가 반도체 기판 표면에 노출되지 않는 소자분리막을 형성함으로써, 추후 콘택홀 형성시 마스크 오정렬로 인하여 소자분리막이 식각되지 않도록 하는 반도체 장치의 소자분리막 형성 방법이다.

Description

반도체 장치의 소자분리막 형성 방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 공정 중 소자분리막 형성 방법에 관한 것으로, 특히, 단부가 반도체 기판 표면으로 노출되지 않아 추후 콘택홀 형성시 마스크 오정렬로 인하여 소자분리막이 식각되지 않도록 하는 반도체 장치의 소자분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 칩(Chip) 내의 패턴(Pattern) 간의 간격이 점점 줄어들고 있다. 따라서, 256M DRAM 급 이상의 소자에서는 소자 활성영역을 확보하기 위해 R-LOCOS(Recessed LOCOS)와 같이 변형된 소자분리막 형성 공정을 사용하고, 있다. 그러나, 이 공정은 버즈빅(bird's beak)이 거의 발새??아지 않아 소자 활성영역 확보에는 유리한 반면, 후속 공정에서 콘택홀 형성시 마스크 공정 작업의 한계 또는 오정렬(miss-align)로 인해 소자분리막이 식각되는 문제가 발생한다. 소자분리막이 식각으로 제거된 부위에서는 반도체 기판이 그대로 노출되어 이로 인해 접합 누설이 발생하게 된다.
첨부된 도면 도1a 내지 도 1h를 참조하여 종래 기술의 문제점을 설명한다. 종래의 소자분리막 형성 방법 및 그를 이용한 반도체 장치 제조 공정은 다음과 같이 이루어진다.
먼저, 도1a에 도시한 바와 같이 실리콘 기판(11) 상에 패드산화막(12)과 질화막(13)을 증착하고, 소자분리영역을 정의하는 감광막 패턴(14)을 형성한다.
다음으로, 도 1b에 도시한 바와 같이 상기 감광막 패턴(14)을 식각방지막으로하여 질화막(13) 및 패드산화막(12)을 비등방성 식각하여 패터닝한다.
다음으로, 도1c에 도시한 바와 같이 상기 감광막 패턴(14)을 제거하고, 세정공정을 실시한다. 이때의 세정공정에서 패드산화막(12)이 일부 식각되어 패드산화막(12)의 단부가 질화막(13) 패턴 하부 안쪽에 위치하게 된다. 이어서, 전체 구조 상부에 스페이서를 형성하기 위한 질화막(15)을 증착한다.
다음으로, 도 1d에 도시한 바와 같이 상기 질화막(15)을 전면 식각하여 질화막(13) 및 패드산화막(12) 패턴 측벽에 질화막 스페이서(15a)를 형성한다.
다음으로, 도1e에 도시한 바와 같이 소자분리막이 형성될 영역의 실리콘 기판(11)을 선택적으로 비등방성 식각하여 약 500Å 정도 제거한다. 도면의A는 실리콘 기판(11)을 비등방성 식각함으로써 이루어지는 질화막 스페이서(15a)의 단부와 이어지는 실리콘 기판(11) 부분의 프로파일을 나타낸다.
다음으로, 도 1f에 도시한 바와 같이 산화공정으로 소자분리영역에 필드산화막(16)을 형성한다. 이때, 상기 필드산화막(16)은 실리콘 기판(11) 내부에 그 모양이 거의 수직에 가깝게 형성된다.
다음으로, 도 1g에 도시한 바와 같이 질화막(13) 패턴 및 질화막 스페이서(15a)를 제거하고 세정 공정을 실시한다. 이어서, 불순물 도핑 영역(17) 등을 포함하여 이루어지는 트랜지스터 및 비트라인(bit line) 등(도시하지 않음)을 형성하고, 산화막으로 층간절연막(18)을 형성한 후, 콘택홀을 형성하기 위하여 감광막 패턴(19)을 형성한다.
다음으로, 도 1h에 도시한 바와 같이 상기 감과암?? 패턴(19)을 식각방지막으로 상기 층간절연막(18)을 선택적으로 식각하여 콘택홀을 형성하고 감광막 패턴(19)을 제거한다. 여기서, 반도체 장치의 고집적화에 의해 공정 여유도 부족 및 마스크(mask) 오정렬로 인하여, 도면의 B와 같이 필드산화막(16)의 단부가 식각되어 실리콘 기판(11)이 드러나게 된다. 결국, 실리콘 기판의 노출로 인하여 접합 누설이 발생하여 소자의 신뢰성을 저하시키는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 고집적 반도체 장치 제조 방법에 있어서, 마스크 오정렬로 인한 소자분리막의 손상을 방지할 수 있는 반도체 장치의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 장치 제조 공정 단면도,
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드산화막
23, 25 : 질화막 24, 29 : 감광막 패턴
25a : 질화막 스페이서 26 : 필드산화막
27 : 불순물 도핑 영역 28 : 층간절연막
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 소자분리막 형성 방법에 있어서, 반도체 기판 상에 소자분리영역을 노출하는 산화방지막 패턴을 형성하는 단계; 노출된 반도체 기판을 등방성식각으로 선택적으로 제거하여 상기 산화방지막 패턴 측벽의 하부에 언더컷을 형성하는 단계; 및 산화공정을 실시하여 소자분리막을 형성하되, 상기 언더컷 부위에 위치하는 그 단부가 반도체 기판 표면에 노출되지 않는 소자분리막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도2a 내지 도 2h를 참조하여 본 발명의 일실시예를 설명한다. 본 발명의 일실시예에 따른 소자분리막 형성 방법 및 그를 이용한 반도체 장치 제조 방법은 다음과 같이 이루어진다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(21) 상에 패드산화막(22)과 질화막(23)을 증착하고, 소자분리영역을 정의하는 감광막 패턴(24)을 형성한다.
다음으로, 도 2b에 도시한 바와 같이 상기 감광막 패턴(24)을 식각방지막으로하여 지로하막(23) 및 패드산화막(22)을 비등방성 식각하여 패터닝한다.
다음으로, 도 2c에 도시한 바와 같이 상기 감광막 패턴(24)을 제거하고, 세정 공정을 실시한다. 이때의 세정공정에서 패드산화막(22)이 일부 식각되어 패드산화막(22)의 단부가 질화막(23) 패턴 하부 안쪽에 위치하게 된다. 이어서, 전체 구조 상부에 스페이서를 형성하기 위한 질화막(25)을 증착한다.
다음으로, 도 2d에 도시한 바와 같이 상기 질화막(25)을 전면 식각하여 질화막(23) 및 패드산화막(22) 패턴 측벽에 질화막 스페이서(25a)를 형성한다.
다음으로, 도 2e에 도시한 바와 같이 질화막 스페이서(25a)를 형성하기 위한 식각 장비에서 연속적으로 실리콘 기판(21)을 약 500Å 정도 등방성 식각으로 제거한다. 도면 부호 C는 등방성식각에 의해 질화막 스페이서(25a)의 단부와 이어지 한다. 도면 부호 C는 등방성식각에 의해 질화막 스페이서(25a)의 단부와 이어지는 실리콘 기판(21)부분에 형성된 언더컷(under cut) 영역을 나타낸다.
본 발명의 일실시예에서는 상기 식각 공정에서 LRC사의 TCP(transmission coupled plasma) 9408 장비를 사용하여, 200 w 내지 800 W의 탑 파위(top power), 0 w 내지 200W 바텀 파워(bottom power), 20 mTorr 내지 200 mTorr의 압력, 10sccm 내지 200sccm의 SF6, 20 sccm 내지 200 sccm의 He, O sccm 내지 20 sccm의 O2조건으로 식각을 실시한다.
다음으로, 도 2f에 도시한 바와 같이 산화공정으로 필드산화막(26)을 형성산다. 상기 필드산화막(26)은 상기 등방성 식각으로 형성된 언더컷 영역에 그 단부가 위치함으로써 필드산화막(26)의 단부가 실리콘 기판 표면으로 노출되지 않는다. 도면부호 D는 질화막 스페이서(25a)의 단부와 이어지는 부분의 실리콘, 기판(21)에 형성된 언더컷에 위치하여 실리콘 기판 표면으로 노출되지 않는 필드산화막(26)의 단부를 나타낸다.
다음으로, 도 2g에 도시한 바와 같이 질화막(23) 패턴 및 질화막 스페이서(25a)를 제거하고 세정공정을 실시하여 실리콘 기판(21) 상에 필드산화막(26)만을 남기고, 불순물 도핑 영역(27) 등을 포함하여 이루어지는 트랜지스터 및 비트라인등(도시하지 않음)을 형성한 후, 산화막 등으로 층간절연막(28)을 형성한다. 이어서, 상기 층간절연막 상의 소정 영역에 콘택홀 형성을 위한 감광막 패턴(29)을 형성한다.
다음으로, 도2h에 도시한 바와 같이 산화막(28)을 선택적으로 식각하여 콘택홀을 형성하고 감광막 패턴(29)을 제거한다. 여기서, 소자의 집적화에 의한 공정 여유도 부족 및 마스크 작업시 오정렬이 발생하더라도, 도면부호 E와 같이 필드산화막(26) 단부가 실리콘 기판 표면으로 노출되지 않음으로 인하여 필드산화막(26)의 손상을 방지할 수 있다. 따라서, 필드산화막(26)의 식각으로 인한 실리콘 기판의 노출이 없기 때문에 접합 누설의 문제를 미연에 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의한 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리막의 단부를 반도체 기판 표면으로 노출되지 않도록 형성하여 공정 여유도가 적은 고집적 소자 제조 공정에서 마스크 오정렬에 따른 소자분리막의 손상으로 인한 누설 전류의 증가를 방지할 수 있어서 반도체 소자의 신뢰도를 향상시킬 수 있다.

Claims (4)

  1. (정정) 반도체 기판 상에 소자분리영역을 노출하는 산화방지막 패턴을 형성하는 단계;
    노출된 반도체 기판을 등방성식각으로 선택적으로 제거하여 상기 산화방지막 패턴 측벽의 하부에 언더컷을 형성하는 단계; 및
    산화공정을 실시하여 소자분리막을 형성하되, 상기 언더컷 부위에 위치하는 그 단부가 반도체 기판 표면에 노출되지 않는 소자분리막을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 소자분리막 형성 방법.
  2. (정정) 제 1 항에 있어서,
    상기 산화방지막 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 패드산화막, 제1 질화막을 차례로 형성하는 단계;
    상기 패드산화막 및 제1질화막을 선택적으로 식각하여 패드산화막 및 제1 질화막이 적층된 패턴을 형성하는 단계;
    반도체 기판 전면에 제2 질화막을 형성하는 단계; 및
    상기 제2 질화막을 비등방성 전면식각하여 제2 질화막 스페이서를 형성하는 단계를 포함하여 이루어지는 반도체 장치의 소자분리막 형성 방법.
  3. (정정) 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판의 등방성식각은 플라즈마를 이용한 건식 식각으로 이루어지는 반도체 장치의 소자분리막 형성 방법.
  4. (정정) 제 3 항에 있어서,
    상기 플라즈마를 이용한 등방성건식각은, TCP방식의 장비를 사용하여 200 w 내지 800W의 탑 파위(top power), O w 내지 200 W 바텀 파워(bottom power), 20 mTorr 내지 200 mTorr의 압력, 10 sccm 내지 200 sccm의 SF6, 20 sccm 내지 200 sccm의 He, O sccm 내지 20 sccm의 O2공정 조건으로 실시하는 반도체 장치의 소자분리막 형성 방법.
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