JPH10189574A - 半導体装置の素子間分離膜形成方法 - Google Patents
半導体装置の素子間分離膜形成方法Info
- Publication number
- JPH10189574A JPH10189574A JP9353760A JP35376097A JPH10189574A JP H10189574 A JPH10189574 A JP H10189574A JP 9353760 A JP9353760 A JP 9353760A JP 35376097 A JP35376097 A JP 35376097A JP H10189574 A JPH10189574 A JP H10189574A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- nitride film
- oxide film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 150000004767 nitrides Chemical class 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract 2
- 238000000926 separation method Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052710 silicon Inorganic materials 0.000 abstract description 22
- 239000010703 silicon Substances 0.000 abstract description 22
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 22
- 238000004140 cleaning Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の製造において、マスクのミスア
ライメントによる素子間分離膜の損傷を防止すること。 【解決手段】 半導体装置製造における素子間分離膜形
成方法であって、半導体基板上に素子間分離膜を形成す
る領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備する。
ライメントによる素子間分離膜の損傷を防止すること。 【解決手段】 半導体装置製造における素子間分離膜形
成方法であって、半導体基板上に素子間分離膜を形成す
る領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造に
おける素子間分離膜の形成方法に関するものである。特
に本発明は、コンタクトホールを形成する場合、マスク
のミスアライメント（misalignment）による素子間分離
膜のエッチングを防ぐことができ、これにより半導体基
板表面が露出することを避けることができる、半導体装
置の素子間分離膜の形成方法に関するものである。
おける素子間分離膜の形成方法に関するものである。特
に本発明は、コンタクトホールを形成する場合、マスク
のミスアライメント（misalignment）による素子間分離
膜のエッチングを防ぐことができ、これにより半導体基
板表面が露出することを避けることができる、半導体装
置の素子間分離膜の形成方法に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化により、半導体チ
ップ（chip）内のパターン(pattern)の間隔が徐々に狭
くなってきている。従って、２５６メガバイト以上のDR
AMのような素子では、R-LOCOS （recessed LOCOS) のよ
うに修正された素子間分離膜形成方法を用いて、素子活
性領域を確保している。R-LOCOS 法はバーズビーク（bi
rd s beak ）がほとんど発生せず素子活性領域を確保す
るのに有利であるので広く用いられてきたが、後続の工
程でコンタクトホールを形成する際、マスク工程作業の
限界により又はマスクのミスアライメントにより素子間
分離膜がエッチングされやすいという問題がある。従っ
て、素子間分離膜がエッチングにより除去された部分で
半導体基板が露出し、それにより接合漏れが発生する。
ップ（chip）内のパターン(pattern)の間隔が徐々に狭
くなってきている。従って、２５６メガバイト以上のDR
AMのような素子では、R-LOCOS （recessed LOCOS) のよ
うに修正された素子間分離膜形成方法を用いて、素子活
性領域を確保している。R-LOCOS 法はバーズビーク（bi
rd s beak ）がほとんど発生せず素子活性領域を確保す
るのに有利であるので広く用いられてきたが、後続の工
程でコンタクトホールを形成する際、マスク工程作業の
限界により又はマスクのミスアライメントにより素子間
分離膜がエッチングされやすいという問題がある。従っ
て、素子間分離膜がエッチングにより除去された部分で
半導体基板が露出し、それにより接合漏れが発生する。
【０００３】図１〜図８は、従来の半導体装置の製造工
程を模式的に示した断面図である。図１〜図８を参照し
て、従来の半導体装置製造における素子間分離膜形成方
法を詳しく説明する。従来の素子間分離膜形成方法及び
それを用いた半導体製造工程は下記のようになされる。
程を模式的に示した断面図である。図１〜図８を参照し
て、従来の半導体装置製造における素子間分離膜形成方
法を詳しく説明する。従来の素子間分離膜形成方法及び
それを用いた半導体製造工程は下記のようになされる。
【０００４】まず、図１に示すのように、シリコン基板
（１１）上にパッド酸化膜（１２）と窒化膜（１３）と
を続けて蒸着し、次いで蒸着された窒化膜１３の上に素
子間分離領域を限定するための感光膜パターン（１４）
を形成する。
（１１）上にパッド酸化膜（１２）と窒化膜（１３）と
を続けて蒸着し、次いで蒸着された窒化膜１３の上に素
子間分離領域を限定するための感光膜パターン（１４）
を形成する。
【０００５】次に、図２に示すように、上記感光膜パタ
ーン（１４）をエッチング妨害膜（etch-blocking laye
r ）にして、窒化膜（１３）及びパッド酸化膜（１２）
を異方性エッチングによりパータニングする。
ーン（１４）をエッチング妨害膜（etch-blocking laye
r ）にして、窒化膜（１３）及びパッド酸化膜（１２）
を異方性エッチングによりパータニングする。
【０００６】その後、図３に示すように、感光膜パター
ン（１４）を除去し、次いで洗浄工程を実施する。この
洗浄工程にてパッド酸化膜（１２）は部分的にエッチン
グされ、パッド酸化膜（１２）のエッジ部が窒化膜（１
３）のパターンの下方中側にもぐりこんだ形で位置付け
られる。続いて、スペーサを形成するため窒化膜（１
５）を蒸着する。
ン（１４）を除去し、次いで洗浄工程を実施する。この
洗浄工程にてパッド酸化膜（１２）は部分的にエッチン
グされ、パッド酸化膜（１２）のエッジ部が窒化膜（１
３）のパターンの下方中側にもぐりこんだ形で位置付け
られる。続いて、スペーサを形成するため窒化膜（１
５）を蒸着する。
【０００７】次に、図４に示すように、窒化膜（１５）
をエッチングして、窒化膜（１３）及びパッド酸化膜
（１２）のパターンの側壁に窒化膜スペーサ（１５ａ）
を形成する。
をエッチングして、窒化膜（１３）及びパッド酸化膜
（１２）のパターンの側壁に窒化膜スペーサ（１５ａ）
を形成する。
【０００８】図５に示すように、素子間分離膜を形成す
る領域のシリコン基板（１１）を選択的に異方性エッチ
ングして約５００Åの深さまで除去する。図５中の符号
“Ａ”は、シリコン基板（１１）を異方性エッチングす
ることによって得られた窒化膜スペーサ（１５ａ）のエ
ッジ部に繋がるシリコン基板（１１）の部分の縦断面を
示す。
る領域のシリコン基板（１１）を選択的に異方性エッチ
ングして約５００Åの深さまで除去する。図５中の符号
“Ａ”は、シリコン基板（１１）を異方性エッチングす
ることによって得られた窒化膜スペーサ（１５ａ）のエ
ッジ部に繋がるシリコン基板（１１）の部分の縦断面を
示す。
【０００９】次に、図６に示すように、酸化工程では素
子間分離膜を形成する領域にフィールド酸化膜（１６）
を形成する。この際、フィールド酸化膜（１６）はシリ
コン基板（１１）の内部にシリコン基板１１の表面に対
してほとんど直角になるように形成される。
子間分離膜を形成する領域にフィールド酸化膜（１６）
を形成する。この際、フィールド酸化膜（１６）はシリ
コン基板（１１）の内部にシリコン基板１１の表面に対
してほとんど直角になるように形成される。
【００１０】その後、図７に示すように、窒化膜（１
３）のパターン及び窒化膜スペーサ（１５ａ）を除去し
てから洗浄工程を実施する。続いて、不純物ドーピング
領域（１７）等を有する、トランジスタ、ビット線（bi
t line) 等（図示せず）を形成し、層間絶縁膜（１８）
として酸化膜を形成した後、コンタクトホールを形成す
るため、感光膜パターン（１９）を形成する。
３）のパターン及び窒化膜スペーサ（１５ａ）を除去し
てから洗浄工程を実施する。続いて、不純物ドーピング
領域（１７）等を有する、トランジスタ、ビット線（bi
t line) 等（図示せず）を形成し、層間絶縁膜（１８）
として酸化膜を形成した後、コンタクトホールを形成す
るため、感光膜パターン（１９）を形成する。
【００１１】次に、図８に示すように、感光膜パターン
（１９）をエッチング妨害膜にして層間絶縁膜（１８）
を選択的にエッチングし、コンタクトホールを形成した
後、感光膜パターン（１９）を除去する。この際、半導
体装置の高集積化によるマスキング工程の限界及びマス
ク(mask)のミスアライメントにより、図８中の符号
“Ｂ”で示されているようにフィールド酸化膜（１６）
のエッジ部がエッチングされシリコン基板（１１）が露
出することになる。結局、シリコン基板の露出により接
合漏れが発生するので、素子の信頼性を低下させること
になる。
（１９）をエッチング妨害膜にして層間絶縁膜（１８）
を選択的にエッチングし、コンタクトホールを形成した
後、感光膜パターン（１９）を除去する。この際、半導
体装置の高集積化によるマスキング工程の限界及びマス
ク(mask)のミスアライメントにより、図８中の符号
“Ｂ”で示されているようにフィールド酸化膜（１６）
のエッジ部がエッチングされシリコン基板（１１）が露
出することになる。結局、シリコン基板の露出により接
合漏れが発生するので、素子の信頼性を低下させること
になる。
【００１２】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解決すべくなされたものであり、本発明の
目的は、マスクのミスアライメントによる素子間分離膜
の損傷を防止することができる、高集積半導体装置のた
めの素子間分離膜の形成方法を提供することにある。
来の問題点を解決すべくなされたものであり、本発明の
目的は、マスクのミスアライメントによる素子間分離膜
の損傷を防止することができる、高集積半導体装置のた
めの素子間分離膜の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備することを特徴とする。
め、本発明は、半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備することを特徴とする。
【００１４】ここで、この酸化防止膜パターン形成工程
は、半導体基板上にパッド酸化膜および第１窒化膜を順
に形成する工程と、パッド酸化膜及び第１窒化膜を選択
的にエッチングしてパッド酸化膜及び第１窒化膜の積層
体形状のパターンを形成する工程と、半導体基板の全面
に第２窒化膜を形成する工程と、第２窒化膜を異方性エ
ッチングして第２窒化膜スペーサを形成する工程とを具
備することを特徴とする。
は、半導体基板上にパッド酸化膜および第１窒化膜を順
に形成する工程と、パッド酸化膜及び第１窒化膜を選択
的にエッチングしてパッド酸化膜及び第１窒化膜の積層
体形状のパターンを形成する工程と、半導体基板の全面
に第２窒化膜を形成する工程と、第２窒化膜を異方性エ
ッチングして第２窒化膜スペーサを形成する工程とを具
備することを特徴とする。
【００１５】また、この等方性エッチングは、プラズマ
を利用したドライエッチングを含むことを特徴とする。
を利用したドライエッチングを含むことを特徴とする。
【００１６】さらに、ドライエッチングは、ＴＣＰ方式
の装置を用いて、２００〜８００Ｗのトップパワー（to
p power)および０〜２００Ｗのボトムパワー(bottom po
wer)で、２０〜２００ｍＴｏｒｒの圧力下、１０〜２０
０sccmのＳＦ6 、２０〜２００sccmのＨｅおよび０〜２
０sccmのＯ2 雰囲気下で実施されることを特徴とする。
の装置を用いて、２００〜８００Ｗのトップパワー（to
p power)および０〜２００Ｗのボトムパワー(bottom po
wer)で、２０〜２００ｍＴｏｒｒの圧力下、１０〜２０
０sccmのＳＦ6 、２０〜２００sccmのＨｅおよび０〜２
０sccmのＯ2 雰囲気下で実施されることを特徴とする。
【００１７】
【発明の実施の形態】以下に図９〜図１６を参照して、
本発明の好ましい態様を説明する。本発明の一態様に係
る素子間分離膜及びそれを用いた半導体装置の製造は下
記のようになされる。
本発明の好ましい態様を説明する。本発明の一態様に係
る素子間分離膜及びそれを用いた半導体装置の製造は下
記のようになされる。
【００１８】まず、図９に示すように、シリコン基板
（２１）上にパッド酸化膜（２２）と窒化膜（２３）を
蒸着し、次いで素子間分離膜を形成する領域を限定する
ための感光膜パターン（２４）を、蒸着された窒化層２
３の上に形成する。
（２１）上にパッド酸化膜（２２）と窒化膜（２３）を
蒸着し、次いで素子間分離膜を形成する領域を限定する
ための感光膜パターン（２４）を、蒸着された窒化層２
３の上に形成する。
【００１９】次に、図１０に示すように、感光膜パター
ン（２４）をエッチング妨害膜(etch-blocking layer)
にして、窒化膜（２３）及びパッド酸化膜（２２）を異
方性エッチングによりパータニングする。
ン（２４）をエッチング妨害膜(etch-blocking layer)
にして、窒化膜（２３）及びパッド酸化膜（２２）を異
方性エッチングによりパータニングする。
【００２０】その後、図１１に示すように、感光膜パタ
ーン（２４）を除去し、次いで洗浄工程を実施する。こ
の洗浄工程にてパッド酸化膜（２２）は部分的にエッチ
ングされてパッド酸化膜（２２）のエッジ部が窒化膜
（２３）のパターンの下方中側にもぐりこんだ形で位置
する。続いて、スペーサを形成するため、第２窒化膜
（２５）を蒸着する。
ーン（２４）を除去し、次いで洗浄工程を実施する。こ
の洗浄工程にてパッド酸化膜（２２）は部分的にエッチ
ングされてパッド酸化膜（２２）のエッジ部が窒化膜
（２３）のパターンの下方中側にもぐりこんだ形で位置
する。続いて、スペーサを形成するため、第２窒化膜
（２５）を蒸着する。
【００２１】次に、図１２に示すように、第２窒化膜
（２５）をエッチングして、窒化膜（２３）及びパッド
酸化膜（２２）の積層形状のパターンの側壁に、第２窒
化膜スペーサ（２５ａ）を形成する。
（２５）をエッチングして、窒化膜（２３）及びパッド
酸化膜（２２）の積層形状のパターンの側壁に、第２窒
化膜スペーサ（２５ａ）を形成する。
【００２２】図１３に示すように、窒化膜スペ−サ（２
５ａ）を形成するためのエッチング装置を用いて連続的
に、シリコン基板（２１）を約５００Åの深さまで等方
性エッチングして除去する。図１３中の符号“Ｃ”は、
等方性エッチングによって得られた窒化膜スペーサ（２
５a)のエッジ部に繋がるシリコン基板（２１）の部分に
形成されたアンダーカット(under cut) 領域を示す。
５ａ）を形成するためのエッチング装置を用いて連続的
に、シリコン基板（２１）を約５００Åの深さまで等方
性エッチングして除去する。図１３中の符号“Ｃ”は、
等方性エッチングによって得られた窒化膜スペーサ（２
５a)のエッジ部に繋がるシリコン基板（２１）の部分に
形成されたアンダーカット(under cut) 領域を示す。
【００２３】本発明の一態様において、このエッチング
工程をＬＲＣ社製造のＴＣＰ(transmission coupled pl
asma) ９４０８装置を用いて、２００〜８００Ｗのトッ
プパワー(top power) および０〜２００Ｗのボトムパワ
ー(bottom power)で、２０mTorr 〜２００mTrorrの圧力
下、１０sccm〜２００sccmのＳＦ6 、２０ sccm 〜２０
０sccnのＨｅ、０sccm〜２０sccmのＯ2 の雰囲気下で実
施する。
工程をＬＲＣ社製造のＴＣＰ(transmission coupled pl
asma) ９４０８装置を用いて、２００〜８００Ｗのトッ
プパワー(top power) および０〜２００Ｗのボトムパワ
ー(bottom power)で、２０mTorr 〜２００mTrorrの圧力
下、１０sccm〜２００sccmのＳＦ6 、２０ sccm 〜２０
０sccnのＨｅ、０sccm〜２０sccmのＯ2 の雰囲気下で実
施する。
【００２４】次に、図１４に示すように、酸化工程でフ
ィールド酸化膜（２６）を形成する。この際、フィール
ド酸化膜（２６）のエッジ部は等方性エッチングで形成
されたアンダーカット領域に位置付けられ、フィールド
酸化膜（２６）のエッジ部がシリコン基板表面に露出し
ない。図１４中の符号“Ｄ”は、窒化膜スペーサ（２５
a)のエッジ部につながる部分のシリコン基板（２１) に
形成されたアンダーカット領域に位置する。このフィー
ルド酸化膜（２６) のエッジ部はシリコン基板表面に露
出していない。
ィールド酸化膜（２６）を形成する。この際、フィール
ド酸化膜（２６）のエッジ部は等方性エッチングで形成
されたアンダーカット領域に位置付けられ、フィールド
酸化膜（２６）のエッジ部がシリコン基板表面に露出し
ない。図１４中の符号“Ｄ”は、窒化膜スペーサ（２５
a)のエッジ部につながる部分のシリコン基板（２１) に
形成されたアンダーカット領域に位置する。このフィー
ルド酸化膜（２６) のエッジ部はシリコン基板表面に露
出していない。
【００２５】その後、図１５に示すように、窒化膜（２
３) のパターン及び窒化膜スペーサ（２５ａ）を除去
し、次いで洗浄工程を実施してシリコン基板（２１）上
にフィールド酸化膜（２６）のみを残す。不純物ドーピ
ング領域（２７）等を有する、トランジスタ、ビット線
等（図示せず）を形成する。酸化膜などで層間絶縁膜
（２８）を形成する。続いて、層間絶縁膜上の所定の領
域にコンタクトホールを形成するため感光膜パターン
（２９）を形成する。
３) のパターン及び窒化膜スペーサ（２５ａ）を除去
し、次いで洗浄工程を実施してシリコン基板（２１）上
にフィールド酸化膜（２６）のみを残す。不純物ドーピ
ング領域（２７）等を有する、トランジスタ、ビット線
等（図示せず）を形成する。酸化膜などで層間絶縁膜
（２８）を形成する。続いて、層間絶縁膜上の所定の領
域にコンタクトホールを形成するため感光膜パターン
（２９）を形成する。
【００２６】次に、図１６に示すように、酸化膜の層間
絶縁膜（２８）を選択的にエッチングしてコンタクトホ
ールを形成した後、感光膜パターン（２９）を除去す
る。この際、図１６中の符号“Ｅ”のように、フィール
ド酸化膜（２６）のエッジ部がシリコン基板表面を露出
させないので、半導体素子の高集積化による、マスキン
グ工程の限界及びマスクのミスアライメントが生じて
も、フィールド酸化膜（２６）の損傷を防ぐことができ
る。従って、シリコン基板の露出による接合漏れの発生
を防止できる。
絶縁膜（２８）を選択的にエッチングしてコンタクトホ
ールを形成した後、感光膜パターン（２９）を除去す
る。この際、図１６中の符号“Ｅ”のように、フィール
ド酸化膜（２６）のエッジ部がシリコン基板表面を露出
させないので、半導体素子の高集積化による、マスキン
グ工程の限界及びマスクのミスアライメントが生じて
も、フィールド酸化膜（２６）の損傷を防ぐことができ
る。従って、シリコン基板の露出による接合漏れの発生
を防止できる。
【００２７】ただし、本発明は前述の実施例及び添付の
図面に限定されるものではなく、本発明の技術的思想の
範囲内で、種々の置換、変形、及び変更が可能である。
図面に限定されるものではなく、本発明の技術的思想の
範囲内で、種々の置換、変形、及び変更が可能である。
【００２８】
【発明の効果】上述したように、本発明によれば、工程
余裕度が少ない高集積素子の製造工程で、マスクのミス
アライメントによる素子間分離膜の損傷は、素子間分離
膜のエッジ部を半導体基板表面に露出しないように絶縁
膜を形成することで防ぐことができ、これにより結合漏
れ電流の増加を阻止して、半導体素子の信頼度を向上さ
せることができる。
余裕度が少ない高集積素子の製造工程で、マスクのミス
アライメントによる素子間分離膜の損傷は、素子間分離
膜のエッジ部を半導体基板表面に露出しないように絶縁
膜を形成することで防ぐことができ、これにより結合漏
れ電流の増加を阻止して、半導体素子の信頼度を向上さ
せることができる。
【図１】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図２】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図３】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図４】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図５】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図６】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図７】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図８】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図９】本発明の一態様に係る半導体装置製造の工程を
示す断面図である。
示す断面図である。
【図１０】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１１】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１２】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１３】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１４】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１５】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図１６】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
１１、２１ シリコン基板 １２、２２ パッド酸化膜 １３、１５ 窒化膜 １４、１９ 感光膜パターン １５ａ、２５ａ 窒化膜スペーサ １６、２６ フィールド酸化膜 １７、２７ 不純物ドーピング領域 １８、２８ 層間絶縁膜 ２３、２５ 窒化膜 ２４、２９ 感光膜パターン
Claims (4)
- 【請求項１】 半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して前記酸化防止膜パターンの側壁下方にアンダ
ーカット領域を形成する工程と、素子間分離膜のエッジ
部が前記アンダーカット領域に位置し、かつ半導体基板
表面に露出しないように、酸化工程により素子間分離膜
を形成する工程とを具備することを特徴とする半導体装
置の素子間分離膜形成方法。 - 【請求項２】 前記酸化防止膜パターン形成工程が、前
記半導体基板上にパッド酸化膜および第１窒化膜を順に
形成する工程と、前記パッド酸化膜及び第１窒化膜を選
択的にエッチングしてパッド酸化膜及び第１窒化膜の積
層体形状のパターンを形成する工程と、前記半導体基板
の全面に第２窒化膜を形成する工程と、前記第２窒化膜
を異方性エッチングして第２窒化膜スペーサを形成する
工程とを具備することを特徴とする請求項１に記載の半
導体装置の素子間分離膜形成方法。 - 【請求項３】 前記等方性エッチングは、プラズマを利
用したドライエッチングを含むことを特徴とする請求項
１又は請求項２のいずれかに記載の半導体装置の素子間
分離膜形成方法。 - 【請求項４】 前記ドライエッチングは、ＴＣＰ方式の
装置を用いて、２００〜８００Ｗのトップパワー（top
power)および０〜２００Ｗのボトムパワー(bottom powe
r)で、２０〜２００ｍＴｏｒｒの圧力下、１０〜２００
sccmのＳＦ6、２０〜２００sccmのＨｅおよび０〜２０s
ccmのＯ2 雰囲気下で実施されることを特徴とする請求
項３に記載の半導体装置の素子間分離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960069247A KR100219043B1 (ko) | 1996-12-20 | 1996-12-20 | 반도체 장치의 소자분리막 형성 방법 |
| KR1996-69247 | 1996-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189574A true JPH10189574A (ja) | 1998-07-21 |
Family
ID=19489845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353760A Pending JPH10189574A (ja) | 1996-12-20 | 1997-12-22 | 半導体装置の素子間分離膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5913133A (ja) |
| JP (1) | JPH10189574A (ja) |
| KR (1) | KR100219043B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237630B1 (ko) * | 1997-03-24 | 2000-01-15 | 김영환 | 반도체 소자의 격리 구조 제조 방법 |
| KR100247939B1 (ko) * | 1997-09-08 | 2000-03-15 | 윤종용 | 화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법 |
| US20040259323A1 (en) * | 1999-05-11 | 2004-12-23 | Wei-Kang King | Semiconductor structure containing field oxide and method for fabricating the same |
| TW413887B (en) * | 1999-06-09 | 2000-12-01 | Mosel Vitelic Inc | Method for forming trench-type power metal oxide semiconductor field effect transistor |
| US6537895B1 (en) | 2000-11-14 | 2003-03-25 | Atmel Corporation | Method of forming shallow trench isolation in a silicon wafer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
| KR960011861B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체장치의 소자 분리 방법 |
| US5824594A (en) * | 1996-04-29 | 1998-10-20 | Samsung Electronics Co., Ltd. | Integrated circuit device isolating methods including silicon spacers and oxidation barrier films |
| KR0183879B1 (ko) * | 1996-06-07 | 1999-04-15 | 김광호 | 반도체장치의 소자분리막 형성방법 |
-
1996
- 1996-12-20 KR KR1019960069247A patent/KR100219043B1/ko not_active IP Right Cessation
-
1997
- 1997-12-17 US US08/992,642 patent/US5913133A/en not_active Expired - Lifetime
- 1997-12-22 JP JP9353760A patent/JPH10189574A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980050424A (ko) | 1998-09-15 |
| US5913133A (en) | 1999-06-15 |
| KR100219043B1 (ko) | 1999-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6844240B2 (en) | Semiconductor device having trench isolation | |
| JPH10303291A (ja) | 半導体装置及びその製造方法 | |
| JPH10189574A (ja) | 半導体装置の素子間分離膜形成方法 | |
| US6391739B1 (en) | Process of eliminating a shallow trench isolation divot | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| KR100937661B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| KR100713327B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100416813B1 (ko) | 반도체소자의필드산화막형성방법 | |
| KR100857575B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100333378B1 (ko) | 반도체 소자의 제조방법 | |
| KR100466024B1 (ko) | 셀로우 트렌치 소자분리막의 제조 방법 | |
| KR100408863B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR100195227B1 (ko) | 반도체장치의 소자분리방법 | |
| KR19990021358A (ko) | 반도체 소자의 소자 분리방법 | |
| KR100545176B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR20000021278A (ko) | 트렌치 소자 분리 방법 | |
| KR20040003650A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20000051689A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR101006510B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20020009767A (ko) | 반도체 소자의 제조방법 | |
| KR20040059261A (ko) | 반도체 소자의 샐로우 트렌치 분리막 구조 및 그 제조 방법 | |
| KR20050064228A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20000044948A (ko) | 반도체 소자의 트랜치 형성 방법 |