JPH10189574A - 半導体装置の素子間分離膜形成方法 - Google Patents
半導体装置の素子間分離膜形成方法Info
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- JPH10189574A JPH10189574A JP9353760A JP35376097A JPH10189574A JP H10189574 A JPH10189574 A JP H10189574A JP 9353760 A JP9353760 A JP 9353760A JP 35376097 A JP35376097 A JP 35376097A JP H10189574 A JPH10189574 A JP H10189574A
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Abstract
(57)【要約】
【課題】 半導体装置の製造において、マスクのミスア
ライメントによる素子間分離膜の損傷を防止すること。 【解決手段】 半導体装置製造における素子間分離膜形
成方法であって、半導体基板上に素子間分離膜を形成す
る領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備する。
ライメントによる素子間分離膜の損傷を防止すること。 【解決手段】 半導体装置製造における素子間分離膜形
成方法であって、半導体基板上に素子間分離膜を形成す
る領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造に
おける素子間分離膜の形成方法に関するものである。特
に本発明は、コンタクトホールを形成する場合、マスク
のミスアライメント(misalignment)による素子間分離
膜のエッチングを防ぐことができ、これにより半導体基
板表面が露出することを避けることができる、半導体装
置の素子間分離膜の形成方法に関するものである。
おける素子間分離膜の形成方法に関するものである。特
に本発明は、コンタクトホールを形成する場合、マスク
のミスアライメント(misalignment)による素子間分離
膜のエッチングを防ぐことができ、これにより半導体基
板表面が露出することを避けることができる、半導体装
置の素子間分離膜の形成方法に関するものである。
【0002】
【従来の技術】半導体素子の高集積化により、半導体チ
ップ(chip)内のパターン(pattern)の間隔が徐々に狭
くなってきている。従って、256メガバイト以上のDR
AMのような素子では、R-LOCOS (recessed LOCOS) のよ
うに修正された素子間分離膜形成方法を用いて、素子活
性領域を確保している。R-LOCOS 法はバーズビーク(bi
rd s beak )がほとんど発生せず素子活性領域を確保す
るのに有利であるので広く用いられてきたが、後続の工
程でコンタクトホールを形成する際、マスク工程作業の
限界により又はマスクのミスアライメントにより素子間
分離膜がエッチングされやすいという問題がある。従っ
て、素子間分離膜がエッチングにより除去された部分で
半導体基板が露出し、それにより接合漏れが発生する。
ップ(chip)内のパターン(pattern)の間隔が徐々に狭
くなってきている。従って、256メガバイト以上のDR
AMのような素子では、R-LOCOS (recessed LOCOS) のよ
うに修正された素子間分離膜形成方法を用いて、素子活
性領域を確保している。R-LOCOS 法はバーズビーク(bi
rd s beak )がほとんど発生せず素子活性領域を確保す
るのに有利であるので広く用いられてきたが、後続の工
程でコンタクトホールを形成する際、マスク工程作業の
限界により又はマスクのミスアライメントにより素子間
分離膜がエッチングされやすいという問題がある。従っ
て、素子間分離膜がエッチングにより除去された部分で
半導体基板が露出し、それにより接合漏れが発生する。
【0003】図1〜図8は、従来の半導体装置の製造工
程を模式的に示した断面図である。図1〜図8を参照し
て、従来の半導体装置製造における素子間分離膜形成方
法を詳しく説明する。従来の素子間分離膜形成方法及び
それを用いた半導体製造工程は下記のようになされる。
程を模式的に示した断面図である。図1〜図8を参照し
て、従来の半導体装置製造における素子間分離膜形成方
法を詳しく説明する。従来の素子間分離膜形成方法及び
それを用いた半導体製造工程は下記のようになされる。
【0004】まず、図1に示すのように、シリコン基板
(11)上にパッド酸化膜(12)と窒化膜(13)と
を続けて蒸着し、次いで蒸着された窒化膜13の上に素
子間分離領域を限定するための感光膜パターン(14)
を形成する。
(11)上にパッド酸化膜(12)と窒化膜(13)と
を続けて蒸着し、次いで蒸着された窒化膜13の上に素
子間分離領域を限定するための感光膜パターン(14)
を形成する。
【0005】次に、図2に示すように、上記感光膜パタ
ーン(14)をエッチング妨害膜(etch-blocking laye
r )にして、窒化膜(13)及びパッド酸化膜(12)
を異方性エッチングによりパータニングする。
ーン(14)をエッチング妨害膜(etch-blocking laye
r )にして、窒化膜(13)及びパッド酸化膜(12)
を異方性エッチングによりパータニングする。
【0006】その後、図3に示すように、感光膜パター
ン(14)を除去し、次いで洗浄工程を実施する。この
洗浄工程にてパッド酸化膜(12)は部分的にエッチン
グされ、パッド酸化膜(12)のエッジ部が窒化膜(1
3)のパターンの下方中側にもぐりこんだ形で位置付け
られる。続いて、スペーサを形成するため窒化膜(1
5)を蒸着する。
ン(14)を除去し、次いで洗浄工程を実施する。この
洗浄工程にてパッド酸化膜(12)は部分的にエッチン
グされ、パッド酸化膜(12)のエッジ部が窒化膜(1
3)のパターンの下方中側にもぐりこんだ形で位置付け
られる。続いて、スペーサを形成するため窒化膜(1
5)を蒸着する。
【0007】次に、図4に示すように、窒化膜(15)
をエッチングして、窒化膜(13)及びパッド酸化膜
(12)のパターンの側壁に窒化膜スペーサ(15a)
を形成する。
をエッチングして、窒化膜(13)及びパッド酸化膜
(12)のパターンの側壁に窒化膜スペーサ(15a)
を形成する。
【0008】図5に示すように、素子間分離膜を形成す
る領域のシリコン基板(11)を選択的に異方性エッチ
ングして約500Åの深さまで除去する。図5中の符号
“A”は、シリコン基板(11)を異方性エッチングす
ることによって得られた窒化膜スペーサ(15a)のエ
ッジ部に繋がるシリコン基板(11)の部分の縦断面を
示す。
る領域のシリコン基板(11)を選択的に異方性エッチ
ングして約500Åの深さまで除去する。図5中の符号
“A”は、シリコン基板(11)を異方性エッチングす
ることによって得られた窒化膜スペーサ(15a)のエ
ッジ部に繋がるシリコン基板(11)の部分の縦断面を
示す。
【0009】次に、図6に示すように、酸化工程では素
子間分離膜を形成する領域にフィールド酸化膜(16)
を形成する。この際、フィールド酸化膜(16)はシリ
コン基板(11)の内部にシリコン基板11の表面に対
してほとんど直角になるように形成される。
子間分離膜を形成する領域にフィールド酸化膜(16)
を形成する。この際、フィールド酸化膜(16)はシリ
コン基板(11)の内部にシリコン基板11の表面に対
してほとんど直角になるように形成される。
【0010】その後、図7に示すように、窒化膜(1
3)のパターン及び窒化膜スペーサ(15a)を除去し
てから洗浄工程を実施する。続いて、不純物ドーピング
領域(17)等を有する、トランジスタ、ビット線(bi
t line) 等(図示せず)を形成し、層間絶縁膜(18)
として酸化膜を形成した後、コンタクトホールを形成す
るため、感光膜パターン(19)を形成する。
3)のパターン及び窒化膜スペーサ(15a)を除去し
てから洗浄工程を実施する。続いて、不純物ドーピング
領域(17)等を有する、トランジスタ、ビット線(bi
t line) 等(図示せず)を形成し、層間絶縁膜(18)
として酸化膜を形成した後、コンタクトホールを形成す
るため、感光膜パターン(19)を形成する。
【0011】次に、図8に示すように、感光膜パターン
(19)をエッチング妨害膜にして層間絶縁膜(18)
を選択的にエッチングし、コンタクトホールを形成した
後、感光膜パターン(19)を除去する。この際、半導
体装置の高集積化によるマスキング工程の限界及びマス
ク(mask)のミスアライメントにより、図8中の符号
“B”で示されているようにフィールド酸化膜(16)
のエッジ部がエッチングされシリコン基板(11)が露
出することになる。結局、シリコン基板の露出により接
合漏れが発生するので、素子の信頼性を低下させること
になる。
(19)をエッチング妨害膜にして層間絶縁膜(18)
を選択的にエッチングし、コンタクトホールを形成した
後、感光膜パターン(19)を除去する。この際、半導
体装置の高集積化によるマスキング工程の限界及びマス
ク(mask)のミスアライメントにより、図8中の符号
“B”で示されているようにフィールド酸化膜(16)
のエッジ部がエッチングされシリコン基板(11)が露
出することになる。結局、シリコン基板の露出により接
合漏れが発生するので、素子の信頼性を低下させること
になる。
【0012】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解決すべくなされたものであり、本発明の
目的は、マスクのミスアライメントによる素子間分離膜
の損傷を防止することができる、高集積半導体装置のた
めの素子間分離膜の形成方法を提供することにある。
来の問題点を解決すべくなされたものであり、本発明の
目的は、マスクのミスアライメントによる素子間分離膜
の損傷を防止することができる、高集積半導体装置のた
めの素子間分離膜の形成方法を提供することにある。
【0013】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備することを特徴とする。
め、本発明は、半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して酸化防止膜パターンの側壁下方にアンダーカ
ット領域を形成する工程と、素子間分離膜のエッジ部は
アンダーカット領域に位置し、かつ半導体基板表面に露
出しないように、酸化工程により素子間分離膜を形成す
る工程とを具備することを特徴とする。
【0014】ここで、この酸化防止膜パターン形成工程
は、半導体基板上にパッド酸化膜および第1窒化膜を順
に形成する工程と、パッド酸化膜及び第1窒化膜を選択
的にエッチングしてパッド酸化膜及び第1窒化膜の積層
体形状のパターンを形成する工程と、半導体基板の全面
に第2窒化膜を形成する工程と、第2窒化膜を異方性エ
ッチングして第2窒化膜スペーサを形成する工程とを具
備することを特徴とする。
は、半導体基板上にパッド酸化膜および第1窒化膜を順
に形成する工程と、パッド酸化膜及び第1窒化膜を選択
的にエッチングしてパッド酸化膜及び第1窒化膜の積層
体形状のパターンを形成する工程と、半導体基板の全面
に第2窒化膜を形成する工程と、第2窒化膜を異方性エ
ッチングして第2窒化膜スペーサを形成する工程とを具
備することを特徴とする。
【0015】また、この等方性エッチングは、プラズマ
を利用したドライエッチングを含むことを特徴とする。
を利用したドライエッチングを含むことを特徴とする。
【0016】さらに、ドライエッチングは、TCP方式
の装置を用いて、200〜800Wのトップパワー(to
p power)および0〜200Wのボトムパワー(bottom po
wer)で、20〜200mTorrの圧力下、10〜20
0sccmのSF6 、20〜200sccmのHeおよび0〜2
0sccmのO2 雰囲気下で実施されることを特徴とする。
の装置を用いて、200〜800Wのトップパワー(to
p power)および0〜200Wのボトムパワー(bottom po
wer)で、20〜200mTorrの圧力下、10〜20
0sccmのSF6 、20〜200sccmのHeおよび0〜2
0sccmのO2 雰囲気下で実施されることを特徴とする。
【0017】
【発明の実施の形態】以下に図9〜図16を参照して、
本発明の好ましい態様を説明する。本発明の一態様に係
る素子間分離膜及びそれを用いた半導体装置の製造は下
記のようになされる。
本発明の好ましい態様を説明する。本発明の一態様に係
る素子間分離膜及びそれを用いた半導体装置の製造は下
記のようになされる。
【0018】まず、図9に示すように、シリコン基板
(21)上にパッド酸化膜(22)と窒化膜(23)を
蒸着し、次いで素子間分離膜を形成する領域を限定する
ための感光膜パターン(24)を、蒸着された窒化層2
3の上に形成する。
(21)上にパッド酸化膜(22)と窒化膜(23)を
蒸着し、次いで素子間分離膜を形成する領域を限定する
ための感光膜パターン(24)を、蒸着された窒化層2
3の上に形成する。
【0019】次に、図10に示すように、感光膜パター
ン(24)をエッチング妨害膜(etch-blocking layer)
にして、窒化膜(23)及びパッド酸化膜(22)を異
方性エッチングによりパータニングする。
ン(24)をエッチング妨害膜(etch-blocking layer)
にして、窒化膜(23)及びパッド酸化膜(22)を異
方性エッチングによりパータニングする。
【0020】その後、図11に示すように、感光膜パタ
ーン(24)を除去し、次いで洗浄工程を実施する。こ
の洗浄工程にてパッド酸化膜(22)は部分的にエッチ
ングされてパッド酸化膜(22)のエッジ部が窒化膜
(23)のパターンの下方中側にもぐりこんだ形で位置
する。続いて、スペーサを形成するため、第2窒化膜
(25)を蒸着する。
ーン(24)を除去し、次いで洗浄工程を実施する。こ
の洗浄工程にてパッド酸化膜(22)は部分的にエッチ
ングされてパッド酸化膜(22)のエッジ部が窒化膜
(23)のパターンの下方中側にもぐりこんだ形で位置
する。続いて、スペーサを形成するため、第2窒化膜
(25)を蒸着する。
【0021】次に、図12に示すように、第2窒化膜
(25)をエッチングして、窒化膜(23)及びパッド
酸化膜(22)の積層形状のパターンの側壁に、第2窒
化膜スペーサ(25a)を形成する。
(25)をエッチングして、窒化膜(23)及びパッド
酸化膜(22)の積層形状のパターンの側壁に、第2窒
化膜スペーサ(25a)を形成する。
【0022】図13に示すように、窒化膜スペ−サ(2
5a)を形成するためのエッチング装置を用いて連続的
に、シリコン基板(21)を約500Åの深さまで等方
性エッチングして除去する。図13中の符号“C”は、
等方性エッチングによって得られた窒化膜スペーサ(2
5a)のエッジ部に繋がるシリコン基板(21)の部分に
形成されたアンダーカット(under cut) 領域を示す。
5a)を形成するためのエッチング装置を用いて連続的
に、シリコン基板(21)を約500Åの深さまで等方
性エッチングして除去する。図13中の符号“C”は、
等方性エッチングによって得られた窒化膜スペーサ(2
5a)のエッジ部に繋がるシリコン基板(21)の部分に
形成されたアンダーカット(under cut) 領域を示す。
【0023】本発明の一態様において、このエッチング
工程をLRC社製造のTCP(transmission coupled pl
asma) 9408装置を用いて、200〜800Wのトッ
プパワー(top power) および0〜200Wのボトムパワ
ー(bottom power)で、20mTorr 〜200mTrorrの圧力
下、10sccm〜200sccmのSF6 、20 sccm 〜20
0sccnのHe、0sccm〜20sccmのO2 の雰囲気下で実
施する。
工程をLRC社製造のTCP(transmission coupled pl
asma) 9408装置を用いて、200〜800Wのトッ
プパワー(top power) および0〜200Wのボトムパワ
ー(bottom power)で、20mTorr 〜200mTrorrの圧力
下、10sccm〜200sccmのSF6 、20 sccm 〜20
0sccnのHe、0sccm〜20sccmのO2 の雰囲気下で実
施する。
【0024】次に、図14に示すように、酸化工程でフ
ィールド酸化膜(26)を形成する。この際、フィール
ド酸化膜(26)のエッジ部は等方性エッチングで形成
されたアンダーカット領域に位置付けられ、フィールド
酸化膜(26)のエッジ部がシリコン基板表面に露出し
ない。図14中の符号“D”は、窒化膜スペーサ(25
a)のエッジ部につながる部分のシリコン基板(21) に
形成されたアンダーカット領域に位置する。このフィー
ルド酸化膜(26) のエッジ部はシリコン基板表面に露
出していない。
ィールド酸化膜(26)を形成する。この際、フィール
ド酸化膜(26)のエッジ部は等方性エッチングで形成
されたアンダーカット領域に位置付けられ、フィールド
酸化膜(26)のエッジ部がシリコン基板表面に露出し
ない。図14中の符号“D”は、窒化膜スペーサ(25
a)のエッジ部につながる部分のシリコン基板(21) に
形成されたアンダーカット領域に位置する。このフィー
ルド酸化膜(26) のエッジ部はシリコン基板表面に露
出していない。
【0025】その後、図15に示すように、窒化膜(2
3) のパターン及び窒化膜スペーサ(25a)を除去
し、次いで洗浄工程を実施してシリコン基板(21)上
にフィールド酸化膜(26)のみを残す。不純物ドーピ
ング領域(27)等を有する、トランジスタ、ビット線
等(図示せず)を形成する。酸化膜などで層間絶縁膜
(28)を形成する。続いて、層間絶縁膜上の所定の領
域にコンタクトホールを形成するため感光膜パターン
(29)を形成する。
3) のパターン及び窒化膜スペーサ(25a)を除去
し、次いで洗浄工程を実施してシリコン基板(21)上
にフィールド酸化膜(26)のみを残す。不純物ドーピ
ング領域(27)等を有する、トランジスタ、ビット線
等(図示せず)を形成する。酸化膜などで層間絶縁膜
(28)を形成する。続いて、層間絶縁膜上の所定の領
域にコンタクトホールを形成するため感光膜パターン
(29)を形成する。
【0026】次に、図16に示すように、酸化膜の層間
絶縁膜(28)を選択的にエッチングしてコンタクトホ
ールを形成した後、感光膜パターン(29)を除去す
る。この際、図16中の符号“E”のように、フィール
ド酸化膜(26)のエッジ部がシリコン基板表面を露出
させないので、半導体素子の高集積化による、マスキン
グ工程の限界及びマスクのミスアライメントが生じて
も、フィールド酸化膜(26)の損傷を防ぐことができ
る。従って、シリコン基板の露出による接合漏れの発生
を防止できる。
絶縁膜(28)を選択的にエッチングしてコンタクトホ
ールを形成した後、感光膜パターン(29)を除去す
る。この際、図16中の符号“E”のように、フィール
ド酸化膜(26)のエッジ部がシリコン基板表面を露出
させないので、半導体素子の高集積化による、マスキン
グ工程の限界及びマスクのミスアライメントが生じて
も、フィールド酸化膜(26)の損傷を防ぐことができ
る。従って、シリコン基板の露出による接合漏れの発生
を防止できる。
【0027】ただし、本発明は前述の実施例及び添付の
図面に限定されるものではなく、本発明の技術的思想の
範囲内で、種々の置換、変形、及び変更が可能である。
図面に限定されるものではなく、本発明の技術的思想の
範囲内で、種々の置換、変形、及び変更が可能である。
【0028】
【発明の効果】上述したように、本発明によれば、工程
余裕度が少ない高集積素子の製造工程で、マスクのミス
アライメントによる素子間分離膜の損傷は、素子間分離
膜のエッジ部を半導体基板表面に露出しないように絶縁
膜を形成することで防ぐことができ、これにより結合漏
れ電流の増加を阻止して、半導体素子の信頼度を向上さ
せることができる。
余裕度が少ない高集積素子の製造工程で、マスクのミス
アライメントによる素子間分離膜の損傷は、素子間分離
膜のエッジ部を半導体基板表面に露出しないように絶縁
膜を形成することで防ぐことができ、これにより結合漏
れ電流の増加を阻止して、半導体素子の信頼度を向上さ
せることができる。
【図1】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図2】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図3】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図4】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図5】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図6】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図7】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図8】従来の半導体装置製造の工程を示す断面図であ
る。
る。
【図9】本発明の一態様に係る半導体装置製造の工程を
示す断面図である。
示す断面図である。
【図10】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図11】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図12】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図13】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図14】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図15】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
【図16】本発明の一態様に係る半導体装置製造の工程
を示す断面図である。
を示す断面図である。
11、21 シリコン基板 12、22 パッド酸化膜 13、15 窒化膜 14、19 感光膜パターン 15a、25a 窒化膜スペーサ 16、26 フィールド酸化膜 17、27 不純物ドーピング領域 18、28 層間絶縁膜 23、25 窒化膜 24、29 感光膜パターン
Claims (4)
- 【請求項1】 半導体基板上に素子間分離膜を形成する
領域を露出させるための酸化防止膜パターン形成工程
と、露出された半導体基板を等方性エッチングで選択的
に除去して前記酸化防止膜パターンの側壁下方にアンダ
ーカット領域を形成する工程と、素子間分離膜のエッジ
部が前記アンダーカット領域に位置し、かつ半導体基板
表面に露出しないように、酸化工程により素子間分離膜
を形成する工程とを具備することを特徴とする半導体装
置の素子間分離膜形成方法。 - 【請求項2】 前記酸化防止膜パターン形成工程が、前
記半導体基板上にパッド酸化膜および第1窒化膜を順に
形成する工程と、前記パッド酸化膜及び第1窒化膜を選
択的にエッチングしてパッド酸化膜及び第1窒化膜の積
層体形状のパターンを形成する工程と、前記半導体基板
の全面に第2窒化膜を形成する工程と、前記第2窒化膜
を異方性エッチングして第2窒化膜スペーサを形成する
工程とを具備することを特徴とする請求項1に記載の半
導体装置の素子間分離膜形成方法。 - 【請求項3】 前記等方性エッチングは、プラズマを利
用したドライエッチングを含むことを特徴とする請求項
1又は請求項2のいずれかに記載の半導体装置の素子間
分離膜形成方法。 - 【請求項4】 前記ドライエッチングは、TCP方式の
装置を用いて、200〜800Wのトップパワー(top
power)および0〜200Wのボトムパワー(bottom powe
r)で、20〜200mTorrの圧力下、10〜200
sccmのSF6、20〜200sccmのHeおよび0〜20s
ccmのO2 雰囲気下で実施されることを特徴とする請求
項3に記載の半導体装置の素子間分離膜形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1996-69247 | 1996-12-20 | ||
KR1019960069247A KR100219043B1 (ko) | 1996-12-20 | 1996-12-20 | 반도체 장치의 소자분리막 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189574A true JPH10189574A (ja) | 1998-07-21 |
Family
ID=19489845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9353760A Pending JPH10189574A (ja) | 1996-12-20 | 1997-12-22 | 半導体装置の素子間分離膜形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5913133A (ja) |
JP (1) | JPH10189574A (ja) |
KR (1) | KR100219043B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100237630B1 (ko) * | 1997-03-24 | 2000-01-15 | 김영환 | 반도체 소자의 격리 구조 제조 방법 |
KR100247939B1 (ko) * | 1997-09-08 | 2000-03-15 | 윤종용 | 화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법 |
US20040259323A1 (en) * | 1999-05-11 | 2004-12-23 | Wei-Kang King | Semiconductor structure containing field oxide and method for fabricating the same |
TW413887B (en) * | 1999-06-09 | 2000-12-01 | Mosel Vitelic Inc | Method for forming trench-type power metal oxide semiconductor field effect transistor |
US6537895B1 (en) | 2000-11-14 | 2003-03-25 | Atmel Corporation | Method of forming shallow trench isolation in a silicon wafer |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
KR960011861B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체장치의 소자 분리 방법 |
US5824594A (en) * | 1996-04-29 | 1998-10-20 | Samsung Electronics Co., Ltd. | Integrated circuit device isolating methods including silicon spacers and oxidation barrier films |
KR0183879B1 (ko) * | 1996-06-07 | 1999-04-15 | 김광호 | 반도체장치의 소자분리막 형성방법 |
-
1996
- 1996-12-20 KR KR1019960069247A patent/KR100219043B1/ko not_active IP Right Cessation
-
1997
- 1997-12-17 US US08/992,642 patent/US5913133A/en not_active Expired - Lifetime
- 1997-12-22 JP JP9353760A patent/JPH10189574A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
KR100219043B1 (ko) | 1999-09-01 |
US5913133A (en) | 1999-06-15 |
KR19980050424A (ko) | 1998-09-15 |
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