JPH09293842A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

Info

Publication number
JPH09293842A
JPH09293842A JP8131008A JP13100896A JPH09293842A JP H09293842 A JPH09293842 A JP H09293842A JP 8131008 A JP8131008 A JP 8131008A JP 13100896 A JP13100896 A JP 13100896A JP H09293842 A JPH09293842 A JP H09293842A
Authority
JP
Japan
Prior art keywords
gate
layer
semiconductor memory
control gate
locos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8131008A
Other languages
English (en)
Inventor
Kiyoshi Yamaguchi
清 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP8131008A priority Critical patent/JPH09293842A/ja
Priority to US08/846,009 priority patent/US6093603A/en
Publication of JPH09293842A publication Critical patent/JPH09293842A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】 【課題】 半導体記憶素子間を分離するために長方形状
のＬＯＣＯＳを設ける場合にも、各ゲートとＬＯＣＯＳ
並びに拡散層とＬＯＣＯＳとの重ね合わせ余裕をなく
し、微細化を図る。 【解決手段】 メモリセルアレイ内の各素子間の素子分
離用のＬＯＣＯＳ１６０の形成時に、ＬＯＣＯＳ１６０
を選択ゲート４７が形成される方向と平行にストライプ
状に形成し、その後、ＬＯＣＯＳ１６０と垂直に、浮遊
ゲート４４，制御ゲート４５を含む積層ゲート部を形成
し、その後、選択トランジスタとなる部分及び積層ゲー
ト部の上部の選択トランジスタ側の一部分が覆い隠され
るように、制御ゲート４５と平行にストライプ状のレジ
スト層５０を形成し、上記レジスト層５０と上記積層ゲ
ート部をマスクとして、ＬＯＣＯＳ１６０のエッチング
を行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特に浮遊ゲートを有しかつ電気的に書
き込みおよび消去可能な不揮発性の半導体記憶装置の製
造方法に関する。
【０００２】
【従来の技術】電気的に書き換え消去可能な不揮発性の
半導体記憶装置(ＥＥＰＲＯＭ)は、従来、１ｂｉｔ当り
２つのトランジスタで構成されていたため、面積が大き
く、これによるコスト高によって一部の限られた用途に
しか使われていなかった。これに対し、近年、１ｂｉｔ
あたり１トランジスタで構成されるフラッシュＥＥＰＲ
ＯＭが、次世代の記憶装置として研究開発が進められて
いる。このフラッシュメモリの１つとして、米国特許第
５,２８０,４４６号に示されている方式のものがある。
【０００３】図１８は、米国特許第５,２８０,４４６号
に示されている半導体記憶素子の断面図である。図１８
を参照すると、この半導体記憶素子では、ｐ型半導体基
板４１上に、これを酸化して得られた第１の絶縁薄膜４
２が形成され、この絶縁薄膜４２上に、不純物がドープ
された第１のポリシリコン層(多結晶シリコン層)(４４)
が堆積され、この第１のポリシリコン層(４４)上に第２
の絶縁層５０が堆積されている。第２の絶縁層５０は、
第１のポリシリコン層(４４)を酸化することによって得
られるシリコン酸化物ＳｉＯ2であっても良いし、シリ
コン酸化物とシリコン窒化物との混合体(ＯＮＯ)であっ
ても良い。第２の絶縁層５０および第１のポリシリコン
層(４４)をパターンエッチングすることで、浮遊ゲート
４４が形成され、また、第２の絶縁層５０上に第２のポ
リシリコン層(４５)を堆積し、第２のポリシリコン層
(４５)をパターンエッチングすることで、制御ゲート４
５が形成されている。すなわち、第１のポリシリコン層
が浮遊ゲート４４として機能し、また、第２のポリシリ
コン層が制御ゲート４５として機能するようになってい
る。なお、第１のポリシリコン層，第２の絶縁層，第２
のポリシリコン層の積層構造を２重積層構造と称す。
【０００４】また、ｐ型半導体基板４１には、ｎ型ドー
パントを注入することで、ドレイン４８およびソース４
９が形成されている。また、上記２重積層構造上には、
第３の絶縁層５１が堆積され、これをパターンエッチン
グした後、制御ゲート電極４５，ドレイン４８，ソース
４９を覆うように選択ゲート４７が形成されている。
【０００５】図１９は図１８の半導体記憶素子の等価回
路である。この半導体記憶素子は、不揮発性の記憶素子
として機能し、この半導体記憶素子では、これへのプロ
ミング中(記憶動作中)、ドレイン４８に５Ｖを印加し、
制御ゲート４５に１２Ｖを印加し、選択ゲート４７に２
Ｖを印加する。これにより、浮遊ゲート４４下のチャネ
ル領域が強くＯＮになり、浮遊ゲートトランジスタのソ
ース側(図７の位置Ｎ)の電圧は、ドレイン電圧(５Ｖ)と
なる。一方、選択ゲート４７下のチャネル領域は、弱く
ＯＮになり、選択ゲート４７下のチャネル領域における
電圧降下は非常に小さく、位置Ｍでの電圧は、ほぼ零と
なる。これによって、位置Ｍと位置Ｎとの間に電位差が
生ずる。この電位差によって、位置Ｍと位置Ｎとの間で
チャネルエレクトロンは加速され、ホットエレクトロン
となる。これらのホットエレクトロンは、制御ゲート４
５からの電圧によって浮遊ゲート４４中に注入される。
このように、図１８の構成では、電子は、浮遊ゲート４
４のソース側で、浮遊ゲート４４内に注入されるので、
通常のドレイン側注入に比べて電子の注入効率が高く、
これによって単一電源化が可能となる。
【０００６】図２０，図２１は図１８の半導体記憶素子
(メモリセル)を用いて構成された４×４(４行，４列)の
メモリセルアレイ(半導体記憶装置)の断面図，平面図で
ある。この半導体記憶装置(メモリセルアレイ)では、選
択ゲート４７(ＳＧ)は、制御ゲート４５(ＣＧ)，ドレイ
ン４８，ソース４９上を、制御ゲート４５とは垂直の方
向に一方向に延びている。また、ドレイン４８およびソ
ース４９は、制御ゲート(ＣＧ)と平行に延び、交互に配
置されている。このように、制御ゲート(ＣＧ)，ドレイ
ン，ソースは、列方向に延び、選択ゲート(ＳＧ)は、行
方向に延びている。
【０００７】換言すれば、この半導体記憶装置は、各半
導体記憶素子が、半導体基板４１上に第１の絶縁薄膜
(ゲート酸化膜)４２を介して形成される浮遊ゲート電極
４４と、前記浮遊ゲート電極４４を第２の絶縁膜(ＯＮ
Ｏ積層膜)５０を介して覆うライン状の制御ゲート電極
４５と、前記浮遊ゲート４４と前記制御ゲート４５の２
重積層構造の上方及び側面を絶縁膜(５１，５０等)を介
して這い、且つ、基板４１上の第１の絶縁薄膜(ゲート
酸化膜)４２を介して基板４１上の一部を這い、上記制
御ゲート電極４５に対して垂直方向に配されるライン状
の選択ゲート電極４７と、上記制御ゲート電極４５に対
して平行方向に、且つ、交互に配されるライン状の基板
拡散領域(ソース４９及びドレイン４８)とを有し、基板
拡散領域の一方(ソース４９)が、制御ゲート４５（ある
いは、上記２重積層構造）に対してオフセットして配さ
れており、制御ゲート電極４５と選択ゲート電極４７に
より各半導体記憶素子領域のマトリックス選択が可能と
なるような配置がなされたものとなっている。
【０００８】図２２には図２０，図２１の半導体記憶装
置(メモリセルアレイ)の等価回路が示されている。図２
２を参照すると、例えばメモリセルＰ１を選択し、これ
を記憶動作させる場合には、ドレイン線Ｄ１およびソー
ス線Ｓ２に５Ｖを印加し、制御ゲートＣＧ１，ＣＧ２に
１２Ｖを印加し、選択ゲートＳＧ１に約２Ｖの低電圧を
印加する。これ以外の線は接地電位に保持する。なお、
ソース線Ｓ２に５Ｖを印加するのは、Ｐ１と同じ行にあ
る隣接セル(非選択セル)Ｐ５に記憶がなされないように
するためである。また、ドレインＤ１とソースＳ２との
間の電位差を０Ｖにすることによって、隣接セル(非選
択セル)Ｐ５へのホットエレクトロンの生成を阻止して
いる。さらに、ソースＳ２は、浮遊ゲートと重なり合っ
ていないので、ノイズ等の発生を阻止できる。
【０００９】選択メモリセルＰ１は、上述のように、浮
遊ゲートのソース側からの電子(ホットエレクトロン)注
入によって、これに記憶動作等を行なわせることができ
る。このようにして、単一の５Ｖ電源だけを用いて、こ
のメモリ回路を動作させることが可能となる。また、図
２０，図２１，図２２のメモリセルアレイでは、制御ゲ
ート(ＣＧ)と選択ゲート(ＳＧ)とによって素子(セル)を
マトリックス選択できることから、コンタクトレスＮＯ
Ｒ方式で配線した場合、隣り合ったメモリセル同士でソ
ース線，ドレイン線の拡散層を共有でき，これによっ
て，メモリアレイ面積の低減を実現している。
【００１０】
【発明が解決しようとする課題】ところで、上述の半導
体記憶装置(メモリセルアレイ)においては、メモリセル
アレイ内の素子(セル)間分離用に長方形状のＬＯＣＯＳ
(局部酸化構造)１５０が必要となる。この長方形状のＬ
ＯＣＯＳ１５０は、微細化を進めていくと、図２３に示
すように、角が丸くなる。特に、リソグラフィー時の光
の波長とパターンの最小寸法が同程度となる０．３５〜
０．４μｍ世代以降のデバイスで、角の丸みはより顕著
となる。このため、図２０，図２１の従来の半導体記憶
装置では、積層ゲートとＬＯＣＯＳとのマスク合わせ余
裕Ｘ２、ならびにソース拡散層とＬＯＣＯＳとのマスク
合わせ余裕Ｘ５をもたせることが必要となり、また、各
ゲートとＬＯＣＯＳ並びに拡散層とＬＯＣＯＳとの重ね
合わせ余裕を他の寸法と同様にスケーリングができな
く、このことが半導体記憶装置の微細化を制限する要因
となっている。
【００１１】本発明は、上述のような半導体記憶素子間
を分離するために長方形状のＬＯＣＯＳを設ける場合に
も、各ゲートとＬＯＣＯＳ並びに拡散層とＬＯＣＯＳと
の重ね合わせ余裕をなくすことが可能であって、微細化
を図ることの可能な半導体記憶装置の製造方法を提供す
ることを目的としている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明では、各半導体記憶素子間の素
子分離用のＬＯＣＯＳ形成時に、ＬＯＣＯＳを選択ゲー
トが形成される方向と平行にストライプ状に形成し、そ
の後、このＬＯＣＯＳと垂直に、浮遊ゲート，制御ゲー
トを含む積層ゲート部を形成し、その後、選択トランジ
スタとなる部分及び上記積層ゲート部の上部の選択トラ
ンジスタ側の一部分が覆い隠されるように、選択ゲート
と平行にストライプ状のレジスト層を形成し、上記レジ
スト層と上記積層ゲート部とをマスクとして、ＬＯＣＯ
Ｓのエッチングを行ない、その後上記レジスト層と上記
積層ゲート部とをマスクとしてソース線及びドレイン線
となる不純物拡散層を形成し、その後選択ゲートを形成
するので、従来微細化の妨げとなっていた、積層ゲート
とＬＯＣＯＳとのマスク合わせ余裕、ならびにソース拡
散層とＬＯＣＯＳとのマスク合わせ余裕は、自己整合さ
れることによって必要なくなる。また、パターンニング
もストライプの組み合わせによって行なわれるため、Ｌ
ＯＣＯＳの角の丸まりも生ぜず、浮遊ゲートとＬＯＣＯ
Ｓとのマスク合わせ余裕も小さくできる。これらのこと
によって、従来に比べて、装置の微細化を行なうことが
でき、特にリソグラフィー時の光の波長とパターン寸法
が同程度となる０．３５〜０．４μｍ世代以降では、そ
の効果が顕著となる。
【００１３】また、請求項２記載の発明では、各半導体
記憶素子が形成される領域全体に、浮遊ゲートとなるシ
リコン層を形成し、その上層に、酸素の拡散を抑止する
ための酸化抑止層を形成し、その後、選択ゲートが形成
される方向と平行な方向に、上記酸化抑止層と上記シリ
コン層をストライプ状にエッチングし、この酸化抑止層
をマスクとして、基板の酸化を行なって、各半導体記憶
素子間の素子分離用のＬＯＣＯＳを形成し、その後、こ
のＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御ゲート
および各絶縁層が積層されている積層ゲート部を形成
し、その後、選択トランジスタとなる部分及び上記積層
ゲート部の上部の選択トランジスタ側の一部分が覆い隠
されるように、制御ゲートと平行に、ストライプ状のレ
ジスト層を形成し、上記レジスト層と上記積層ゲート部
をマスクとして、ＬＯＣＯＳのエッチングを行ない、そ
の後、上記レジスト層と上記積層ゲート部とをマスクと
してソース線及びドレイン線となる不純物拡散層を形成
し、その後、選択ゲートを形成するので、従来微細化の
妨げとなっていた、積層ゲートとＬＯＣＯＳとのマスク
合わせ余裕，ソース拡散層とＬＯＣＯＳとのマスク合わ
せ余裕、ならびに浮遊ゲートとＬＯＣＯＳとのマスク合
わせ余裕は、自己整合されることによって必要なくな
る。これにより、従来に比べて、より一層、装置の微細
化を行なうことができ、特にリソグラフィー時の光の波
長とパターン寸法が同程度となる０．３５〜０．４μｍ
世代以降では、その効果が顕著となる。
【００１４】また、請求項３記載の発明では、各半導体
記憶素子が形成される領域全体に、浮遊ゲートとなるシ
リコン層を形成し、その上層に、酸素の拡散を抑止する
ための酸化抑止層を形成し、その後、選択ゲートが形成
される方向に平行な方向に上記酸化抑止層をストライプ
状にエッチングし、この酸化抑止層をマスクとして、シ
リコン層の酸化を行なって各半導体記憶素子間の素子分
離用のＬＯＣＯＳを形成し、その後、このＬＯＣＯＳと
垂直な方向に、浮遊ゲート，制御ゲートおよび各絶縁層
が積層されている積層ゲート部を形成し、その後、選択
トランジスタとなる部分及び上記積層ゲート部の上部の
選択トランジスタ側の一部分が覆い隠されるように、制
御ゲートと平行に、ストライプ状のレジスト層を形成
し、上記レジスト層と上記積層ゲート部をマスクとし
て、ＬＯＣＯＳのエッチングを行ない、その後、上記レ
ジスト層と上記積層ゲート部とをマスクとしてソース線
及びドレイン線となる不純物拡散層を形成し、その後、
選択ゲートを形成するので、従来微細化の妨げとなって
いた、積層ゲートとＬＯＣＯＳとのマスク合わせ余裕，
ソース拡散層とＬＯＣＯＳとのマスク合わせ余裕、なら
びに浮遊ゲートとＬＯＣＯＳとのマスク合わせ余裕は、
自己整合されることによって必要なくなる。これによ
り、従来に比べて、より一層、装置の微細化を行なうこ
とができ、特にリソグラフィー時の光の波長とパターン
寸法が同程度となる０．３５〜０．４μｍ世代以降で
は、その効果が顕著となる。
【００１５】また、請求項４，請求項５記載の発明で
は、各半導体記憶素子が形成される領域全体に、浮遊ゲ
ートとなるシリコン層を形成し、その上層に、酸素の拡
散を抑止するための酸化抑止層を形成し、その後、選択
ゲートが形成される方向と平行な方向に上記酸化抑止層
と上記シリコン層とをストライプ状にエッチングし、次
いで、浮遊ゲート，酸化抑止層の側壁に側壁保護層を自
己整合で形成し、その後、酸化抑止層および側壁保護層
をマスクとして、基板の酸化を行ない、各半導体記憶素
子間の素子分離用のＬＯＣＯＳを形成し、その後、この
ＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御ゲートお
よび各絶縁層が積層されている積層ゲート部を形成し、
その後、選択トランジスタとなる部分及び上記積層ゲー
ト部の上部の選択トランジスタ側の一部分が覆い隠され
るように、制御ゲートと平行に、ストライプ状のレジス
ト層を形成し、上記レジスト層と上記積層ゲート部をマ
スクとして、ＬＯＣＯＳのエッチングを行ない、その
後、上記レジスト層と上記積層ゲート部とをマスクとし
てソース線及びドレイン線となる不純物拡散層を形成
し、その後、選択ゲートを形成するか、あるいは、各半
導体記憶素子が形成される領域全体に、浮遊ゲートとな
るシリコン層を形成し、選択ゲートが形成される方向と
平行な方向に、該シリコン層をストライプ状にエッチン
グし、しかる後、ストライプ状に形成されたシリコン層
の上面部および側壁部を覆うように、酸化抑止層を形成
し、次いで、浮遊ゲート，酸化抑止層の側壁に側壁保護
層を自己整合で形成し、その後、酸化抑止層および側壁
保護層をマスクとして、基板の酸化を行ない、各半導体
記憶素子間の素子分離用のＬＯＣＯＳを形成し、その
後、このＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御
ゲートおよび各絶縁層が積層されている積層ゲート部を
形成し、その後、選択トランジスタとなる部分及び上記
積層ゲート部の上部の選択トランジスタ側の一部分が覆
い隠されるように、制御ゲートと平行に、ストライプ状
のレジスト層を形成し、上記レジスト層と上記積層ゲー
ト部をマスクとして、ＬＯＣＯＳのエッチングを行な
い、その後、上記レジスト層と上記積層ゲート部とをマ
スクとしてソース線及びドレイン線となる不純物拡散層
を形成し、その後、選択ゲートを形成するので、従来微
細化の妨げとなっていた、積層ゲートとＬＯＣＯＳとの
マスク合わせ余裕，ソース拡散層とＬＯＣＯＳとのマス
ク合わせ余裕、ならびに浮遊ゲートとＬＯＣＯＳとのマ
スク合わせ余裕は、自己整合されることによって必要な
くなる。これにより、従来に比べて、より一層、装置の
微細化を行なうことができ、特にリソグラフィー時の光
の波長とパターン寸法が同程度となる０．３５〜０．４
μｍ世代以降では、その効果が顕著となる。
【００１６】また、請求項６記載の発明では、ＬＯＣＯ
Ｓのエッチングを行なう際に浮遊ゲート，制御ゲートを
含む積層ゲート部の最上層をシリコン窒化膜とすること
によって、ＬＯＣＯＳエッチングの際に、ゲート酸化膜
や、浮遊ゲート・制御ゲート間絶縁膜に対するダメージ
を軽減することができる。
【００１７】また、請求項７記載の発明では、ＬＯＣＯ
Ｓのエッチングを行なう際に、浮遊ゲート，制御ゲート
を含む積層ゲート部の側壁部分が積層ゲートに対して自
己整合的に形成された保護層によって覆われていること
によって、ＬＯＣＯＳエッチングの際に、制御ゲート上
のシリコン酸化膜がエッチングされるのを防止し、この
シリコン酸化膜の膜厚が薄くなることを防止することが
できる。
【００１８】また、請求項８記載の発明では、ＬＯＣＯ
Ｓのエッチングを行なう際に、積層ゲート部の側壁部分
の保護層の最上層がシリコン窒化膜で形成されているこ
とによって、ＬＯＣＯＳエッチングによって側壁保護層
が薄くなることを防止することができる。
【００１９】また、請求項９記載の発明では、ソース領
域およびドレイン領域を形成するための不純物のイオン
注入を、少なくとも異なる２つの方向から行なうことに
よって、ＬＯＣＯＳエッチングによって生じるソース
線，ドレイン線の部分の段差による影響(すなわち、こ
の段差がイオン注入を阻止する影となることによる影
響)がなくなり、ソース線，ドレイン線の抵抗値が高く
なるのを防止できる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明に係る半導体記憶装置
の第１の構成例を示す図(平面図)である。図１を参照す
ると、この半導体記憶装置は、図１８に示したと同様の
半導体記憶素子(メモリセル)がマトリックス状に配置さ
れ、図２０，図２１に示したと同様のメモリセルアレイ
として構成されている。
【００２１】従って、図１の半導体記憶装置(メモリセ
ルアレイ)においても、選択ゲート４７(ＳＧ)は、制御
ゲート４５(ＣＧ)，ドレイン４８，ソース４９上を、制
御ゲート４５とは垂直の方向に一方向に延びている。ま
た、ドレイン４８およびソース４９は、制御ゲート(Ｃ
Ｇ)と平行に延び、交互に配置されている。すなわち、
制御ゲート(ＣＧ)，ドレイン，ソースは、列方向に延
び、選択ゲート(ＳＧ)は、行方向に延びている。
【００２２】換言すれば、図１の半導体記憶装置は、各
半導体記憶素子が図１８に示したものと同様のものとな
っている。すなわち、図１の半導体記憶装置の各半導体
記憶素子は、図１８に示したように、半導体基板４１上
に第１の絶縁薄膜(ゲート酸化膜)４２を介して形成され
る浮遊ゲート電極４４と、前記浮遊ゲート電極４４を第
２の絶縁膜(例えばＯＮＯ積層膜)５０を介して覆うライ
ン状の制御ゲート電極４５と、前記浮遊ゲート４４と前
記制御ゲート４５の２重積層構造の上方及び側面を絶縁
膜(５１，５０等)を介して這い、且つ、基板４１上の第
１の絶縁薄膜(ゲート酸化膜)４２を介して基板４１上の
一部を這い、上記制御ゲート電極４５に対して垂直方向
に配されるライン状の選択ゲート電極４７と、上記制御
ゲート電極４５に対して平行方向に、且つ、交互に配さ
れるライン状の基板拡散領域(ソース４９及びドレイン
４８)とを有し、基板拡散領域の一方(ソース４９)が、
制御ゲート４５(あるいは、上記２重積層構造)に対して
オフセットして配されており、制御ゲート電極４５と選
択ゲート電極４７により各半導体記憶素子領域のマトリ
ックス選択が可能となるような配置がなされたものとな
っている。なお、図１８の半導体記憶素子において、符
号５３で示す領域部分(オフセット部分)を、以後、選択
トランジスタと称す。
【００２３】従って、図１の半導体記憶装置(メモリセ
ルアレイ)の等価回路も、図２０，図２１の半導体記憶
装置と同様に、図２２に示すようなものとなり、例えば
メモリセルＰ１を選択し、これを記憶動作させる場合に
は、ドレイン線Ｄ１およびソース線Ｓ２に５Ｖを印加
し、制御ゲートＣＧ１，ＣＧ２に１２Ｖを印加し、選択
ゲートＳＧ１に約２Ｖの低電圧を印加する。これ以外の
線は接地電位に保持する。
【００２４】これにより、選択メモリセルＰ１では、そ
の浮遊ゲートのソース側から電子(ホットエレクトロン)
が注入され、これに記憶動作を行なわせることができ
る。このようにして、単一の５Ｖ電源だけを用いて、こ
のメモリ回路を動作させることが可能となる。また、こ
の図１のメモリセルアレイでは、制御ゲート(ＣＧ)と選
択ゲート(ＳＧ)とによって素子をマトリックス選択でき
ることから、コンタクトレスＮＯＲ方式で配線した場
合、隣り合ったメモリセル同士でソース線，ドレイン線
の拡散層を共有でき，これによって，メモリアレイ面積
の低減を実現できる。
【００２５】ところで、このような半導体記憶装置(メ
モリセルアレイ)においては、前述のように、メモリセ
ルアレイ内の素子(セル)間分離用に長方形状のＬＯＣＯ
Ｓ(局部酸化構造)を設けるが、従来の半導体記憶装置の
製造方法では、半導体記憶装置の微細化を進めていく
と、長方形状のＬＯＣＯＳの角が丸くなり、このため、
従来では、ＬＯＣＯＳに積層ゲートとのマスク合わせ余
裕Ｘ２、ならびにソース拡散層とのマスク合わせ余裕Ｘ
５をもたせることなどが必要となり、このことが半導体
記憶装置の微細化を制限する要因となっている。
【００２６】これに対し、本発明では、微細化を進める
場合にも、長方形のＬＯＣＯＳの角に丸みが生じないよ
うに半導体記憶装置を作製することを意図しており、各
ゲートとＬＯＣＯＳ並びに拡散層とＬＯＣＯＳとの重ね
合わせ余裕をなくし、微細化の図れる半導体記憶装置を
提供することを意図している。
【００２７】図２，図３は図１の半導体記憶装置の製造
工程例を示す図である。図１の半導体記憶装置を製造す
るには、先ず、ｐ型半導体基板４１上にＬＯＣＯＳ１６
０をストライプ状に形成する(図２(ａ))。
【００２８】次に、ｐ型半導体基板４１の表面を熱酸化
して第１の絶縁薄膜(ゲート酸化膜)４２(図２，図３に
は図示せず)を形成し、その上層に浮遊ゲートとなるべ
きポリシリコン層(多結晶シリコン層)４４を成膜する。
その後、ＬＯＣＯＳ１６０上のポリシリコン層４４を取
り除くように(ＬＯＣＯＳ１６０上が開口するように)、
ポリシリコン層４４をＬＯＣＯＳ１６０と平行に、スト
ライプ状にエッチングする(図２(ｂ))。
【００２９】その後、全面に、浮遊ゲート，制御ゲート
間の第２の絶縁膜(例えばシリコン酸化膜・シリコン窒
化膜・シリコン酸化膜のＯＮＯ積層層)を形成し、さら
に、その上層全面に制御ゲートとなるべきポリシリコン
層(多結晶シリコン層)４５を成膜し、さらにその上層全
面に、制御ゲート，選択ゲート間の絶縁膜となるシリコ
ン酸化膜層を成膜し、さらにその上層全面に、ＬＯＣＯ
Ｓエッチング時のマスク層となるシリコン窒化膜層を成
膜する。
【００３０】その後、ＬＯＣＯＳ１６０と垂直な方向
に、ストライプ状に上層から浮遊ゲート４４までをエッ
チングして、浮遊ゲート４４，制御ゲート４５および各
絶縁層が積層されている積層ゲート部(２重積層構造)を
形成する。その後、選択トランジスタ５３となる部分及
び上記２重積層構造の上部の選択トランジスタ側の一部
分が覆い隠されるように、制御ゲート４５と平行に、ス
トライプ状のレジスト層５０を形成する(図２(ｃ))。ま
た、全面にシリコン酸化膜を成膜し、これをエッチング
バックすることによって、上記積層ゲート部(２重積層
構造)の側壁に自己整合プロセスによってシリコン酸化
膜による保護層(図示せず)を形成する。
【００３１】その後、上記レジスト層５０ならびに積層
ゲート部(２重積層構造)をマスクとしてＬＯＣＯＳ１６
０を基板４１までエッチングし、その後、さらに上記レ
ジスト層５０ならびに積層ゲート部(２重積層構造)をマ
スクとして、ＬＯＣＯＳの除去された基板４１の表面に
ｎ型不純物を注入し、ドレイン拡散層４８ならびにソー
ス拡散層４９を形成する(図３(ｄ))。
【００３２】その後、レジスト層５０ならびに積層ゲー
ト部(２重積層構造)の最上層のシリコン窒化膜層を除去
し、熱酸化によって選択トランジスタ５３となる部分に
ゲート酸化膜層を形成する。
【００３３】その後、選択ゲート４７となるポリシリコ
ン層(多結晶シリコン層)，硅化タングステン層を順次に
ウエハー全面に形成し、ＬＯＣＯＳ１６０の上部を開口
するように、かつ積層ゲート部(２重積層構造)に対して
垂直な方向にストライプ状にエッチングを行ない、選択
ゲート４７を形成する(第３図(ｅ))。
【００３４】以上の工程によって、図１の半導体記憶装
置を作製することができる。換言すれば、図１の半導体
記憶装置は、メモリセルアレイ内の各素子(セル)間の素
子分離用のＬＯＣＯＳ１６０の形成時に、ＬＯＣＯＳ１
６０を選択ゲート４７が形成される方向と平行にストラ
イプ状に形成し、その後、このＬＯＣＯＳ１６０と垂直
に、浮遊ゲート４４，制御ゲート４５を含む積層ゲート
部(２重積層構造)を形成し、その後、選択トランジスタ
５３となる部分及び上記積層ゲート部の上部の選択トラ
ンジスタ側の一部分が覆い隠されるように、制御ゲート
４５と平行にストライプ状のレジスト層５０を形成し、
上記レジスト層５０と上記積層ゲート部(２重積層構造)
をマスクとして、ＬＯＣＯＳ１６０のエッチングを行な
い、その後、上記レジスト層５０と上記積層ゲート部と
をマスクとしてソース線４９及びドレイン線４８となる
ｎ型不純物拡散層を形成し、その後、選択ゲート４７を
形成することによって作製することができる。
【００３５】図１の半導体記憶装置と比較するため、図
４には、前述した従来の半導体記憶装置(図２０，図２
１の半導体記憶装置と同様の半導体記憶装置)が示され
ている。
【００３６】図４において、従来微細化の妨げとなって
いた、積層ゲート部とＬＯＣＯＳとのマスク合わせ余裕
Ｘ２、ならびにソース拡散層４９とＬＯＣＯＳとのマス
ク合わせ余裕Ｘ５は、図１に示す本発明の半導体記憶装
置においては、自己整合されることによって必要なくな
る。また、図２，図３の工程例では、パターニングもス
トライプの組み合わせによって行なわれるため、長方形
状のＬＯＣＯＳの角の丸まりも生じず、浮遊ゲート４４
とＬＯＣＯＳとのマスク合わせ余裕Ｙ２，Ｙ４も小さく
できる。これらのことによって、本発明では、従来に比
べて、半導体記憶装置の微細化を行なうことが可能とな
り、特にリソグラフィー時の光の波長とパターン寸法が
同程度となる０．３５〜０．４μｍ世代以降のデバイス
では、その効果が顕著となる。
【００３７】また、図２，図３の工程例では、ＬＯＣＯ
Ｓ１６０のエッチングを行なう際に、浮遊ゲート４４，
制御ゲート４５を含む積層ゲート部(２重積層構造)の最
上層をシリコン窒化膜としており、これにより、ＬＯＣ
ＯＳエッチングの際に制御ゲート４５上のシリコン酸化
膜がエッチングされるのを防止し、制御ゲート４５上の
シリコン酸化膜の膜厚が薄くなるのを防止できる。
【００３８】また、図２，図３の工程例では、ＬＯＣＯ
Ｓ１６０のエッチングを行なう際に、浮遊ゲート４４，
制御ゲート４５を含む積層ゲート部(２重積層構造)の側
壁部分が、積層ゲート部(２重積層構造)に対して自己整
合的に形成された保護層(図示せず)によって覆われてい
るため、ＬＯＣＯＳエッチングの際、ゲート酸化膜や、
浮遊ゲート４４と制御ゲート４５との間の絶縁膜(第２
の絶縁膜)に対するダメージを軽減できる。
【００３９】図５は本発明に係る半導体記憶装置の第２
の構成例を示す図である。図５の半導体記憶装置では、
図１の半導体記憶装置において形成されたＬＯＣＯＳ１
６０に対し、さらに、ＬＯＣＯＳのＹ方向の幅がより狭
く形成されている。すなわち、図１の半導体記憶装置で
は、ＬＯＣＯＳ１６０のＹ方向の幅は、(Ｙ２＋Ｙ３＋
Ｙ４)であるのに対し、図５の半導体記憶装置では、浮
遊ゲート４４とＬＯＣＯＳとのマスク合わせ余裕Ｙ２，
Ｙ４がさらに不要となって、ＬＯＣＯＳ１７０のＹ方向
の幅は、Ｙ３となり、(Ｙ２＋Ｙ４)だけ、図１の半導体
記憶装置のＬＯＣＯＳ１６０に対し、狭く形成されてい
る。これにより、図５の半導体記憶装置では、Ｙ方向
に、(Ｙ２＋Ｙ４)分だけ、さらに微細化を進めることが
可能となる。
【００４０】図６，図７は図５の半導体記憶装置の製造
工程例を示す図である。図５の半導体記憶装置を製造す
るには、まず、ｐ型半導体基板４１上に熱酸化によって
ゲート酸化膜を形成し、その上層に、浮遊ゲートとなる
ポリシリコン層(多結晶シリコン層)４４と酸化抑止層と
なるシリコン窒化膜層５４とを全面に形成し、選択ゲー
トが形成される方向と平行な方向に、酸化抑止層(シリ
コン窒化膜)５４とポリシリコン層４４とをスリット状
にエッチングする(図６(ａ))。図８には、酸化抑止層
(シリコン窒化膜)５４とポリシリコン層４４とをストラ
イプ状(スリット状)にエッチングした状態(図６(ａ)の
Ｙ−Ｙ’線に沿った断面図)が示されている。
【００４１】そして、この酸化抑止層(シリコン窒化膜
層)５４をマスクとし、基板４１の酸化を行ない、各素
子間分離用のＬＯＣＯＳ１７０を基板４１に形成する。
しかる後、酸化抑止用のシリコン窒化膜５４を取り除
く。
【００４２】その後、全面に、浮遊ゲート，制御ゲート
間の第２の絶縁膜(例えばシリコン酸化膜・シリコン窒
化膜・シリコン酸化膜のＯＮＯ積層層)を形成し、さら
に、その上層全面に制御ゲートとなるべきポリシリコン
層(多結晶シリコン層)４５を成膜し、さらにその上層全
面に、制御ゲート，選択ゲート間絶縁膜となるシリコン
酸化膜層を成膜し、さらにその上層全面に、ＬＯＣＯＳ
エッチング時のマスク層となるシリコン窒化膜層を成膜
する。
【００４３】その後、ＬＯＣＯＳ１７０と垂直な方向
に、ストライプ状に上層から浮遊ゲート４４までをエッ
チングして、浮遊ゲート４４，制御ゲート４５および各
絶縁層が積層されている積層ゲート部(２重積層構造)を
形成する。その後、選択トランジスタ５３となる部分お
よび上記積層ゲート部(２重積層構造)の上部の選択トラ
ンジスタ側の一部分が覆い隠されるように、制御ゲート
４５と平行に、ストライプ状のレジスト層５０を形成す
る(図６(ｂ))。また、全面にシリコン酸化膜を成膜し、
これをエッチバックすることによって、上記積層ゲート
部(２重積層構造)の側壁に自己整合プロセスによってシ
リコン酸化膜による保護層(図示せず)を形成する。
【００４４】その後、上記レジスト層５０ならびに積層
ゲート部(２重積層構造)をマスクとしてＬＯＣＯＳ１７
０を基板４１までエッチングし、その後、さらに上記レ
ジスト層５０ならびに積層ゲート部(２重積層構造)をマ
スクとして、ＬＯＣＯＳの除去された基板４１の表面に
ｎ型不純物を注入して、ドレイン拡散層４８ならびにソ
ース拡散層４９を形成する(図６(ｃ))。
【００４５】その後、レジスト層５０ならびに積層ゲー
ト部(２重積層構造)の最上層のシリコン窒化膜を除去
し、熱酸化によって選択トランジスタ５３となる部分に
ゲート酸化膜層を形成する。
【００４６】その後、選択ゲート４７となるポリシリコ
ン層(多結晶シリコン層)，硅化タングステン層を順次に
形成し、ＬＯＣＯＳ構造の上部を開口するように、かつ
積層ゲート部(２重積層構造)に対して垂直な方向にエッ
チングを行ない、選択ゲート４７を形成する(図７
(ｄ))。
【００４７】以上の工程によって、図５の半導体記憶装
置を作製することができる。換言すれば、図５の半導体
記憶装置は、先ず、メモリセルアレイを形成する領域全
体に、浮遊ゲート４４となるシリコン層を形成し、その
上層に、酸素の拡散を抑止するための酸化抑止層(薄膜)
５４を形成し、その後、図８に示すように、選択ゲート
４７が形成される方向と平行な方向に、上記酸化抑止層
５４と上記シリコン層４４をストライプ状にエッチング
し(上記シリコン層をエッチングすることで浮遊ゲート
４４を形成し)、この酸化抑止層５４をマスクとして、
基板５１の酸化を行ない、メモリセルアレイ内の各素子
(セル)間の素子分離用のＬＯＣＯＳ１７０を形成し、そ
の後、このＬＯＣＯＳ１７０と垂直な方向に、浮遊ゲー
ト４４，制御ゲート４５および各絶縁層が積層されてい
る積層ゲート部(２重積層構造)を形成し、その後、選択
トランジスタ５３となる部分及び上記積層ゲート部(２
重積層構造)の上部の選択トランジスタ側の一部分が覆
い隠されるように、制御ゲート４５と平行に、ストライ
プ状のレジスト層５０を形成し、上記レジスト層５０と
上記積層ゲート部(２重積層構造)をマスクとして、ＬＯ
ＣＯＳ１７０のエッチングを行ない、その後、上記レジ
スト層５０と上記積層ゲート部とをマスクとしてソース
線４９及びドレイン線４８となるｎ型不純物拡散層を形
成し、その後、選択ゲート４７を形成することによって
作製することができる。
【００４８】図５の半導体記憶装置では、従来微細化の
妨げとなっていた、積層ゲート部とＬＯＣＯＳとのマス
ク合わせ余裕Ｘ２，ソース拡散層とＬＯＣＯＳとのマス
ク合わせ余裕Ｘ５は、図１の半導体記憶装置と同様に、
自己整合されることによって必要なくなる。さらに、図
５の半導体記憶装置では、浮遊ゲート４４とＬＯＣＯＳ
とのマスク合わせ余裕Ｙ２，Ｙ４も、自己整合されるこ
とによって必要なくなる。すなわち、図５の半導体記憶
装置では、図１の半導体記憶装置において形成されたＬ
ＯＣＯＳ１６０に対し、さらに、ＬＯＣＯＳ１７０のＹ
方向の幅がより狭く形成されている。具体的に、図１の
半導体記憶装置では、ＬＯＣＯＳ１６０のＹ方向の幅
は、(Ｙ２＋Ｙ３＋Ｙ４)であるのに対し、図５の半導体
記憶装置では、ＬＯＣＯＳ１７０のＹ方向の幅は、Ｙ３
であり、(Ｙ２＋Ｙ４)だけ、図１の半導体記憶装置に対
し、狭く形成されている。これにより、Ｙ方向に、(Ｙ
２＋Ｙ４)分だけ、さらに微細化を進めることが可能と
なる。
【００４９】このように、図５の半導体記憶装置，図６
乃至図８の製造工程例では、従来に比べて、より一層、
装置の微細化を行なうことが可能となり、特にリソグラ
フィー時の光の波長とパターン寸法が同程度となる０．
３５〜０．４μｍ世代以降のデバイスでは、その効果が
顕著となる。
【００５０】また、図６乃至図７の工程例では、ＬＯＣ
ＯＳ１７０のエッチングを行なう際に、浮遊ゲート４
４，制御ゲート４５を含む積層ゲート部(２重積層構造)
の最上層がシリコン窒化膜となっていることからＬＯＣ
ＯＳエッチングの際には、制御ゲート４５上のシリコン
酸化膜がエッチングされるのを防止し、制御ゲート４５
上のシリコン酸化膜の膜厚が薄くなることを防止でき
る。
【００５１】また、図６，図７の工程例では、ＬＯＣＯ
Ｓ１７０のエッチングを行なう際に、浮遊ゲート４４，
制御ゲート４５を含む積層ゲート部(２重積層構造)の側
壁部分が、積層ゲート部(２重積層構造)に対して自己整
合的に形成された保護層によって覆われているため、Ｌ
ＯＣＯＳエッチングの際、ゲート酸化膜や、浮遊ゲート
４４と制御ゲート４５との間の絶縁膜(第２の絶縁膜)に
対するダメージを軽減できる。
【００５２】図９は図５の半導体記憶装置の変形例を示
す図である。図９の半導体記憶装置は、図５の半導体記
憶装置とほぼ同様の構成となっているが、図９の半導体
記憶装置は、そのＬＯＣＯＳの作製工程，構造につい
て、図５の半導体記憶装置と異にしている。すなわち、
図５の半導体記憶装置では、基板４１の一部を酸化して
ＬＯＣＯＳ１７０が形成されるが、図９の半導体記憶装
置では、基板４１上のシリコン層の一部を酸化してＬＯ
ＣＯＳ１８０が形成される点において、相違している。
【００５３】図１０，図１１は図９の半導体記憶装置の
製造工程例を示す図である。図９の半導体記憶装置を製
造するには、まず、ｐ型半導体基板４１上に熱酸化によ
ってゲート酸化膜を形成し、その上層に浮遊ゲートとな
るポリシリコン層(多結晶シリコン層)４４と酸化抑止層
となるシリコン窒化膜層５４とを全面に形成し、選択ゲ
ート４７が形成される方向と平行な方向に、酸化抑止層
(シリコン窒化膜)５４のみをストライプ状(スリット)状
にエッチングする(図１０(ａ))。図１２には、酸化抑止
層５４をストライプ状にエッチングした状態(図１０
(ａ)のＹ−Ｙ’線に沿った断面図)が示されている。
【００５４】この工程例では、この酸化抑止層５４をマ
スクとして、ポリシリコン層(多結晶シリコン層)４４
(さらには基板４１)の酸化を行なって、メモリセルアレ
イ内の各素子(セル)間の素子分離用のＬＯＣＯＳ１８０
を形成する。しかる後、酸化抑止用のシリコン窒化膜５
４を取り除く。
【００５５】その後、全面に浮遊ゲート，制御ゲート間
の第２の絶縁膜(例えばシリコン酸化膜・シリコン窒化
膜・シリコン酸化膜のＯＮＯ積層層)を形成し、さらに
その上層全面に制御ゲートポリシリコン層(多結晶シリ
コン層)４５を成膜し、さらにその上層全面に、制御ゲ
ート，選択ゲート間絶縁膜となるシリコン酸化膜層を成
膜し、さらにその上層全面にＬＯＣＯＳエッチング時の
マスク層となるシリコン窒化膜層を成膜する。
【００５６】その後、ＬＯＣＯＳ１８０と垂直な方向
に、ストライプ状に上層から浮遊ゲート４４までをエッ
チングして、浮遊ゲート４４，制御ゲート４５および各
絶縁層が積層されている積層ゲート部(２重積層構造)を
形成する。その後、選択トランジスタ５３となる部分お
よび上記積層ゲート部(２重積層構造)の上部の選択トラ
ンジスタ側の一部分が覆い隠されるように、制御ゲート
４５と平行に、ストライプ状のレジスト層５０を形成す
る(図１０(ｂ))。また、全面にシリコン酸化膜を成膜
し、これをエッチバックすることによって、上記積層ゲ
ート部(２重積層構造)の側壁に自己整合プロセスによっ
てシリコン酸化膜による保護層(図示せず)を形成する。
【００５７】その後、上記レジスト層５０ならびに積層
ゲート部(２重積層構造)をマスクとしてＬＯＣＯＳ１８
０を基板４１までエッチングし、その後、さらに上記レ
ジスト層５０ならびに積層ゲート部(２重積層構造)をマ
スクとして、ＬＯＣＯＳの除去された基板４１の表面に
ｎ型不純物を注入して、ドレイン拡散層４８ならびにソ
ース拡散層４９を形成する(図１０(ｃ))。
【００５８】その後、レジスト層５０ならびに積層ゲー
ト部(２重積層構造)の最上層のシリコン窒化膜層を除去
し、熱酸化によって選択トランジスタ５３となる部分に
ゲート酸化膜層を形成する。
【００５９】その後、選択ゲート４７となるポリシリコ
ン層(多結晶シリコン層)，硅化タングステン層を順次に
形成し、ＬＯＣＯＳ１８０の上部を開口するように、か
つ積層ゲート部(２重積層構造)に対して垂直な方向にエ
ッチングを行ない、選択ゲート４７を形成する(図１１
(ｄ))。
【００６０】以上の工程によって、図９の半導体記憶装
置を作製することができる。換言すれば、図９の半導体
記憶装置は、先ず、メモリセルアレイを形成する領域全
体に、浮遊ゲート４４となるシリコン層を形成し、その
上層に、酸素の拡散を抑止するための酸化抑止層(薄膜)
５４を形成し、その後、選択ゲートが形成される方向に
平行な方向に上記酸化抑止層５４をストライプ状にエッ
チングし、この酸化抑止層５４をマスクとして、シリコ
ン層４４の酸化を行ない、メモリセルアレイ内の各素子
(セル)間の素子分離用のＬＯＣＯＳ１８０を形成し、そ
の後、このＬＯＣＯＳ１８０と垂直な方向に、浮遊ゲー
ト４４，制御ゲート４５および各絶縁層が積層されてい
る積層ゲート部(２重積層構造)を形成し、その後、選択
トランジスタ５３となる部分及び上記積層ゲート部(２
重積層構造)の上部の選択トランジスタ側の一部分が覆
い隠されるように、制御ゲート４５と垂直に、ストライ
プ状のレジスト層５０を形成し、上記レジスト層５０と
上記積層ゲート部(２重積層構造)をマスクとして、ＬＯ
ＣＯＳ１８０のエッチングを行ない、その後、上記レジ
スト層５０と上記積層ゲート部とをマスクとしてソース
線４９及びドレイン線４８となるｎ型不純物拡散層を形
成し、その後、選択ゲート４７を形成することによって
作製することができる。
【００６１】図９の半導体記憶装置，図１０乃至図１１
の製造工程例では、図５の半導体記憶装置と同様に、従
来微細化の妨げとなっていた、積層ゲート部とＬＯＣＯ
Ｓとのマスク合わせ余裕Ｘ２，ソース拡散層とＬＯＣＯ
Ｓとのマスク合わせ余裕Ｘ５のみならず、浮遊ゲートと
ＬＯＣＯＳとのマスク合わせ余裕Ｙ２，Ｙ４について
も、自己整合されることによって必要なくなる。これに
より、従来に比べて、より一層の装置の微細化を行なう
ことが可能となり、特にリソグラフィー時の光の波長と
パターン寸法が同程度となる０．３５〜０．４μｍ世代
以降では、その効果が顕著となる。
【００６２】また、図１０乃至図１１の工程例では、Ｌ
ＯＣＯＳ１８０のエッチングを行なう際に、浮遊ゲート
４４，制御ゲート４５を含む積層ゲート部(２重積層構
造)の最上層がシリコン窒化膜となっていることから、
ＬＯＣＯＳエッチングの際には、制御ゲート４５上のシ
リコン酸化膜がエッチングされるのを防止し、制御ゲー
ト４５上のシリコン酸化膜の膜厚が薄くなることを防止
できる。
【００６３】また、図１０，図１１の工程例では、ＬＯ
ＣＯＳ１８０のエッチングを行なう際に、浮遊ゲート４
４，制御ゲート４５を含む積層ゲート部の側壁部分が積
層ゲート部に対して自己整合的に形成された保護層によ
って覆われているため、ＬＯＣＯＳエッチングの際、ゲ
ート酸化膜や、浮遊ゲート４４と制御ゲート４５との間
の絶縁膜に対するダメージを軽減できる。
【００６４】図１３は図５の半導体記憶装置の他の変形
例を示す図である。また、図１４は図１３の半導体記憶
装置のｎ型不純物拡散層形成前(ソース，ドレイン形成
前)の断面図(後述する図１５(ｂ)のＸ−Ｘ’線に沿った
断面図)である。図１３，図１４の半導体記憶装置は、
図５の半導体記憶装置とほぼ同様の構成となっている
が、図１３，図１４の半導体記憶装置は、そのＬＯＣＯ
Ｓを作製する際の工程において、図５の半導体記憶装置
のＬＯＣＯＳ作製工程と異にしている。すなわち、図５
の半導体記憶装置を作製する場合、シリコン層４４およ
び酸化抑止層５４をエッチングし、エッチングされたシ
リコン層４４の側壁を露出させた状態で、基板４１の一
部を酸化してＬＯＣＯＳ１７０を形成したが、図１３，
図１４の半導体記憶装置を作製する場合には、シリコン
層４４および酸化抑止層５４をエッチングし、エッチン
グされたシリコン層４４の側壁にさらに保護層を設けた
上で、基板４１の一部を酸化してＬＯＣＯＳ１９０を形
成する点において、相違している。
【００６５】図１５，図１６は図１３，図１４の半導体
記憶装置の製造工程例を示す図である。図１３，図１４
の半導体記憶装置を製造するには、まず、ｐ型半導体基
板４１上に熱酸化によってゲート酸化膜４２を形成し、
その上層に、浮遊ゲートとなるポリシリコン層(多結晶
シリコン層)４４と酸化抑止層となるシリコン窒化膜層
５４とを全面に形成し、選択ゲート４７が形成される方
向と平行な方向に、酸化抑止層(シリコン窒化膜)５４と
ポリシリコン層４４とをストライプ状(スリット状)にエ
ッチングする(図１５(ａ))。
【００６６】次に、全面にシリコン窒化膜を成膜し、こ
れをエッチバックすることによって、浮遊ゲート４４，
酸化抑止用シリコン窒化膜層５４の側壁に側壁保護層１
０９(図１５には図示せず)を自己整合で形成する。図１
７には、浮遊ゲート４４，酸化抑止層５４の側壁に保護
層１０９が形成された状態(図１５(ａ)のＹ−Ｙ’線に
沿った断面図)が示されている。
【００６７】この工程例では、この酸化抑止層５４，保
護層１０９をマスクとして、基板４１の酸化を行ない、
メモリセルアレイ内の各素子(セル)間分離用のＬＯＣＯ
Ｓ１９０を基板４１に形成する。しかる後、酸化抑止層
５４，保護層１０９を取り除く。
【００６８】その後、全面に浮遊ゲート４４，制御ゲー
ト４５間の第２の絶縁膜５０(図１４の例では、シリコ
ン酸化膜１１１・シリコン窒化膜１１２・シリコン酸化
膜１１３のＯＮＯ積層層)を形成し、さらに、その上層
全面に制御ゲートとなるべきポリシリコン層(多結晶シ
リコン層)４５を成膜し、さらにその上層全面に、制御
ゲート４５，選択ゲート４７間の絶縁膜５１となるシリ
コン酸化膜層を成膜し、さらにその上層全面に、ＬＯＣ
ＯＳエッチング時のマスク層となるシリコン窒化膜層１
１５を成膜する。
【００６９】その後、ＬＯＣＯＳ１９０と垂直な方向に
ストライプ状に上層から浮遊ゲート４４までをエッチン
グして、浮遊ゲート４４，制御ゲート４５および各絶縁
層が積層されている積層ゲート部(２重積層構造)１２０
を形成する。その後、選択トランジスタ５３となる部分
および上記積層ゲート部(２重積層構造)１２０の上部の
選択トランジスタ側の一部分が覆い隠されるように、制
御ゲート４５と平行に、ストライプ状のレジスト層５０
を形成する(図１５(ｂ))。
【００７０】次に、全面にシリコン酸化膜を成膜し、こ
れをエッチバックすることによって、図１４に示すよう
に、上記積層ゲート部(２重積層構造)１２０の側壁に自
己整合プロセスによってシリコン酸化膜による保護層１
１６を形成する。
【００７１】さらに、全面にシリコン窒化膜を成膜し、
これをエッチバックすることによって、上記積層ゲート
部１２０の側壁に自己整合プロセスでシリコン窒化膜に
よる保護層１１７を形成する。
【００７２】その後、上記レジスト層５０ならびに積層
ゲート部(２重積層構造)１２０をマスクとしてＬＯＣＯ
Ｓ１９０を基板４１までエッチングし、その後、さらに
上記レジスト層５０ならびに積層ゲート部(２重積層構
造)１２０をマスクとして、ＬＯＣＯＳの除去された基
板４１の表面にｎ型不純物を注入して、ドレイン拡散層
４８ならびにソース拡散層４９を形成する(図１５
(ｃ))。なお、この際、主面斜め上方でかつ制御ゲート
４５と平行な方向でかつ対向する２つの方向(図１５
(ｃ)の矢印Ａ，Ａ’の方向)からｎ型不純物を注入す
る。
【００７３】その後、レジスト層５０ならびに積層ゲー
ト部(２重積層構造)１２０の最上層のシリコン窒化膜層
１１５を除去し、熱酸化によって選択トランジスタ５３
となる部分にゲート酸化膜層を形成する。
【００７４】その後、選択ゲート４７となるポリシリコ
ン層(多結晶シリコン層)，硅化タングステン層を順次に
形成し、ＬＯＣＯＳ１９０の上部を開口するように、か
つ積層ゲート部(２重積層構造)１２０に対して垂直な方
向にエッチングを行ない、選択ゲート４７を形成する
(図１６(ｄ))。
【００７５】以上の工程によって図１３の半導体記憶装
置を作製することができる。換言すれば、図１３の半導
体記憶装置は、先ず、メモリセルアレイを形成する領域
全体に、浮遊ゲート４４となるシリコン層を形成し、そ
の上層に、酸素の拡散を抑止するための酸化抑止層(薄
膜)５４を形成し、その後、選択ゲートが形成される方
向と平行な方向に上記酸化抑止層５４と上記シリコン層
４４とをストライプ状にエッチングし(上記シリコン層
をエッチングすることで浮遊ゲート４４を形成し)、次
いで、浮遊ゲート４４，酸化抑止用シリコン窒化膜層５
４の側壁に側壁保護層１０９(図１５には図示せず)を自
己整合で形成し、その後、酸化抑止層５４および側壁保
護層１０９をマスクとして、基板４１の酸化を行ない、
メモリセルアレイ内の各素子(セル)間の素子分離用のＬ
ＯＣＯＳ１９０を形成し、その後、このＬＯＣＯＳ１９
０と垂直な方向に、浮遊ゲート４４，制御ゲート４５お
よび各絶縁層が積層されている積層ゲート部(２重積層
構造)１２０を形成し、その後、選択トランジスタ５３
となる部分及び上記積層ゲート部(２重積層構造)１２０
の上部の選択トランジスタ側の一部分が覆い隠されるよ
うに、制御ゲート４５と垂直に、ストライプ状のレジス
ト層５０を形成し、上記レジスト層５０と上記積層ゲー
ト部(２重積層構造)をマスクとして、ＬＯＣＯＳ１９０
のエッチングを行ない、その後、上記レジスト層５０と
上記積層ゲート部とをマスクとしてソース線４９及びド
レイン線４８となるｎ型不純物拡散層を形成し、その
後、選択ゲート４７を形成することによって作製するこ
とができる。
【００７６】図１３，図１４の半導体記憶装置，図１５
乃至図１６の製造工程例では、図５の半導体記憶装置と
同様に、従来微細化の妨げとなっていた、積層ゲート部
とＬＯＣＯＳとのマスク合わせ余裕Ｘ２，ソース拡散層
とＬＯＣＯＳとのマスク合わせ余裕Ｘ５のみならず、浮
遊ゲートとＬＯＣＯＳとのマスク合わせ余裕Ｙ２，Ｙ４
についても、自己整合されることによって必要なくな
る。これにより、従来に比べて、より一層の装置の微細
化を行なうことが可能となり、特にリソグラフィー時の
光の波長とパターン寸法が同程度となる０．３５〜０．
４μｍ世代以降では、その効果が顕著となる。
【００７７】また、図１５乃至図１６の工程例では、Ｌ
ＯＣＯＳ１９０のエッチングを行なう際に、浮遊ゲート
４４と制御ゲート４５の積層ゲート部(２重積層構造)１
２０の最上層がシリコン窒化膜１１５となっていること
から、ＬＯＣＯＳエッチングの際には、制御ゲート４５
上のシリコン酸化膜５１がエッチングされるのを防止
し、制御ゲート４５上のシリコン酸化膜５１の膜厚が薄
くなることを防止できる。
【００７８】また、図１５，図１６の工程例では、ＬＯ
ＣＯＳ１９０のエッチングを行なう際に、浮遊ゲート４
４，制御ゲート４５を含む積層ゲート部１２０の側壁部
分が積層ゲート部に対して自己整合的に形成された保護
層１１６，１１７によって覆われているため、ＬＯＣＯ
Ｓエッチングの際、ゲート酸化膜や、浮遊ゲート４４と
制御ゲート４５との間の絶縁膜に対するダメージを軽減
できる。
【００７９】さらに、図１３の半導体記憶装置，図１
５，図１６の工程例では、ソースおよびドレインを形成
する際、ｎ型不純物のドーピングをイオン注入で行な
い、かつこのイオン注入を、少なくとも異なる２つの方
向(上記例では、Ａ，Ａ’の方向)から行なっており、Ｌ
ＯＣＯＳエッチングによって生じるソース線４９，ドレ
イン線４８の部分の段差による影響(すなわち、この段
差がイオン注入を阻止する影となることによる影響)が
なくなり、ソース線４９，ドレイン線４８の抵抗値が高
くなるのを防止できる。
【００８０】また、図１３の半導体装置，図１５，図１
６の工程例では、ＬＯＣＯＳのエッチングを行なう際
に、積層ゲート部１２０の側壁部分の保護層の最上層が
シリコン窒化膜１１５で形成されていることから、ＬＯ
ＣＯＳエッチングによって側壁保護層が薄くなることを
軽減できる。
【００８１】なお、図１５，図１６の工程例では、ｐ型
半導体基板４１上に熱酸化によってゲート酸化膜４２を
形成し、その上層に、浮遊ゲートとなるポリシリコン層
(多結晶シリコン層)４４と酸化抑止層となるシリコン窒
化膜層５４とを全面に形成し、選択ゲートが形成される
方向と平行な方向に、酸化抑止層(シリコン窒化膜)５４
とポリシリコン層４４とをストライプ状(スリット状)に
エッチングしたが、これのかわりに、ｐ型半導体基板４
１上全面に熱酸化によってゲート酸化膜４２を形成し、
その上層に、浮遊ゲートとなるポリシリコン層(多結晶
シリコン層)４４を全面に形成し、選択ゲート４７が形
成される方向と平行な方向に、ポリシリコン層(多結晶
シリコン層)４４をストライプ状に(スリット状に)エッ
チングし、しかる後、ストライプ状に形成されたシリコ
ン層４４の上面部および側壁部を覆うように、酸化抑止
層となるシリコン窒化膜層５４を形成することもでき
る。
【００８２】
【発明の効果】以上に説明したように、請求項１記載の
発明によれば、各半導体記憶素子間の素子分離用のＬＯ
ＣＯＳ形成時に、ＬＯＣＯＳを選択ゲートが形成される
方向と平行にストライプ状に形成し、その後、このＬＯ
ＣＯＳと垂直に、浮遊ゲート，制御ゲートを含む積層ゲ
ート部を形成し、その後、選択トランジスタとなる部分
及び上記積層ゲート部の上部の選択トランジスタ側の一
部分が覆い隠されるように、選択ゲートと平行にストラ
イプ状のレジスト層を形成し、上記レジスト層と上記積
層ゲート部とをマスクとして、ＬＯＣＯＳのエッチング
を行ない、その後上記レジスト層と上記積層ゲート部と
をマスクとしてソース線及びドレイン線となる不純物拡
散層を形成し、その後選択ゲートを形成するので、従来
微細化の妨げとなっていた、積層ゲートとＬＯＣＯＳと
のマスク合わせ余裕、ならびにソース拡散層とＬＯＣＯ
Ｓとのマスク合わせ余裕は、自己整合されることによっ
て必要なくなる。また、パターンニングもストライプの
組み合わせによって行なわれるため、ＬＯＣＯＳの角の
丸まりも生ぜず、浮遊ゲートとＬＯＣＯＳとのマスク合
わせ余裕も小さくできる。これらのことによって、従来
に比べて、装置の微細化を行なうことができ、特にリソ
グラフィー時の光の波長とパターン寸法が同程度となる
０．３５〜０．４μｍ世代以降では、その効果が顕著と
なる。
【００８３】また、請求項２記載の発明によれば、各半
導体記憶素子が形成される領域全体に、浮遊ゲートとな
るシリコン層を形成し、その上層に、酸素の拡散を抑止
するための酸化抑止層を形成し、その後、選択ゲートが
形成される方向と平行な方向に、上記酸化抑止層と上記
シリコン層をストライプ状にエッチングし、この酸化抑
止層をマスクとして、基板の酸化を行なって、各半導体
記憶素子間の素子分離用のＬＯＣＯＳを形成し、その
後、このＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御
ゲートおよび各絶縁層が積層されている積層ゲート部を
形成し、その後、選択トランジスタとなる部分及び上記
積層ゲート部の上部の選択トランジスタ側の一部分が覆
い隠されるように、制御ゲートと平行に、ストライプ状
のレジスト層を形成し、上記レジスト層と上記積層ゲー
ト部をマスクとして、ＬＯＣＯＳのエッチングを行な
い、その後、上記レジスト層と上記積層ゲート部とをマ
スクとしてソース線及びドレイン線となる不純物拡散層
を形成し、その後、選択ゲートを形成するので、従来微
細化の妨げとなっていた、積層ゲートとＬＯＣＯＳとの
マスク合わせ余裕，ソース拡散層とＬＯＣＯＳとのマス
ク合わせ余裕、ならびに浮遊ゲートとＬＯＣＯＳとのマ
スク合わせ余裕は、自己整合されることによって必要な
くなる。これにより、従来に比べて、より一層、装置の
微細化を行なうことができ、特にリソグラフィー時の光
の波長とパターン寸法が同程度となる０．３５〜０．４
μｍ世代以降では、その効果が顕著となる。
【００８４】また、請求項３記載の発明によれば、各半
導体記憶素子が形成される領域全体に、浮遊ゲートとな
るシリコン層を形成し、その上層に、酸素の拡散を抑止
するための酸化抑止層を形成し、その後、選択ゲートが
形成される方向に平行な方向に上記酸化抑止層をストラ
イプ状にエッチングし、この酸化抑止層をマスクとし
て、シリコン層の酸化を行なって各半導体記憶素子間の
素子分離用のＬＯＣＯＳを形成し、その後、このＬＯＣ
ＯＳと垂直な方向に、浮遊ゲート，制御ゲートおよび各
絶縁層が積層されている積層ゲート部を形成し、その
後、選択トランジスタとなる部分及び上記積層ゲート部
の上部の選択トランジスタ側の一部分が覆い隠されるよ
うに、制御ゲートと平行に、ストライプ状のレジスト層
を形成し、上記レジスト層と上記積層ゲート部をマスク
として、ＬＯＣＯＳのエッチングを行ない、その後、上
記レジスト層と上記積層ゲート部とをマスクとしてソー
ス線及びドレイン線となる不純物拡散層を形成し、その
後、選択ゲートを形成するので、従来微細化の妨げとな
っていた、積層ゲートとＬＯＣＯＳとのマスク合わせ余
裕，ソース拡散層とＬＯＣＯＳとのマスク合わせ余裕、
ならびに浮遊ゲートとＬＯＣＯＳとのマスク合わせ余裕
は、自己整合されることによって必要なくなる。これに
より、従来に比べて、より一層、装置の微細化を行なう
ことができ、特にリソグラフィー時の光の波長とパター
ン寸法が同程度となる０．３５〜０．４μｍ世代以降で
は、その効果が顕著となる。
【００８５】また、請求項４，請求項５記載の発明によ
れば、各半導体記憶素子が形成される領域全体に、浮遊
ゲートとなるシリコン層を形成し、その上層に、酸素の
拡散を抑止するための酸化抑止層を形成し、その後、選
択ゲートが形成される方向と平行な方向に上記酸化抑止
層と上記シリコン層とをストライプ状にエッチングし、
次いで、浮遊ゲート，酸化抑止層の側壁に側壁保護層を
自己整合で形成し、その後、酸化抑止層および側壁保護
層をマスクとして、基板の酸化を行ない、各半導体記憶
素子間の素子分離用のＬＯＣＯＳを形成し、その後、こ
のＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御ゲート
および各絶縁層が積層されている積層ゲート部を形成
し、その後、選択トランジスタとなる部分及び上記積層
ゲート部の上部の選択トランジスタ側の一部分が覆い隠
されるように、制御ゲートと平行に、ストライプ状のレ
ジスト層を形成し、上記レジスト層と上記積層ゲート部
をマスクとして、ＬＯＣＯＳのエッチングを行ない、そ
の後、上記レジスト層と上記積層ゲート部とをマスクと
してソース線及びドレイン線となる不純物拡散層を形成
し、その後、選択ゲートを形成するか、あるいは、各半
導体記憶素子が形成される領域全体に、浮遊ゲートとな
るシリコン層を形成し、選択ゲートが形成される方向と
平行な方向に、該シリコン層をストライプ状にエッチン
グし、しかる後、ストライプ状に形成されたシリコン層
の上面部および側壁部を覆うように、酸化抑止層を形成
し、次いで、浮遊ゲート，酸化抑止層の側壁に側壁保護
層を自己整合で形成し、その後、酸化抑止層および側壁
保護層をマスクとして、基板の酸化を行ない、各半導体
記憶素子間の素子分離用のＬＯＣＯＳを形成し、その
後、このＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御
ゲートおよび各絶縁層が積層されている積層ゲート部を
形成し、その後、選択トランジスタとなる部分及び上記
積層ゲート部の上部の選択トランジスタ側の一部分が覆
い隠されるように、制御ゲートと平行に、ストライプ状
のレジスト層を形成し、上記レジスト層と上記積層ゲー
ト部をマスクとして、ＬＯＣＯＳのエッチングを行な
い、その後、上記レジスト層と上記積層ゲート部とをマ
スクとしてソース線及びドレイン線となる不純物拡散層
を形成し、その後、選択ゲートを形成するので、従来微
細化の妨げとなっていた、積層ゲートとＬＯＣＯＳとの
マスク合わせ余裕，ソース拡散層とＬＯＣＯＳとのマス
ク合わせ余裕、ならびに浮遊ゲートとＬＯＣＯＳとのマ
スク合わせ余裕は、自己整合されることによって必要な
くなる。これにより、従来に比べて、より一層、装置の
微細化を行なうことができ、特にリソグラフィー時の光
の波長とパターン寸法が同程度となる０．３５〜０．４
μｍ世代以降では、その効果が顕著となる。
【００８６】また、請求項６記載の発明によれば、ＬＯ
ＣＯＳのエッチングを行なう際に浮遊ゲート，制御ゲー
トを含む積層ゲート部の最上層をシリコン窒化膜とする
ことによって、ＬＯＣＯＳエッチングの際に、ゲート酸
化膜や、浮遊ゲート・制御ゲート間絶縁膜に対するダメ
ージを軽減することができる。
【００８７】また、請求項７記載の発明によれば、ＬＯ
ＣＯＳのエッチングを行なう際に、浮遊ゲート，制御ゲ
ートを含む積層ゲート部の側壁部分が積層ゲートに対し
て自己整合的に形成された保護層によって覆われている
ことによって、ＬＯＣＯＳエッチングの際に、制御ゲー
ト上のシリコン酸化膜がエッチングされるのを防止し、
このシリコン酸化膜の膜厚が薄くなることを防止するこ
とができる。
【００８８】また、請求項８記載の発明によれば、ＬＯ
ＣＯＳのエッチングを行なう際に、積層ゲート部の側壁
部分の保護層の最上層がシリコン窒化膜で形成されてい
ることによって、ＬＯＣＯＳエッチングによって側壁保
護層が薄くなることを防止することができる。
【００８９】また、請求項９記載の発明によれば、ソー
ス領域およびドレイン領域を形成するための不純物のイ
オン注入を、少なくとも異なる２つの方向から行なうこ
とによって、ＬＯＣＯＳエッチングによって生じるソー
ス線，ドレイン線の部分の段差による影響(すなわち、
この段差がイオン注入を阻止する影となることによる影
響)がなくなり、ソース線，ドレイン線の抵抗値が高く
なるのを防止できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の構成例を
示す図(平面図)である。
【図２】図１の半導体記憶装置の製造工程例を示す図で
ある。
【図３】図１の半導体記憶装置の製造工程例を示す図で
ある。
【図４】本発明の半導体記憶装置と比較するための従来
の半導体記憶装置の構成例を示す図である。
【図５】本発明に係る半導体記憶装置の第２の構成例を
示す図(平面図)である。
【図６】図１の半導体記憶装置の製造工程例を示す図で
ある。
【図７】図１の半導体記憶装置の製造工程例を示す図で
ある。
【図８】図６(ａ)のＹ−Ｙ’線に沿った断面図である。
【図９】図５の半導体記憶装置の変形例を示す図であ
る。
【図１０】図１の半導体記憶装置の製造工程例を示す図
である。
【図１１】図１の半導体記憶装置の製造工程例を示す図
である。
【図１２】図６(ａ)のＹ−Ｙ’線に沿った断面図であ
る。
【図１３】図５の半導体記憶装置の変形例を示す図であ
る。
【図１４】図１３の半導体記憶装置のｎ型不純物拡散層
形成前(ソース，ドレイン形成前)の断面図である。
【図１５】図１３，図１４の半導体記憶装置の製造工程
例を示す図である。
【図１６】図１３，図１４の半導体記憶装置の製造工程
例を示す図である。
【図１７】図１５(ａ)のＹ−Ｙ’線に沿った断面図であ
る。
【図１８】米国特許第５,２８０,４４６号に示されてい
る半導体記憶素子の断面図である。
【図１９】図１８の半導体記憶素子の等価回路である。
【図２０】図１８の半導体記憶素子(メモリセル)を用い
て構成された４×４(４行，４列)のメモリセルアレイ
(半導体記憶装置)の断面図である。
【図２１】図１８の半導体記憶素子(メモリセル)を用い
て構成された４×４(４行，４列)のメモリセルアレイ
(半導体記憶装置)の平面図である。
【図２２】図２０，図２１の半導体記憶装置の等価回路
を示す図である。
【図２３】角が丸くなった長方形状のＬＯＣＯＳの一例
を示す図である。
【符号の説明】
４１ 半導体基板 ４２ ゲート酸化膜
(第１の絶縁膜) ４４ 浮遊ゲート ４５，ＣＧ 制御ゲート ４７，ＣＧ 選択ゲート ４８ ドレイン ４９ ソース ５０，５１ 絶縁膜 ５３ 選択トランジス
タ ５４ 酸化抑止層 １０９ 側壁保護層 １１１ シリコン酸化膜 １１２ シリコン窒化膜 １１３ シリコン酸化膜 １１５ シリコン窒化膜 １２０ 積層ゲート部
(２重積層構造) １１６，１１７ 保護層 １６０，１７０，１８０，１９０ ＬＯＣＯＳ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 各半導体記憶素子がマトリックス状に配
    置されている半導体記憶装置の製造方法であって、各半
    導体記憶素子は、半導体基板上に第１の絶縁膜を介して
    形成される浮遊ゲートと、前記浮遊ゲートを第２の絶縁
    膜を介して覆うライン状の制御ゲートと、前記浮遊ゲー
    ト，前記制御ゲートを含む積層ゲート部の上方及び側面
    を絶縁膜を介して這い、且つ、基板上の第１の絶縁膜を
    介して基板上の一部を這い、上記制御ゲートに対して垂
    直方向に配されるライン状の選択ゲートと、上記制御ゲ
    ートに対して平行方向に、且つ、交互に配されるライン
    状のソース領域およびドレイン領域とを有し、ソース領
    域およびドレイン領域のいずれか一方が、制御ゲートあ
    るいは上記積層ゲート部に対してオフセットして配され
    ており(以下、このオフセット部分を選択トランジスタ
    と称す)、制御ゲートと選択ゲートにより各半導体記憶
    素子領域のマトリックス選択が可能となるような配置が
    なされるようになっており、該半導体記憶装置は、各半
    導体記憶素子間の素子分離用のＬＯＣＯＳ形成時に、Ｌ
    ＯＣＯＳを選択ゲートが形成される方向と平行にストラ
    イプ状に形成し、その後、このＬＯＣＯＳと垂直に、浮
    遊ゲート，制御ゲートを含む積層ゲート部を形成し、そ
    の後、選択トランジスタとなる部分及び上記積層ゲート
    部の上部の選択トランジスタ側の一部分が覆い隠される
    ように、制御ゲートと平行にストライプ状のレジスト層
    を形成し、上記レジスト層と上記積層ゲート部とをマス
    クとして、ＬＯＣＯＳのエッチングを行ない、その後上
    記レジスト層と上記積層ゲート部とをマスクとしてソー
    ス線及びドレイン線となる不純物拡散層を形成し、その
    後選択ゲートを形成することによって作製されることを
    特徴とする半導体記憶装置の製造方法。
  2. 【請求項２】 各半導体記憶素子がマトリックス状に配
    置されている半導体記憶装置の製造方法であって、各半
    導体記憶素子は、半導体基板上に第１の絶縁膜を介して
    形成される浮遊ゲートと、前記浮遊ゲートを第２の絶縁
    膜を介して覆うライン状の制御ゲートと、前記浮遊ゲー
    ト，前記制御ゲートを含む積層ゲート部の上方及び側面
    を絶縁膜を介して這い、且つ、基板上の第１の絶縁膜を
    介して基板上の一部を這い、上記制御ゲートに対して垂
    直方向に配されるライン状の選択ゲートと、上記制御ゲ
    ートに対して平行方向に、且つ、交互に配されるライン
    状のソース領域およびドレイン領域とを有し、ソース領
    域およびドレイン領域のいずれか一方が、制御ゲートあ
    るいは上記積層ゲート部に対してオフセットして配され
    ており(以下、このオフセット部分を選択トランジスタ
    と称す)、制御ゲートと選択ゲートにより各半導体記憶
    素子領域のマトリックス選択が可能となるような配置が
    なされるようになっており、該半導体記憶装置は、各半
    導体記憶素子が形成される領域全体に、浮遊ゲートとな
    るシリコン層を形成し、その上層に、酸素の拡散を抑止
    するための酸化抑止層を形成し、その後、選択ゲートが
    形成される方向と平行な方向に、上記酸化抑止層と上記
    シリコン層をストライプ状にエッチングし、この酸化抑
    止層をマスクとして、基板の酸化を行なって、各半導体
    記憶素子間の素子分離用のＬＯＣＯＳを形成し、その
    後、このＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御
    ゲートおよび各絶縁層が積層されている積層ゲート部を
    形成し、その後、選択トランジスタとなる部分及び上記
    積層ゲート部の上部の選択トランジスタ側の一部分が覆
    い隠されるように、制御ゲートと平行に、ストライプ状
    のレジスト層を形成し、上記レジスト層と上記積層ゲー
    ト部をマスクとして、ＬＯＣＯＳのエッチングを行な
    い、その後、上記レジスト層と上記積層ゲート部とをマ
    スクとしてソース線及びドレイン線となる不純物拡散層
    を形成し、その後、選択ゲートを形成することによって
    作製されることを特徴とする半導体記憶装置の製造方
    法。
  3. 【請求項３】 各半導体記憶素子がマトリックス状に配
    置されている半導体記憶装置の製造方法であって、各半
    導体記憶素子は、半導体基板上に第１の絶縁膜を介して
    形成される浮遊ゲートと、前記浮遊ゲートを第２の絶縁
    膜を介して覆うライン状の制御ゲートと、前記浮遊ゲー
    ト，前記制御ゲートを含む積層ゲート部の上方及び側面
    を絶縁膜を介して這い、且つ、基板上の第１の絶縁膜を
    介して基板上の一部を這い、上記制御ゲートに対して垂
    直方向に配されるライン状の選択ゲートと、上記制御ゲ
    ートに対して平行方向に、且つ、交互に配されるライン
    状のソース領域およびドレイン領域とを有し、ソース領
    域およびドレイン領域のいずれか一方が、制御ゲートあ
    るいは上記積層ゲート部に対してオフセットして配され
    ており(以下、このオフセット部分を選択トランジスタ
    と称す)、制御ゲートと選択ゲートにより各半導体記憶
    素子領域のマトリックス選択が可能となるような配置が
    なされるようになっており、該半導体記憶装置は、各半
    導体記憶素子が形成される領域全体に、浮遊ゲートとな
    るシリコン層を形成し、その上層に、酸素の拡散を抑止
    するための酸化抑止層を形成し、その後、選択ゲートが
    形成される方向に平行な方向に上記酸化抑止層をストラ
    イプ状にエッチングし、この酸化抑止層をマスクとし
    て、シリコン層の酸化を行なって各半導体記憶素子間の
    素子分離用のＬＯＣＯＳを形成し、その後、このＬＯＣ
    ＯＳと垂直な方向に、浮遊ゲート，制御ゲートおよび各
    絶縁層が積層されている積層ゲート部を形成し、その
    後、選択トランジスタとなる部分及び上記積層ゲート部
    の上部の選択トランジスタ側の一部分が覆い隠されるよ
    うに、制御ゲートと平行に、ストライプ状のレジスト層
    を形成し、上記レジスト層と上記積層ゲート部をマスク
    として、ＬＯＣＯＳのエッチングを行ない、その後、上
    記レジスト層と上記積層ゲート部とをマスクとしてソー
    ス線及びドレイン線となる不純物拡散層を形成し、その
    後、選択ゲートを形成することによって作製されること
    を特徴とする半導体記憶装置の製造方法。
  4. 【請求項４】 各半導体記憶素子がマトリックス状に配
    置されている半導体記憶装置の製造方法であって、各半
    導体記憶素子は、半導体基板上に第１の絶縁膜を介して
    形成される浮遊ゲートと、前記浮遊ゲートを第２の絶縁
    膜を介して覆うライン状の制御ゲートと、前記浮遊ゲー
    ト，前記制御ゲートを含む積層ゲート部の上方及び側面
    を絶縁膜を介して這い、且つ、基板上の第１の絶縁膜を
    介して基板上の一部を這い、上記制御ゲートに対して垂
    直方向に配されるライン状の選択ゲートと、上記制御ゲ
    ートに対して平行方向に、且つ、交互に配されるライン
    状のソース領域およびドレイン領域とを有し、ソース領
    域およびドレイン領域のいずれか一方が、制御ゲートあ
    るいは上記積層ゲート部に対してオフセットして配され
    ており(以下、このオフセット部分を選択トランジスタ
    と称す)、制御ゲートと選択ゲートにより各半導体記憶
    素子領域のマトリックス選択が可能となるような配置が
    なされるようになっており、該半導体記憶装置は、各半
    導体記憶素子が形成される領域全体に、浮遊ゲートとな
    るシリコン層を形成し、その上層に、酸素の拡散を抑止
    するための酸化抑止層を形成し、その後、選択ゲートが
    形成される方向と平行な方向に上記酸化抑止層と上記シ
    リコン層とをストライプ状にエッチングし、次いで、浮
    遊ゲート，酸化抑止層の側壁に側壁保護層を自己整合で
    形成し、その後、酸化抑止層および側壁保護層をマスク
    として、基板の酸化を行ない、各半導体記憶素子間の素
    子分離用のＬＯＣＯＳを形成し、その後、このＬＯＣＯ
    Ｓと垂直な方向に、浮遊ゲート，制御ゲートおよび各絶
    縁層が積層されている積層ゲート部を形成し、その後、
    選択トランジスタとなる部分及び上記積層ゲート部の上
    部の選択トランジスタ側の一部分が覆い隠されるよう
    に、制御ゲートと平行に、ストライプ状のレジスト層を
    形成し、上記レジスト層と上記積層ゲート部をマスクと
    して、ＬＯＣＯＳのエッチングを行ない、その後、上記
    レジスト層と上記積層ゲート部とをマスクとしてソース
    線及びドレイン線となる不純物拡散層を形成し、その
    後、選択ゲートを形成することによって作製されること
    を特徴とする半導体記憶装置の製造方法。
  5. 【請求項５】 各半導体記憶素子がマトリックス状に配
    置されている半導体記憶装置の製造方法であって、各半
    導体記憶素子は、半導体基板上に第１の絶縁膜を介して
    形成される浮遊ゲートと、前記浮遊ゲートを第２の絶縁
    膜を介して覆うライン状の制御ゲートと、前記浮遊ゲー
    ト，前記制御ゲートを含む積層ゲート部の上方及び側面
    を絶縁膜を介して這い、且つ、基板上の第１の絶縁膜を
    介して基板上の一部を這い、上記制御ゲートに対して垂
    直方向に配されるライン状の選択ゲートと、上記制御ゲ
    ートに対して平行方向に、且つ、交互に配されるライン
    状のソース領域およびドレイン領域とを有し、ソース領
    域およびドレイン領域のいずれか一方が、制御ゲートあ
    るいは上記積層ゲート部に対してオフセットして配され
    ており(以下、このオフセット部分を選択トランジスタ
    と称す)、制御ゲートと選択ゲートにより各半導体記憶
    素子領域のマトリックス選択が可能となるような配置が
    なされるようになっており、該半導体記憶装置は、各半
    導体記憶素子が形成される領域全体に、浮遊ゲートとな
    るシリコン層を形成し、選択ゲートが形成される方向と
    平行な方向に、該シリコン層をストライプ状にエッチン
    グし、しかる後、ストライプ状に形成されたシリコン層
    の上面部および側壁部を覆うように、酸化抑止層を形成
    し、次いで、浮遊ゲート，酸化抑止層の側壁に側壁保護
    層を自己整合で形成し、その後、酸化抑止層および側壁
    保護層をマスクとして、基板の酸化を行ない、各半導体
    記憶素子間の素子分離用のＬＯＣＯＳを形成し、その
    後、このＬＯＣＯＳと垂直な方向に、浮遊ゲート，制御
    ゲートおよび各絶縁層が積層されている積層ゲート部を
    形成し、その後、選択トランジスタとなる部分及び上記
    積層ゲート部の上部の選択トランジスタ側の一部分が覆
    い隠されるように、制御ゲートと平行に、ストライプ状
    のレジスト層を形成し、上記レジスト層と上記積層ゲー
    ト部をマスクとして、ＬＯＣＯＳのエッチングを行な
    い、その後、上記レジスト層と上記積層ゲート部とをマ
    スクとしてソース線及びドレイン線となる不純物拡散層
    を形成し、その後、選択ゲートを形成することによって
    作製されることを特徴とする半導体記憶装置の製造方
    法。
  6. 【請求項６】 請求項１乃至請求項５のいずれか一項に
    記載の半導体記憶装置の製造方法において、前記ＬＯＣ
    ＯＳのエッチングは、浮遊ゲート，制御ゲートを含む積
    層ゲート部の最上層をシリコン窒化膜とした後になされ
    ることを特徴とする半導体記憶装置の製造方法。
  7. 【請求項７】 請求項１乃至請求項５のいずれか一項に
    記載の半導体記憶装置の製造方法において、前記ＬＯＣ
    ＯＳのエッチングは、浮遊ゲート，制御ゲートを含む積
    層ゲート部の側壁部分を、積層ゲート部に対して自己整
    合的に形成された保護層によって覆った後に、なされる
    ことを特徴とする半導体記憶装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体記憶装置の製造方
    法において、積層ゲート部の側壁部分の保護層の最上層
    をシリコン窒化膜で形成することを特徴とする半導体記
    憶装置の製造方法。
  9. 【請求項９】 請求項１乃至請求項５のいずれか一項に
    記載の半導体記憶装置の製造方法において、前記ソース
    領域およびドレイン領域は、所定の導電型の不純物をイ
    オン注入，拡散することで形成され、この際、イオン注
    入を、少なくとも異なる２つの方向から行なうことを特
    徴とする半導体記憶装置の製造方法。
JP8131008A 1996-04-26 1996-04-26 半導体記憶装置の製造方法 Pending JPH09293842A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8131008A JPH09293842A (ja) 1996-04-26 1996-04-26 半導体記憶装置の製造方法
US08/846,009 US6093603A (en) 1996-04-26 1997-04-25 Fabricating semiconductor memory devices with improved cell isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8131008A JPH09293842A (ja) 1996-04-26 1996-04-26 半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
JPH09293842A true JPH09293842A (ja) 1997-11-11

Family

ID=15047820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8131008A Pending JPH09293842A (ja) 1996-04-26 1996-04-26 半導体記憶装置の製造方法

Country Status (2)

Country Link
US (1) US6093603A (ja)
JP (1) JPH09293842A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196479A (ja) * 1999-12-27 2001-07-19 Hyundai Electronics Ind Co Ltd フラッシュメモリ素子の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237630B1 (ko) * 1997-03-24 2000-01-15 김영환 반도체 소자의 격리 구조 제조 방법
US6211547B1 (en) * 1997-11-24 2001-04-03 Winbond Electronics Corporation Semiconductor memory array with buried drain lines and processing methods therefor
KR100317492B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 코드저장 셀
US9536827B1 (en) * 2016-02-26 2017-01-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structures

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US4855800A (en) * 1986-03-27 1989-08-08 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
JP2723147B2 (ja) * 1986-06-25 1998-03-09 株式会社日立製作所 半導体集積回路装置の製造方法
JPH0828432B2 (ja) * 1986-11-12 1996-03-21 株式会社日立製作所 半導体集積回路装置
JPH0387063A (ja) * 1989-06-17 1991-04-11 Ricoh Co Ltd プレーナセル構造のメモリセルアレイ
US5362662A (en) * 1989-08-11 1994-11-08 Ricoh Company, Ltd. Method for producing semiconductor memory device having a planar cell structure
US5308781A (en) * 1990-05-21 1994-05-03 Ricoh Company, Ltd. Semiconductor memory device
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
DE69228887T2 (de) * 1991-01-17 1999-08-26 Texas Instruments Inc. Nicht-flüchtige Speicherzellenstruktur und ihr Herstellungsverfahren
FR2683664A1 (fr) * 1991-11-13 1993-05-14 Sgs Thomson Microelectronics Memoire integree electriquement programmable a un seuil transistor.
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
KR960011861B1 (ko) * 1993-06-10 1996-09-03 삼성전자 주식회사 반도체장치의 소자 분리 방법
US5466624A (en) * 1994-09-30 1995-11-14 Intel Corporation Isolation between diffusion lines in a memory array
US5747357A (en) * 1995-09-27 1998-05-05 Mosel Vitelic, Inc. Modified poly-buffered isolation
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196479A (ja) * 1999-12-27 2001-07-19 Hyundai Electronics Ind Co Ltd フラッシュメモリ素子の製造方法

Also Published As

Publication number Publication date
US6093603A (en) 2000-07-25

Similar Documents

Publication Publication Date Title
US7301196B2 (en) Nonvolatile memories and methods of fabrication
JP4463954B2 (ja) セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子
US8304310B2 (en) Manufacture method of semiconductor device
KR100718903B1 (ko) 반도체 기억 장치 및 그 제조 방법
US20060214254A1 (en) Semiconductor device and manufacturing method of the same
US7553725B2 (en) Nonvolatile memory devices and methods of fabricating the same
US6168994B1 (en) Method of making memory device with an element splitting trench
JP3389112B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US8952536B2 (en) Semiconductor device and method of fabrication
US6590253B2 (en) Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6893921B2 (en) Nonvolatile memories with a floating gate having an upward protrusion
US5409854A (en) Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
JP2000286349A (ja) 半導体装置およびその製造方法
US6962852B2 (en) Nonvolatile memories and methods of fabrication
JP3516616B2 (ja) 半導体装置の製造方法及び半導体装置
US6902974B2 (en) Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
JP3075192B2 (ja) 半導体装置の製造方法
JPH09321255A (ja) 不揮発性半導体記憶装置の製造方法
US20040229431A1 (en) Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates
JPH09293842A (ja) 半導体記憶装置の製造方法
JP2001077219A (ja) 不揮発性半導体記憶装置及びその製造方法
JP3947041B2 (ja) 半導体装置及びその製造方法
US20040185614A1 (en) Fabrication of integrated circuit elements in structures with protruding features
US20090134447A1 (en) Flash Memory Device and Method for Manufacturing the Same
KR100871982B1 (ko) 플래시 메모리 셀 및 그 제조 방법