JP2723147B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2723147B2 JP2723147B2 JP14688886A JP14688886A JP2723147B2 JP 2723147 B2 JP2723147 B2 JP 2723147B2 JP 14688886 A JP14688886 A JP 14688886A JP 14688886 A JP14688886 A JP 14688886A JP 2723147 B2 JP2723147 B2 JP 2723147B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、マスク
ROM（Read Only Memory）のメモリセルへの情報の書き
込みに適用して有効な技術に関するものである。 〔従来の技術〕 マスクROMにおいては、通常、MISFETによりメモリセ
ルが構成され、このメモリセルへの情報の書き込みは、
前記MISFETのしきい値電圧を制御することにより行われ
る。 このマスクROMの一種として、縦ROMが公知である（例
えば、特開昭52−30388号公報）。この縦ROMにおいて
は、データ線とワード線との各交点にMISFETから成るメ
モリセルがそれぞれ設けられ、これらのメモリセルが複
数個直列接続され、さらにこのメモリセル列が複数配列
されてメモリセルアレイが構成されている。 本発明者は、前記縦ROMのメモリセルへの情報を書き
込み方法について検討した。以下は公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。 すなわち、縦ROMのメモリセルへの情報の書き込み
は、例えばゲート絶縁膜形成後にホウ素のチャネルドー
ピングを行うことにより、各メモリセルを構成するMISF
ETを予めエンハンスメント型に構成し、書き込むべき情
報に応じて前記エンハンスメント型MISFETをリンのチャ
ネルドーピングによりディプリーション型化することに
よって前記情報の書き込みを行っている。この場合、例
えばエンハンスメント型MISFETが情報“1"に対応し、デ
ィプリーション型化されたMISFETが情報“0"に対応す
る。 〔発明が解決しようとする問題点〕 しかしながら、前記リンのチャネルドーピングによる
情報の書き込み工程は縦ROMの製造工程の比較的初期に
あるため、所望の情報が書き込まれた縦ROMの完成に要
する時間、すなわちターンアラウンドタイム（Turn Aro
und Time）が長いという問題がある。 このターンアラウンドタイムは、前記リンのチャネル
ドーピングを例えばリンシリケートガラス（PSG）膜の
ような層間絶縁膜上にAl配線を形成した後に行うことが
できれば短縮を図ることができるが、前記リンの質量が
大きい（質量数31）ため、実用的なイオン打ち込みエネ
ルギーでは前記層間絶縁膜を介してリンのチャネルドー
ピングを行うことが困難である。 本発明の目的は、メモリセルに所望の情報が書き込ま
れた半導体集積回路装置のターンアラウンドタイムの短
縮を図ることが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を説明すれば、次の通りである。 すなわち、本発明の縦ROMの製造方法は、 半導体基板の表面に前記メモリセルが形成される領域
を規定するフィールド絶縁膜を形成する工程、 前記メモリセルが形成される領域に前記メモリセルを
構成するMISFETをディプリーション型にするためのｎ型
の不純物を導入する工程、 前記MISFETのゲート電極を構成するワード線を形成す
る工程、 前記ワード線をマスクにして前記半導体基板にｎ型不
純物を導入することにより、前記MISFETのソース領域お
よびドレイン領域を形成する工程、 前記半導体基板上に前記MISFETを覆うように絶縁膜を
堆積する工程、 前記MISFETのうち、選択された所定のMISFETのチャネ
ル領域に前記絶縁膜および前記ゲート電極を通してリン
よりも質量の小さいｐ型の不純物を導入することによ
り、前記選択された所定のMISFETをエンハンスメント型
化または弱いディプリーション型化する工程、 を備えている。 ［作用］ 上記した手段によれば、ディプリーション型MISFETを
覆う絶縁膜を介しチャネルドーピングを行うことによ
り、MISFETのエンハンスメント型化または弱いディプリ
ーション型化による情報の書込みが可能となるので、短
チャネル効果を抑制して縦型マスクROMの利点である高
集積性をさらに向上させることが可能となると共に、マ
スクROM製造の最終工程に近いデータ線形成工程の後に
エンハンスメント型化を行うことにより、マスクROM製
造のターンアラウンドタイムを短縮することが可能とな
る。 ［実施例］ 以下、本発明の構成について、一実施例に基づき図面
を参照しながら説明する。 なお、全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。 第１図は本発明の一実施例による縦ROMの回路構成を
示す回路図である。 この第１図に示すように、本実施例による縦ROMにお
いては、ロウアドレスデコーダXDCRとカラムアドレスデ
コーダYDCRとが設けられている。このロウアドレスデコ
ーダXDCRには多数のワード線W1、W2等が接続され、アド
レス信号Aj〜Akに基づいてこれらのワード線W1、W2等の
うちの一本を選択するようになっている。また前記カラ
ムアドレスデコーダYDCRは、多数のデータ線D1、D2等の
それぞれに設けられたMISFETT1、T2等のゲートに接続さ
れ、アドレス信号Al〜Amに基づいて前記MISFETT1、T2等
のうちのいずれか一つをオンすることによりデータ線
D1、D2等のうちの一本を選択し、この選択されたデータ
線と共通データ線CDとを結合するようになっている。な
お、これらのデータ線D1、D2等の一端は接地電位Vssに
設定され、他端は後述のデコーダDCR及びプリチャージM
ISFETTpを介して共通データ線CDにより電源電位Vcc′に
設定される。 前記ワード線W1、W2等とデータ線D1、D2等との各交点
には、それぞれメモリセルを構成するMISFETQ1、Q2、Q3
等が設けられ、このMISFETから成るメモリセルによりメ
モリセルアレイＭ−ARYが構成されている。このメモリ
セルアレイＭ−ARYにおいては、一本のデータ線に対し
て、それぞれのゲートに異なるワード線が結合された複
数のMISFETが直列に複数個接続され、このMISFET列が各
データ線に対して配列された構成となっている。そして
前記ロウアドレスデコーダXDCR及びカラムアドレスデコ
ーダYDCRにより情報の読み出しを行うべきメモリセルの
選択が行われ、読み出された情報に応じた信号が共通デ
ータ線CDを通じて出力される（出力をOUTで示す）。な
お本実施例による縦ROMにおいては、実際には複数のメ
モリセルアレイＭ−ARYが設けられ、アドレス信号Ao〜A
iに基づいてデコーダDCRにより一つのメモリセルアレイ
Ｍ−ARYが選択されるようになっているが、第１図にお
いては一つのメモリセルアレイＭ−ARYのみ図示してい
る。 前記メモリセルアレイＭ−ARYを構成するMISFETは、
後述のように予めまず例えばリンのイオン打ち込みによ
るチャネルドーピングにより全てディプリーション型
（例えば、情報“1"に対応する）に構成し、例えば後述
のA1配線形成後に層間絶縁膜を介して、例えば情報“0"
を書き込むべきメモリセルに対応するディプリーション
型MISFETのチャネル部に例えばホウ素のイオン打ち込み
によるチャネルドーピングを行うことによりエンハンス
メント型化又は弱いディプリーション型（しきい値電圧
の絶対値が小さい）化し、これにより所望の情報を書き
込むようになっている。これによって、後述のように所
望の情報が書き込まれた縦ROMのターンアラウンドタイ
ムの短縮を図ることができる。 前記共通データ線CDからの前記出力OUTはセンスアン
プSAにより検出される。この場合、このセンスアンプSA
の基準を得るため、別にダミーのデータ線Ddが設けられ
ている。このダミーのデータ線Ddには、いずれも例えば
エンハンスメント型のMISFETQd1、Qd2等が複数個直列接
続されている。このデータ線Ddの一端は接地電位Vssに
設定され、他端は前記センスアンプSAと同一構成のセン
スアンプSAdに接続され、前記データ線Ddからの出力が
このセンスアンプSAdに供給されるようになっている。
そして前記センスアンプSAの出力とこのセンスアンプSA
dの出力とを例えば一段又は二段の差動増幅器DAにより
比較する。この差動増幅器DAの出力が、情報を読み出す
べきメモリセルの最終的な読み出し結果となる。 一方、メモリセルアレイＭ−ARYにおける前記エンハ
ンスメント型化又は弱いディプリーション型化されたMI
SFETは、完全なエンハンスメント型MISFETの場合のよう
に直流のパスをカットオフすることができないので、消
費電力低減のためスタンバイ時には前記共通データ線CD
の電源電位Vcc′を接地電位Vssに落とすのが好ましい。
このために、直列に接続された二個のｎチャネル及びｐ
チャネルMISFETから成るCMOSインバータIVの一端及び他
端をそれぞれ電源電位Vcc及び接地電位Vssに設定し、こ
のインバータIVの出力を前記電源電位Vcc′とする。ス
タンバイ時にはこれらのMISFETのゲートに加えられるチ
ップイネーブル信号CEにより前記インバータIVからVss
を出力させ、これにより前記Vcc′をVssに落とすように
なっている。これによりスタンバイ時の消費電流が低減
され、低消費電力化を図ることができる。 次に、本実施例による縦ROMのメモリセルへの情報の
書き込み方法について説明する。 まず第２図に示すように、例えばｐ型Si基板のような
半導体基板１の表面の選択的に熱酸化して例えばSiO2膜
から成るフィールド絶縁膜（図示せず）を形成して素子
分離を行った後、このフィールド絶縁膜で囲まれた活性
領域表面を熱酸化することにより例えばSiO2膜のような
ゲート絶縁膜２を形成する。 次にこのゲート絶縁膜２を介して半導体基板１の活性
領域の全面に例えばリンのイオン打ち込みによるチャネ
ルドーピングを行い、これによりメモリセルアレイＭ−
ARYの全てのメモリセルに情報“1"を書き込む。なおこ
のイオン打ち込みのドーズ量は、例えば１×1012／cm2
程度とする。 次に例えばCVDにより例えば多結晶Si膜を全面に形成
した後、この多結晶Si膜を所定形状にパターンニングし
て、第３図に示すようにゲート電極を構成するワード線
W1、W2等を形成する。次にこれらのワード線W1、W2等を
マスクとして半導体基板中１中に例えばヒ素のようなｎ
型不純物をイオン打ち込みすることにより、ソース領域
及びドレイン領域を構成する例えばn+型の半導体領域
31、32、33等を形成する。 次に前記ワード線W1、W2等の下部を除いて前記ゲート
絶縁膜２をエッチング除去した後、例えばCVDにより全
面に例えばPSG膜のような層間絶縁膜４を形成する。次
にこの層間絶縁膜４の所定部分をエッチング除去して所
定のコンタクトホール（図示せず）を形成した後、全面
に例えばA1膜（図示せず）をスパッタ法、蒸着法等によ
り形成した後、このAl膜を所定形状にパターンニングし
て、前記コンタクトホールを通じて例えばAl膜から成る
データ線（図示せず）を形成する。次に、例えば情報
“0"を書き込むべきメモリセルを構成するMISFET、例え
ばMISFETQ2に対応する部分が開口したフォトレジスト５
を前記層間絶縁膜４の表面に形成する。この後、このフ
ォトレジスト５をマスクとして前記層間絶縁膜４等を介
して例えばホウ素のような質量の小さいｐ型不純物を例
えばトーズ量１×1013／cm2でイオン打ち込みすること
により前記MISFETQ2のチャネル部にチャネルドーピング
を行って、前記MISFETをエンハンスメント型化又は弱い
デイプリーション型化し、これによって例えば情報“0"
を書き込む。このように縦ROMの製造工程の最終工程で
あるAl配線形成後に情報の書き込みを行うことができる
ので、ターンアラウンドタイムの短縮を図ることができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。 例えば、本発明は、縦ROMを有するワンチップマイク
ロコンピュータ等の各種半導体集積回路装置に適用する
ことができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。 すなわち、縦型マスクROMの高集積性をさらに向上さ
せることが可能となると共に、縦型マスクROM製造のタ
ーンアラウンドタイムを短縮することが可能となる。
ROM（Read Only Memory）のメモリセルへの情報の書き
込みに適用して有効な技術に関するものである。 〔従来の技術〕 マスクROMにおいては、通常、MISFETによりメモリセ
ルが構成され、このメモリセルへの情報の書き込みは、
前記MISFETのしきい値電圧を制御することにより行われ
る。 このマスクROMの一種として、縦ROMが公知である（例
えば、特開昭52−30388号公報）。この縦ROMにおいて
は、データ線とワード線との各交点にMISFETから成るメ
モリセルがそれぞれ設けられ、これらのメモリセルが複
数個直列接続され、さらにこのメモリセル列が複数配列
されてメモリセルアレイが構成されている。 本発明者は、前記縦ROMのメモリセルへの情報を書き
込み方法について検討した。以下は公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。 すなわち、縦ROMのメモリセルへの情報の書き込み
は、例えばゲート絶縁膜形成後にホウ素のチャネルドー
ピングを行うことにより、各メモリセルを構成するMISF
ETを予めエンハンスメント型に構成し、書き込むべき情
報に応じて前記エンハンスメント型MISFETをリンのチャ
ネルドーピングによりディプリーション型化することに
よって前記情報の書き込みを行っている。この場合、例
えばエンハンスメント型MISFETが情報“1"に対応し、デ
ィプリーション型化されたMISFETが情報“0"に対応す
る。 〔発明が解決しようとする問題点〕 しかしながら、前記リンのチャネルドーピングによる
情報の書き込み工程は縦ROMの製造工程の比較的初期に
あるため、所望の情報が書き込まれた縦ROMの完成に要
する時間、すなわちターンアラウンドタイム（Turn Aro
und Time）が長いという問題がある。 このターンアラウンドタイムは、前記リンのチャネル
ドーピングを例えばリンシリケートガラス（PSG）膜の
ような層間絶縁膜上にAl配線を形成した後に行うことが
できれば短縮を図ることができるが、前記リンの質量が
大きい（質量数31）ため、実用的なイオン打ち込みエネ
ルギーでは前記層間絶縁膜を介してリンのチャネルドー
ピングを行うことが困難である。 本発明の目的は、メモリセルに所望の情報が書き込ま
れた半導体集積回路装置のターンアラウンドタイムの短
縮を図ることが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を説明すれば、次の通りである。 すなわち、本発明の縦ROMの製造方法は、 半導体基板の表面に前記メモリセルが形成される領域
を規定するフィールド絶縁膜を形成する工程、 前記メモリセルが形成される領域に前記メモリセルを
構成するMISFETをディプリーション型にするためのｎ型
の不純物を導入する工程、 前記MISFETのゲート電極を構成するワード線を形成す
る工程、 前記ワード線をマスクにして前記半導体基板にｎ型不
純物を導入することにより、前記MISFETのソース領域お
よびドレイン領域を形成する工程、 前記半導体基板上に前記MISFETを覆うように絶縁膜を
堆積する工程、 前記MISFETのうち、選択された所定のMISFETのチャネ
ル領域に前記絶縁膜および前記ゲート電極を通してリン
よりも質量の小さいｐ型の不純物を導入することによ
り、前記選択された所定のMISFETをエンハンスメント型
化または弱いディプリーション型化する工程、 を備えている。 ［作用］ 上記した手段によれば、ディプリーション型MISFETを
覆う絶縁膜を介しチャネルドーピングを行うことによ
り、MISFETのエンハンスメント型化または弱いディプリ
ーション型化による情報の書込みが可能となるので、短
チャネル効果を抑制して縦型マスクROMの利点である高
集積性をさらに向上させることが可能となると共に、マ
スクROM製造の最終工程に近いデータ線形成工程の後に
エンハンスメント型化を行うことにより、マスクROM製
造のターンアラウンドタイムを短縮することが可能とな
る。 ［実施例］ 以下、本発明の構成について、一実施例に基づき図面
を参照しながら説明する。 なお、全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。 第１図は本発明の一実施例による縦ROMの回路構成を
示す回路図である。 この第１図に示すように、本実施例による縦ROMにお
いては、ロウアドレスデコーダXDCRとカラムアドレスデ
コーダYDCRとが設けられている。このロウアドレスデコ
ーダXDCRには多数のワード線W1、W2等が接続され、アド
レス信号Aj〜Akに基づいてこれらのワード線W1、W2等の
うちの一本を選択するようになっている。また前記カラ
ムアドレスデコーダYDCRは、多数のデータ線D1、D2等の
それぞれに設けられたMISFETT1、T2等のゲートに接続さ
れ、アドレス信号Al〜Amに基づいて前記MISFETT1、T2等
のうちのいずれか一つをオンすることによりデータ線
D1、D2等のうちの一本を選択し、この選択されたデータ
線と共通データ線CDとを結合するようになっている。な
お、これらのデータ線D1、D2等の一端は接地電位Vssに
設定され、他端は後述のデコーダDCR及びプリチャージM
ISFETTpを介して共通データ線CDにより電源電位Vcc′に
設定される。 前記ワード線W1、W2等とデータ線D1、D2等との各交点
には、それぞれメモリセルを構成するMISFETQ1、Q2、Q3
等が設けられ、このMISFETから成るメモリセルによりメ
モリセルアレイＭ−ARYが構成されている。このメモリ
セルアレイＭ−ARYにおいては、一本のデータ線に対し
て、それぞれのゲートに異なるワード線が結合された複
数のMISFETが直列に複数個接続され、このMISFET列が各
データ線に対して配列された構成となっている。そして
前記ロウアドレスデコーダXDCR及びカラムアドレスデコ
ーダYDCRにより情報の読み出しを行うべきメモリセルの
選択が行われ、読み出された情報に応じた信号が共通デ
ータ線CDを通じて出力される（出力をOUTで示す）。な
お本実施例による縦ROMにおいては、実際には複数のメ
モリセルアレイＭ−ARYが設けられ、アドレス信号Ao〜A
iに基づいてデコーダDCRにより一つのメモリセルアレイ
Ｍ−ARYが選択されるようになっているが、第１図にお
いては一つのメモリセルアレイＭ−ARYのみ図示してい
る。 前記メモリセルアレイＭ−ARYを構成するMISFETは、
後述のように予めまず例えばリンのイオン打ち込みによ
るチャネルドーピングにより全てディプリーション型
（例えば、情報“1"に対応する）に構成し、例えば後述
のA1配線形成後に層間絶縁膜を介して、例えば情報“0"
を書き込むべきメモリセルに対応するディプリーション
型MISFETのチャネル部に例えばホウ素のイオン打ち込み
によるチャネルドーピングを行うことによりエンハンス
メント型化又は弱いディプリーション型（しきい値電圧
の絶対値が小さい）化し、これにより所望の情報を書き
込むようになっている。これによって、後述のように所
望の情報が書き込まれた縦ROMのターンアラウンドタイ
ムの短縮を図ることができる。 前記共通データ線CDからの前記出力OUTはセンスアン
プSAにより検出される。この場合、このセンスアンプSA
の基準を得るため、別にダミーのデータ線Ddが設けられ
ている。このダミーのデータ線Ddには、いずれも例えば
エンハンスメント型のMISFETQd1、Qd2等が複数個直列接
続されている。このデータ線Ddの一端は接地電位Vssに
設定され、他端は前記センスアンプSAと同一構成のセン
スアンプSAdに接続され、前記データ線Ddからの出力が
このセンスアンプSAdに供給されるようになっている。
そして前記センスアンプSAの出力とこのセンスアンプSA
dの出力とを例えば一段又は二段の差動増幅器DAにより
比較する。この差動増幅器DAの出力が、情報を読み出す
べきメモリセルの最終的な読み出し結果となる。 一方、メモリセルアレイＭ−ARYにおける前記エンハ
ンスメント型化又は弱いディプリーション型化されたMI
SFETは、完全なエンハンスメント型MISFETの場合のよう
に直流のパスをカットオフすることができないので、消
費電力低減のためスタンバイ時には前記共通データ線CD
の電源電位Vcc′を接地電位Vssに落とすのが好ましい。
このために、直列に接続された二個のｎチャネル及びｐ
チャネルMISFETから成るCMOSインバータIVの一端及び他
端をそれぞれ電源電位Vcc及び接地電位Vssに設定し、こ
のインバータIVの出力を前記電源電位Vcc′とする。ス
タンバイ時にはこれらのMISFETのゲートに加えられるチ
ップイネーブル信号CEにより前記インバータIVからVss
を出力させ、これにより前記Vcc′をVssに落とすように
なっている。これによりスタンバイ時の消費電流が低減
され、低消費電力化を図ることができる。 次に、本実施例による縦ROMのメモリセルへの情報の
書き込み方法について説明する。 まず第２図に示すように、例えばｐ型Si基板のような
半導体基板１の表面の選択的に熱酸化して例えばSiO2膜
から成るフィールド絶縁膜（図示せず）を形成して素子
分離を行った後、このフィールド絶縁膜で囲まれた活性
領域表面を熱酸化することにより例えばSiO2膜のような
ゲート絶縁膜２を形成する。 次にこのゲート絶縁膜２を介して半導体基板１の活性
領域の全面に例えばリンのイオン打ち込みによるチャネ
ルドーピングを行い、これによりメモリセルアレイＭ−
ARYの全てのメモリセルに情報“1"を書き込む。なおこ
のイオン打ち込みのドーズ量は、例えば１×1012／cm2
程度とする。 次に例えばCVDにより例えば多結晶Si膜を全面に形成
した後、この多結晶Si膜を所定形状にパターンニングし
て、第３図に示すようにゲート電極を構成するワード線
W1、W2等を形成する。次にこれらのワード線W1、W2等を
マスクとして半導体基板中１中に例えばヒ素のようなｎ
型不純物をイオン打ち込みすることにより、ソース領域
及びドレイン領域を構成する例えばn+型の半導体領域
31、32、33等を形成する。 次に前記ワード線W1、W2等の下部を除いて前記ゲート
絶縁膜２をエッチング除去した後、例えばCVDにより全
面に例えばPSG膜のような層間絶縁膜４を形成する。次
にこの層間絶縁膜４の所定部分をエッチング除去して所
定のコンタクトホール（図示せず）を形成した後、全面
に例えばA1膜（図示せず）をスパッタ法、蒸着法等によ
り形成した後、このAl膜を所定形状にパターンニングし
て、前記コンタクトホールを通じて例えばAl膜から成る
データ線（図示せず）を形成する。次に、例えば情報
“0"を書き込むべきメモリセルを構成するMISFET、例え
ばMISFETQ2に対応する部分が開口したフォトレジスト５
を前記層間絶縁膜４の表面に形成する。この後、このフ
ォトレジスト５をマスクとして前記層間絶縁膜４等を介
して例えばホウ素のような質量の小さいｐ型不純物を例
えばトーズ量１×1013／cm2でイオン打ち込みすること
により前記MISFETQ2のチャネル部にチャネルドーピング
を行って、前記MISFETをエンハンスメント型化又は弱い
デイプリーション型化し、これによって例えば情報“0"
を書き込む。このように縦ROMの製造工程の最終工程で
あるAl配線形成後に情報の書き込みを行うことができる
ので、ターンアラウンドタイムの短縮を図ることができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。 例えば、本発明は、縦ROMを有するワンチップマイク
ロコンピュータ等の各種半導体集積回路装置に適用する
ことができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。 すなわち、縦型マスクROMの高集積性をさらに向上さ
せることが可能となると共に、縦型マスクROM製造のタ
ーンアラウンドタイムを短縮することが可能となる。
【図面の簡単な説明】
第１図は、本発明の一実施例による縦ROMの回路構成を
示す回路図、 第２図〜第４図は、第１図に示す縦ROMのメモリセルに
情報を書き込む方法を工程順に説明するための断面図で
ある。 図中、１……半導体基板、２……ゲート絶縁膜、31、32
等……半導体領域、４……層間絶縁膜、５……フォトレ
ジスト、XDCR……ロウアドレスデコーダ、YDCR……カラ
ムアドレスデコーダ、W1、W2等……ワード線、D1、D2等
……データ線、Q1、Q2等……MISFET、Ｍ−ARY……メモ
リセルアレイ、SA、SAd……センスアンプである。
示す回路図、 第２図〜第４図は、第１図に示す縦ROMのメモリセルに
情報を書き込む方法を工程順に説明するための断面図で
ある。 図中、１……半導体基板、２……ゲート絶縁膜、31、32
等……半導体領域、４……層間絶縁膜、５……フォトレ
ジスト、XDCR……ロウアドレスデコーダ、YDCR……カラ
ムアドレスデコーダ、W1、W2等……ワード線、D1、D2等
……データ線、Q1、Q2等……MISFET、Ｍ−ARY……メモ
リセルアレイ、SA、SAd……センスアンプである。
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(56)参考文献 特開 昭57−111060（ＪＰ，Ａ)
特開 昭60−98660（ＪＰ，Ａ)
特開 昭56−150860（ＪＰ，Ａ)
特開 昭59−112647（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．データ線とワード線との各交点に設けられ、前記デ
ータ線のそれぞれに対して直列に接続されたｎチャネル
型のMISFETでメモリセルを構成し、前記MISFETのしきい
値電圧を制御することにより前記メモリセルに情報を書
き込むようにした縦型のマスクROMを有する半導体集積
回路装置の製造方法であって、 半導体基板の表面に前記メモリセルが形成される領域を
規定するフィールド絶縁膜を形成する工程と、前記メモ
リセルが形成される領域に前記メモリセルを構成するMI
SFETをディプリーション型にするためのｎ型の不純物を
導入する工程と、前記MISFETのゲート電極を構成するワ
ード線を形成する工程と、前記ワード線をマスクにして
前記半導体基板にｎ型不純物を導入することにより、前
記MISFETのソース領域およびドレイン領域を形成する工
程と、前記半導体基板上に前記MISFETを覆うように絶縁
膜を堆積する工程と、前記MISFETのうち、選択された所
定のMISFETのチャネル領域に前記絶縁膜および前記ゲー
ト電極を通してリンよりも質量の小さいｐ型の不純物を
導入することにより、前記選択された所定のMISFETをエ
ンハンスメント型化または弱いディプリーション型化す
る工程とを備えていることを特徴とする半導体集積回路
装置の製造方法。 ２．前記ｐ型の不純物がホウ素であることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置の製造
方法。 ３．前記絶縁膜がPSG膜であることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置の製造方法。 ４．データ線とワード線との各交点に設けられ、前記デ
ータ線のそれぞれに対して直列に接続されたｎチャネル
型のMISFETでメモリセルを構成し、前記MISFETのしきい
値電圧を制御することにより前記メモリセルに情報を書
き込むようにした縦型のマスクROMを有する半導体集積
回路装置の製造方法であって、 半導体基板の表面に前記メモリセルが形成される領域を
規定するフィールド絶縁膜を形成する工程と、前記メモ
リセルが形成される領域に前記メモリセルを構成するMI
SFETをディプリーション型にするためのｎ型の不純物を
導入する工程と、前記MISFETのゲート電極を構成するワ
ード線を形成する工程と、前記ワード線をマスクにして
前記半導体基板にｎ型不純物を導入することにより、前
記MISFETのソース領域およびドレイン領域を形成する工
程と、前記半導体基板上に前記MISFETを覆うように絶縁
膜を堆積する工程と、前記絶縁膜上にデータ線を構成す
るA1配線を形成した後、前記MISFETのうち、選択された
所定のMISFETのチャネル領域に前記絶縁膜および前記ゲ
ート電極を通してリンよりも質量の小さいｐ型の不純物
を導入することにより、前記選択された所定のMISFETを
エンハンスメント型化または弱いディプリーション型化
する工程とを備えていることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688886A JP2723147B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置の製造方法 |
| KR87005949A KR960008863B1 (en) | 1986-06-25 | 1987-06-12 | Rom and process for producing the same |
| US07/373,620 US5081052A (en) | 1986-06-25 | 1989-06-28 | ROM and process for producing the same |
| US07/803,073 US5275959A (en) | 1986-06-25 | 1991-12-06 | Process for producing ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688886A JP2723147B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPS634674A JPS634674A (ja) | 1988-01-09 |
| JP2723147B2 true JP2723147B2 (ja) | 1998-03-09 |
Family
ID=15417845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14688886A Expired - Lifetime JP2723147B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5081052A (ja) |
| JP (1) | JP2723147B2 (ja) |
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-
1986
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-
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-
1989
- 1989-06-28 US US07/373,620 patent/US5081052A/en not_active Expired - Lifetime
Also Published As
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| US5081052A (en) | 1992-01-14 |
| KR960008863B1 (en) | 1996-07-05 |
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