JP2908139B2 - ２層ゲートプログラムｒｏｍの製造方法 - Google Patents
２層ゲートプログラムｒｏｍの製造方法Info
- Publication number
- JP2908139B2 JP2908139B2 JP24681992A JP24681992A JP2908139B2 JP 2908139 B2 JP2908139 B2 JP 2908139B2 JP 24681992 A JP24681992 A JP 24681992A JP 24681992 A JP24681992 A JP 24681992A JP 2908139 B2 JP2908139 B2 JP 2908139B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- transistor
- threshold voltage
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、２層ゲートプログラム
ＲＯＭの製造方法に関し、特に、チャネル領域に対して
イオン注入することによりデータプログラム可能な２層
ゲートプログラムＲＯＭの製造方法に関する。
ＲＯＭの製造方法に関し、特に、チャネル領域に対して
イオン注入することによりデータプログラム可能な２層
ゲートプログラムＲＯＭの製造方法に関する。
【０００２】
【従来の技術】図５は、従来の製造方法によるメモリ装
置の回路図であり、特に、１層ポリシリコンＮＡＮＤ型
セルを用いたＲＯＭを例示する。また、図６は、図５の
実際の装置の平面図、図７は図６のＡ−Ｂ線断面図であ
る。
置の回路図であり、特に、１層ポリシリコンＮＡＮＤ型
セルを用いたＲＯＭを例示する。また、図６は、図５の
実際の装置の平面図、図７は図６のＡ−Ｂ線断面図であ
る。
【０００３】図５から明らかなように、ビット線（アル
ミニウム配線）１は直列接続のトランジスタＴｒ1 ，Ｔ
ｒ1 ；Ｔｒ2 ，Ｔｒ2 …に直列に接続される。トランジ
スタＴｒ1 は選択トランジスタであり、トランジスタＴ
ｒ2 はメモリトランジスタである。トランジスタＴ
ｒ1 ，Ｔｒ2 のゲートには、選択線（ポリシリコン層）
２、ワード線（ポリシリコン層）３がそれぞれ接続され
ている。図６，図７からわかるように、トランジスタＴ
ｒ1 ，Ｔｒ2 は、半導体基板Ｓｂ上に所定間隔で形成さ
れたＮ+ 層５（ソース・ドレイン層）の間の半導体基板
上に、ポリシリコン層２，３（ゲート）を配し、ポリシ
リコン層２，３の下のチャネル領域８Ａのうちのあるも
のに選択的にイオン注入してイオン注入領域８に設定す
ることにより構成される。そして、コンタクト７に接続
するアルミニウム配線（ビット線）１を通じてデータの
読み出しが行なわれる。
ミニウム配線）１は直列接続のトランジスタＴｒ1 ，Ｔ
ｒ1 ；Ｔｒ2 ，Ｔｒ2 …に直列に接続される。トランジ
スタＴｒ1 は選択トランジスタであり、トランジスタＴ
ｒ2 はメモリトランジスタである。トランジスタＴ
ｒ1 ，Ｔｒ2 のゲートには、選択線（ポリシリコン層）
２、ワード線（ポリシリコン層）３がそれぞれ接続され
ている。図６，図７からわかるように、トランジスタＴ
ｒ1 ，Ｔｒ2 は、半導体基板Ｓｂ上に所定間隔で形成さ
れたＮ+ 層５（ソース・ドレイン層）の間の半導体基板
上に、ポリシリコン層２，３（ゲート）を配し、ポリシ
リコン層２，３の下のチャネル領域８Ａのうちのあるも
のに選択的にイオン注入してイオン注入領域８に設定す
ることにより構成される。そして、コンタクト７に接続
するアルミニウム配線（ビット線）１を通じてデータの
読み出しが行なわれる。
【０００４】以上のような構成を有するメモリ装置の製
造に当たっては、半導体基板Ｓｂの表面部分に先ずポリ
シリコン層２，３によってゲートを形成する。次に、Ｎ
+ 層５によってソースとドレインを形成する。そして、
メモリすべきデータに基づいて構成されたマスク（図示
せず）を用いて、チャネル領域８Ａへの選択的イオン注
入を実施して、データの書き込みを行なう。つまり、チ
ャネル領域８Ａへのイオン注入の有無により、トランジ
スタの動作が異なる。そして、イオン注入用のマスクに
プログラムされたデータが書き込まれ、その読み出しが
可能となる。
造に当たっては、半導体基板Ｓｂの表面部分に先ずポリ
シリコン層２，３によってゲートを形成する。次に、Ｎ
+ 層５によってソースとドレインを形成する。そして、
メモリすべきデータに基づいて構成されたマスク（図示
せず）を用いて、チャネル領域８Ａへの選択的イオン注
入を実施して、データの書き込みを行なう。つまり、チ
ャネル領域８Ａへのイオン注入の有無により、トランジ
スタの動作が異なる。そして、イオン注入用のマスクに
プログラムされたデータが書き込まれ、その読み出しが
可能となる。
【０００５】図８は従来の他の方法により製造されたメ
モリ装置の断面図であり、特に、２層ポリシリコンＮＡ
ＮＤ型のものを例示する。この構造では、先ずメモリす
べきデータに基づいてプログラムされたイオン注入用の
マスクにより、チャネル領域のうちのあるものに選択的
にイオン注入してイオン注入領域とする。これにより、
チャネル領域が選択的にデプレッションモードとなり、
データの設定が行なわれる。次に、半導体基板Ｓｂの上
方に、第１のポリシリコン層９を配する。次に、チャネ
ル領域８Ａの上方に、ゲート電極としての第２のポリシ
リコン層１０を形成する。次に、Ｎ+ 層５を形成する。
モリ装置の断面図であり、特に、２層ポリシリコンＮＡ
ＮＤ型のものを例示する。この構造では、先ずメモリす
べきデータに基づいてプログラムされたイオン注入用の
マスクにより、チャネル領域のうちのあるものに選択的
にイオン注入してイオン注入領域とする。これにより、
チャネル領域が選択的にデプレッションモードとなり、
データの設定が行なわれる。次に、半導体基板Ｓｂの上
方に、第１のポリシリコン層９を配する。次に、チャネ
ル領域８Ａの上方に、ゲート電極としての第２のポリシ
リコン層１０を形成する。次に、Ｎ+ 層５を形成する。
【０００６】以上のようにして製造された２層ポリシリ
コンＮＡＮＤ型マスクＲＯＭは、図７との比較からわか
るように、構造的にソース、ドレインとしてのＮ+ 層が
無い。このため、高密度でのトランジスタの配置が可能
である。そして第２のポリシリコン層１０をゲートとし
て動作させることにより、第１のポリシリコン層９の下
方を経由して、データの読み出しが可能である。
コンＮＡＮＤ型マスクＲＯＭは、図７との比較からわか
るように、構造的にソース、ドレインとしてのＮ+ 層が
無い。このため、高密度でのトランジスタの配置が可能
である。そして第２のポリシリコン層１０をゲートとし
て動作させることにより、第１のポリシリコン層９の下
方を経由して、データの読み出しが可能である。
【０００７】
【発明が解決しようとする課題】上記従来の図５〜図７
の１層ポリシリコンＮＡＮＤ型マスクＲＯＭでは高密度
化が困難である。これに対して、上記従来の図８の２層
ポリシリコンＮＡＮＤ型のＲＯＭは、高密度でのトラン
ジスタの配置を可能にできるという利点がある。その反
面、図８の２層ポリシリコンＮＡＮＤ型マスクＲＯＭの
製造に当たっては、イオン注入領域８を、マスクずれを
考慮してチャネル領域８Ａよりも大きく設定しなければ
ならない。このようにすると、隣のチャネル領域にイオ
ン注入がなされることもあり、歩留り低下を招いてしま
う。一方、隣のチャネル領域へのイオン注入を防止する
ためには、チャネル長を大きく設定すればよい。しか
し、このようにすると、高密度化の妨げとなってしま
う。
の１層ポリシリコンＮＡＮＤ型マスクＲＯＭでは高密度
化が困難である。これに対して、上記従来の図８の２層
ポリシリコンＮＡＮＤ型のＲＯＭは、高密度でのトラン
ジスタの配置を可能にできるという利点がある。その反
面、図８の２層ポリシリコンＮＡＮＤ型マスクＲＯＭの
製造に当たっては、イオン注入領域８を、マスクずれを
考慮してチャネル領域８Ａよりも大きく設定しなければ
ならない。このようにすると、隣のチャネル領域にイオ
ン注入がなされることもあり、歩留り低下を招いてしま
う。一方、隣のチャネル領域へのイオン注入を防止する
ためには、チャネル長を大きく設定すればよい。しか
し、このようにすると、高密度化の妨げとなってしま
う。
【０００８】また、図５〜図７の１層ポリシリコンＮＡ
ＮＤ型マスクＲＯＭでは、ターンアラウンドタイムを短
縮するため、ゲート２，３を形成した後にゲート２，３
の上方からイオン注入を行なう方法が一般的に用いられ
ている。これに対し、図８の２層ポリシリコンＮＡＮＤ
型マスクＲＯＭにおける第１のポリシリコン層９と第２
のポリシリコン層１０の重なり部分には、通常のイオン
注入条件でのイオンは通過しにくい。このため、イオン
注入しても、この重なり部分はエンハンスメントモード
のままであり、ＮＡＮＤ型マスクＲＯＭとして動作させ
ることができない。このため、従来は、第１のポリシリ
コン層９によるゲートを形成する前にイオン注入を実施
して、ターンアラウンドタイムを犠牲にしていた。
ＮＤ型マスクＲＯＭでは、ターンアラウンドタイムを短
縮するため、ゲート２，３を形成した後にゲート２，３
の上方からイオン注入を行なう方法が一般的に用いられ
ている。これに対し、図８の２層ポリシリコンＮＡＮＤ
型マスクＲＯＭにおける第１のポリシリコン層９と第２
のポリシリコン層１０の重なり部分には、通常のイオン
注入条件でのイオンは通過しにくい。このため、イオン
注入しても、この重なり部分はエンハンスメントモード
のままであり、ＮＡＮＤ型マスクＲＯＭとして動作させ
ることができない。このため、従来は、第１のポリシリ
コン層９によるゲートを形成する前にイオン注入を実施
して、ターンアラウンドタイムを犠牲にしていた。
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、２層ポリシリコン型マスクＲＯＭの製造に
おいて、マスクずれが起りにくく且つターンアラウンド
タイムの低減を実現することにある。
その目的は、２層ポリシリコン型マスクＲＯＭの製造に
おいて、マスクずれが起りにくく且つターンアラウンド
タイムの低減を実現することにある。
【００１０】
【課題を解決するための手段】本発明の装置は、半導体
基板上に所定の間隔で複数の第１ゲート層を形成し、前
記第１ゲート層下方の前記基板の表面部分をソース・ド
レインとし、前記第１ゲート層間に第２ゲート層を形成
し、前記第２ゲート層下方の前記基板の表面部分をチャ
ネルとし、前記チャネルに選択的にイオン注入してデー
タをプログラムする２層ゲートプログラムＲＯＭの製造
方法において、前記第２ゲート層を、前記第１ゲート層
の端部と部分的に上下に重なるオーバーラップ部を有す
るものとして構成し、前記イオン注入を前記第１及び第
２ゲート層はそれぞれ貫通するが、前記第１ゲート層と
第２ゲート層のオーバーラップ部は貫通しない条件で行
い、半導体基板の表面部にＮ＋埋め込み層を形成し、前
記Ｎ＋埋め込み層の表面にＰ型イオンを注入し、しかる
後に、前記第１ゲート層と第２ゲート層を形成し、これ
によりエンハンスメントタイプのトランジスタを形成し
ておき、しかる後に、前記イオン注入として、エンハン
スタイプのトランジスタのうちの選択された特定のもの
に選択的にＮ型のイオンを注入し、これにより選択され
た特定のトランジスタのみの閾値電圧を低下させること
を特徴とするものとして構成される。ここで、前記の選
択されたトランジスタが、エンハンスタイプのトランジ
スタで、約１Ｖの閾値電圧を有し、選択されなかったエ
ンハンスタイプのトランジスタの閾値電圧が約７〜８Ｖ
であるものとすることが望ましい。または、本発明の２
層ゲートプログラムＲＯＭの製造方法は、半導体基板の
表面に第１導電型の層を形成し、基板上に形成されるト
ランジスタの閾値電圧が第１のエンハンスタイプの閾値
電圧になるように、前記第１導電型層の表面に第２導電
型のイオンを注入し、半導体基板上に所定の間隔で複数
の第１ゲート層を形成し、前記第１ゲート層下方の前記
基板の表面部分をソース・ドレインとし、複数の第２ゲ
ート層を、それぞれが隣接する２つの前記第１ゲート層
の間に、前記隣接する第１ゲート層のそれぞれの端部と
部分的に上下に重なるオーバーラップ部を有するものと
して構成し、前記第２ゲート層下方の前記基板の表面部
分をチャネルとし、マスクを通して第２ゲート層の下の
特定のチャネルに第１導電型のイオンを選択的に注入
し、前記イオン注入を前記第１及び第２ゲート層はそれ
ぞれ貫通するが、第１ゲート層と第２ゲート層の前記オ
ーバーラップ部は貫通しない条件で行い、これにより第
２導電型イオンが選択的に注入されたチャネルを有する
トランジスタの第２の閾値電圧が第１のエンハンスタイ
プの閾値電圧よりも低くなるようにしたものとして構成
される。ここで、前記の選択的なイオン注入で用いられ
るマスクは、イオンが注入される前記チャネルの上方部
分にイオンを透過させる開口を有するものであることが
望ましい。さらに、前記マスクの前記開口は、それぞ
れ、チャネル方向の長さが、隣接する２つの前記第１ゲ
ート層のうちの１つの第１ゲート層とのオーバーラップ
部の途中から、他の第１ゲート層とのオーバーラップ部
の途中までであるものとすることが望ましい。また、半
導体基板の表面にＮ＋埋め込み層を形成し、前記Ｎ＋埋
め込み層の表面にＰ型イオンを注入し、しかる後に、エ
ンハンスタイプのトランジスタを構成するように第１及
び第２ゲート層を形成し、前記エンハンスタイプのトラ
ンジスタに選択的にＮ型イオンを注入することにより、
選択イオン注入されたトランジスタのみの第２の閾値電
圧を低下させるものとすることが望ましい。さらに、前
記選択イオン注入されたトランジスタの第２の閾値電圧
が約１Ｖであり、イオン注入されていないトランジスタ
の第１のエンハンスタイプの閾値電圧が約７〜８Ｖであ
るものとすることが望ましい。また、前記２層ゲートプ
ログラムＲＯＭのうちの少なくとも１つのトランジスタ
の、ソースとドレインのうちのいずれかが高い供給電圧
に接続され、ソースとドレインのうちの他方が低い供給
電圧に接続されたものとすることが望ましい。または、
本発明の２層ゲートプログラムＲＯＭの製造方法は、半
導体基板の表面に、ソース・ドレインとなる複数のスト
ライプ状の第１導電型の埋め込み層と、基板上に形成さ
れるトランジスタの閾値電圧が第１のエンハンスタイプ
の閾値電圧になるような第２導電型の領域と、を形成
し、半導体基板上において前記ストライプに対して略直
交するように所定の間隔で複数の第１ゲート層を形成
し、複数の第２ゲート層を、それぞれが隣接する２つの
前記第１ゲート層の間に、前記隣接する第１ゲート層の
それぞれの端部と部分的に上下に重なるオーバーラップ
部を有するものとして構成し、前記第２ゲート層下方の
前記基板の表面部分をチャネルとし、マスクを通して第
２ゲート層の下の特定のチャネルに第１導電型のイオン
を選択的に注入し、前記イオン注入を前記第１及び第２
ゲート層はそれぞれ貫通するが、第１ゲート層と第２ゲ
ート層の前記オーバーラップ部は貫通しない条件で行
い、これにより第２導電型イオンが選択的に注入された
チャネルを有するトランジスタの第２の閾値電圧が第１
のエンハンスタイプの閾値電圧よりも低くなるようにし
たものとして構成される。
基板上に所定の間隔で複数の第１ゲート層を形成し、前
記第１ゲート層下方の前記基板の表面部分をソース・ド
レインとし、前記第１ゲート層間に第２ゲート層を形成
し、前記第２ゲート層下方の前記基板の表面部分をチャ
ネルとし、前記チャネルに選択的にイオン注入してデー
タをプログラムする２層ゲートプログラムＲＯＭの製造
方法において、前記第２ゲート層を、前記第１ゲート層
の端部と部分的に上下に重なるオーバーラップ部を有す
るものとして構成し、前記イオン注入を前記第１及び第
２ゲート層はそれぞれ貫通するが、前記第１ゲート層と
第２ゲート層のオーバーラップ部は貫通しない条件で行
い、半導体基板の表面部にＮ＋埋め込み層を形成し、前
記Ｎ＋埋め込み層の表面にＰ型イオンを注入し、しかる
後に、前記第１ゲート層と第２ゲート層を形成し、これ
によりエンハンスメントタイプのトランジスタを形成し
ておき、しかる後に、前記イオン注入として、エンハン
スタイプのトランジスタのうちの選択された特定のもの
に選択的にＮ型のイオンを注入し、これにより選択され
た特定のトランジスタのみの閾値電圧を低下させること
を特徴とするものとして構成される。ここで、前記の選
択されたトランジスタが、エンハンスタイプのトランジ
スタで、約１Ｖの閾値電圧を有し、選択されなかったエ
ンハンスタイプのトランジスタの閾値電圧が約７〜８Ｖ
であるものとすることが望ましい。または、本発明の２
層ゲートプログラムＲＯＭの製造方法は、半導体基板の
表面に第１導電型の層を形成し、基板上に形成されるト
ランジスタの閾値電圧が第１のエンハンスタイプの閾値
電圧になるように、前記第１導電型層の表面に第２導電
型のイオンを注入し、半導体基板上に所定の間隔で複数
の第１ゲート層を形成し、前記第１ゲート層下方の前記
基板の表面部分をソース・ドレインとし、複数の第２ゲ
ート層を、それぞれが隣接する２つの前記第１ゲート層
の間に、前記隣接する第１ゲート層のそれぞれの端部と
部分的に上下に重なるオーバーラップ部を有するものと
して構成し、前記第２ゲート層下方の前記基板の表面部
分をチャネルとし、マスクを通して第２ゲート層の下の
特定のチャネルに第１導電型のイオンを選択的に注入
し、前記イオン注入を前記第１及び第２ゲート層はそれ
ぞれ貫通するが、第１ゲート層と第２ゲート層の前記オ
ーバーラップ部は貫通しない条件で行い、これにより第
２導電型イオンが選択的に注入されたチャネルを有する
トランジスタの第２の閾値電圧が第１のエンハンスタイ
プの閾値電圧よりも低くなるようにしたものとして構成
される。ここで、前記の選択的なイオン注入で用いられ
るマスクは、イオンが注入される前記チャネルの上方部
分にイオンを透過させる開口を有するものであることが
望ましい。さらに、前記マスクの前記開口は、それぞ
れ、チャネル方向の長さが、隣接する２つの前記第１ゲ
ート層のうちの１つの第１ゲート層とのオーバーラップ
部の途中から、他の第１ゲート層とのオーバーラップ部
の途中までであるものとすることが望ましい。また、半
導体基板の表面にＮ＋埋め込み層を形成し、前記Ｎ＋埋
め込み層の表面にＰ型イオンを注入し、しかる後に、エ
ンハンスタイプのトランジスタを構成するように第１及
び第２ゲート層を形成し、前記エンハンスタイプのトラ
ンジスタに選択的にＮ型イオンを注入することにより、
選択イオン注入されたトランジスタのみの第２の閾値電
圧を低下させるものとすることが望ましい。さらに、前
記選択イオン注入されたトランジスタの第２の閾値電圧
が約１Ｖであり、イオン注入されていないトランジスタ
の第１のエンハンスタイプの閾値電圧が約７〜８Ｖであ
るものとすることが望ましい。また、前記２層ゲートプ
ログラムＲＯＭのうちの少なくとも１つのトランジスタ
の、ソースとドレインのうちのいずれかが高い供給電圧
に接続され、ソースとドレインのうちの他方が低い供給
電圧に接続されたものとすることが望ましい。または、
本発明の２層ゲートプログラムＲＯＭの製造方法は、半
導体基板の表面に、ソース・ドレインとなる複数のスト
ライプ状の第１導電型の埋め込み層と、基板上に形成さ
れるトランジスタの閾値電圧が第１のエンハンスタイプ
の閾値電圧になるような第２導電型の領域と、を形成
し、半導体基板上において前記ストライプに対して略直
交するように所定の間隔で複数の第１ゲート層を形成
し、複数の第２ゲート層を、それぞれが隣接する２つの
前記第１ゲート層の間に、前記隣接する第１ゲート層の
それぞれの端部と部分的に上下に重なるオーバーラップ
部を有するものとして構成し、前記第２ゲート層下方の
前記基板の表面部分をチャネルとし、マスクを通して第
２ゲート層の下の特定のチャネルに第１導電型のイオン
を選択的に注入し、前記イオン注入を前記第１及び第２
ゲート層はそれぞれ貫通するが、第１ゲート層と第２ゲ
ート層の前記オーバーラップ部は貫通しない条件で行
い、これにより第２導電型イオンが選択的に注入された
チャネルを有するトランジスタの第２の閾値電圧が第１
のエンハンスタイプの閾値電圧よりも低くなるようにし
たものとして構成される。
【００１１】
【作用】チャネル部分へのイオン注入によりプログラム
が行われる。このとき、第１のゲート層のオーバーラッ
プ部と、第２のゲート層とが重なった部分の下方には、
イオンが貫通しない。このため、イオン注入の行われる
チャネルにおいても、イオン注入される範囲はセルフア
ラインで行われる。しかも、当然、そのイオン注入は、
第１及び第２のゲート層形成後に行われる。これによ
り、ターンアラウンドタイムの低減も実現される。
が行われる。このとき、第１のゲート層のオーバーラッ
プ部と、第２のゲート層とが重なった部分の下方には、
イオンが貫通しない。このため、イオン注入の行われる
チャネルにおいても、イオン注入される範囲はセルフア
ラインで行われる。しかも、当然、そのイオン注入は、
第１及び第２のゲート層形成後に行われる。これによ
り、ターンアラウンドタイムの低減も実現される。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１３】図１は本発明の一実施例の工程断面図であ
る。
る。
【００１４】図１（ａ）からわかるように、前面にＮ型
イオンの注入を行う。
イオンの注入を行う。
【００１５】次に、図１（ｂ）からわかるように、半導
体基板Ｓｂの上方に、第１のポリシリコン層９を配す
る。
体基板Ｓｂの上方に、第１のポリシリコン層９を配す
る。
【００１６】次に、図１（ｃ）からわかるように、ゲー
トとしての第２のポリシリコン層１０を形成する。この
状態では、セルトランジスタＣＴ1 ，ＣＴ2 は、全て、
デプレッションタイプとなっている。そして、基板Ｓｂ
内の表面近傍に、Ｎ+ 層５を形成する。
トとしての第２のポリシリコン層１０を形成する。この
状態では、セルトランジスタＣＴ1 ，ＣＴ2 は、全て、
デプレッションタイプとなっている。そして、基板Ｓｂ
内の表面近傍に、Ｎ+ 層５を形成する。
【００１７】次に、同図（ｄ）に示すように、データプ
ログラムに基づいて形成したマスクＭを用いて、第１及
び第２のポリシリコン層９，１０の上方からＰ型イオン
注入を行なう。図示のマスクＭは、セルトランジスタＣ
Ｔ2 の上方が開口しており、セルトランジスタＣＴ1 の
上方は閉じている。このため、セルトランジスタＣＴ2
の下方のチャネル領域８Ａ（１）にはＰ型イオンが注入
されるが、セルトランジスタＣＴ1 の下方のチャネル領
域８Ａ（２）にはＰ型イオンは注入されない。イオン注
入されたトランジスタＣＴ2 は、前に注入したＮ型イオ
ンが打ち消されて、エンハンスモードとなるようにす
る。この場合のトランジスタＣＴ2 の閾値電圧は約１Ｖ
となるようにする。また、イオン注入の加速電圧は、第
１及び第２のポリシリコン９，１０のみの部分（重って
ない部分）はイオンが通るが、第１及び第２のポリシリ
コン９，１０が重なった部分、つまり、オーバーラップ
部１１は、イオンが通らない程度の値に設定する。その
結果、オーバーラップ部１１の下方の部分１１Ａはデプ
レッションタイプのままである。このため、正常なトラ
ンジスタとしての動作が可能となる。また、チャネル領
域に対するイオン注入領域のマスク合わせは、オーバー
ラップ部１１の存在によりセルフアラインとなる。この
ためマスクＲＯＭを高密度で形成することができる。
ログラムに基づいて形成したマスクＭを用いて、第１及
び第２のポリシリコン層９，１０の上方からＰ型イオン
注入を行なう。図示のマスクＭは、セルトランジスタＣ
Ｔ2 の上方が開口しており、セルトランジスタＣＴ1 の
上方は閉じている。このため、セルトランジスタＣＴ2
の下方のチャネル領域８Ａ（１）にはＰ型イオンが注入
されるが、セルトランジスタＣＴ1 の下方のチャネル領
域８Ａ（２）にはＰ型イオンは注入されない。イオン注
入されたトランジスタＣＴ2 は、前に注入したＮ型イオ
ンが打ち消されて、エンハンスモードとなるようにす
る。この場合のトランジスタＣＴ2 の閾値電圧は約１Ｖ
となるようにする。また、イオン注入の加速電圧は、第
１及び第２のポリシリコン９，１０のみの部分（重って
ない部分）はイオンが通るが、第１及び第２のポリシリ
コン９，１０が重なった部分、つまり、オーバーラップ
部１１は、イオンが通らない程度の値に設定する。その
結果、オーバーラップ部１１の下方の部分１１Ａはデプ
レッションタイプのままである。このため、正常なトラ
ンジスタとしての動作が可能となる。また、チャネル領
域に対するイオン注入領域のマスク合わせは、オーバー
ラップ部１１の存在によりセルフアラインとなる。この
ためマスクＲＯＭを高密度で形成することができる。
【００１８】図２は、本発明の他の実施例により製造し
た半導体メモリ装置の回路図である。
た半導体メモリ装置の回路図である。
【００１９】図２に示すように、選択トランジスタＴｒ
1 とメモリトランジスタＴｒ2 のゲートには選択線（ポ
リシリコン層）２とワード線（ポリシリコン層）３がそ
れぞれ接続されている。図２の左右方向両側の選択トラ
ンジスタＴｒ1 （１），Ｔｒ1 （３）にはメインビット
線（アルミニウム配線）１２が接続され、中央の選択ト
ランジスタＴｒ1 （２）には仮想グランド線（アルミニ
ウム配線）１３が接続されている。
1 とメモリトランジスタＴｒ2 のゲートには選択線（ポ
リシリコン層）２とワード線（ポリシリコン層）３がそ
れぞれ接続されている。図２の左右方向両側の選択トラ
ンジスタＴｒ1 （１），Ｔｒ1 （３）にはメインビット
線（アルミニウム配線）１２が接続され、中央の選択ト
ランジスタＴｒ1 （２）には仮想グランド線（アルミニ
ウム配線）１３が接続されている。
【００２０】図３は、図２の具体的装置の平面図であ
る。図３に示すように、ソース領域、ドレイン領域を埋
め込みＮ+ 層１５で形成する。この層１５と直角に、第
１のポリシリコン層９と第２のポリシリコン層１０を交
互に配列し、ＮＯＲ型セルを形成している。
る。図３に示すように、ソース領域、ドレイン領域を埋
め込みＮ+ 層１５で形成する。この層１５と直角に、第
１のポリシリコン層９と第２のポリシリコン層１０を交
互に配列し、ＮＯＲ型セルを形成している。
【００２１】図４は、図３のＣ−Ｄ線断面図である。
【００２２】図４（ａ）に示すように、半導体基板Ｓｂ
にＮ＋層１５を形成する。このＮ＋層１５はソース／ド
レイン領域となるものである。次に、Ｐ型イオン注入を
行い、基板の表面部分を選択的にＰ型化するとともに、
図３に示したように、複数のストライプ状の埋め込みＮ
＋層１５を形成する。この埋め込みＮ＋層１５は、セル
トランジスタのソース・ドレインとなる。
にＮ＋層１５を形成する。このＮ＋層１５はソース／ド
レイン領域となるものである。次に、Ｐ型イオン注入を
行い、基板の表面部分を選択的にＰ型化するとともに、
図３に示したように、複数のストライプ状の埋め込みＮ
＋層１５を形成する。この埋め込みＮ＋層１５は、セル
トランジスタのソース・ドレインとなる。
【００２３】この状態で、同図（ｂ）からわかるよう
に、半導体基板Ｓｂの上方に第１のポリシリコン層９，
９を形成する。
に、半導体基板Ｓｂの上方に第１のポリシリコン層９，
９を形成する。
【００２４】この後に、同図（ｃ）に示すように、第２
のポリシリコン層１０によってゲートを形成する。この
第２のポリシリコン層１０は、第１のポリシリコン層９
に重なるオーバーラップ部１１を有するように形成され
る。この状態ではセルトランジスタＣＴ１，ＣＴ２はエ
ンハンスタイプとなっている。この場合のセルトランジ
スタＣＴ１，ＣＴ２の閾値電圧は約７〜８Ｖであり、通
常の動作ではオフ状態となる。なお、第２のポリシリコ
ン層１０は、図２において符号「３（１）」や「３
（２）」により表したものに対応する。そして、図４
（ｃ）におけるセルトランジスタＣＴ１，ＣＴ２は、図
２において符号「Ｔｒ２」により表したものに対応す
る。これらのセルトランジスタのソース・ドレインは、
図３に示した埋め込みＮ＋層１５である。つまり、第１
のポリシリコン層９と第２のポリシリコン層１０のオー
バーラップ部１１は、セルトランジスタＣＴ１，ＣＴ２
のチャネル長の方向に延在するように形成される。
のポリシリコン層１０によってゲートを形成する。この
第２のポリシリコン層１０は、第１のポリシリコン層９
に重なるオーバーラップ部１１を有するように形成され
る。この状態ではセルトランジスタＣＴ１，ＣＴ２はエ
ンハンスタイプとなっている。この場合のセルトランジ
スタＣＴ１，ＣＴ２の閾値電圧は約７〜８Ｖであり、通
常の動作ではオフ状態となる。なお、第２のポリシリコ
ン層１０は、図２において符号「３（１）」や「３
（２）」により表したものに対応する。そして、図４
（ｃ）におけるセルトランジスタＣＴ１，ＣＴ２は、図
２において符号「Ｔｒ２」により表したものに対応す
る。これらのセルトランジスタのソース・ドレインは、
図３に示した埋め込みＮ＋層１５である。つまり、第１
のポリシリコン層９と第２のポリシリコン層１０のオー
バーラップ部１１は、セルトランジスタＣＴ１，ＣＴ２
のチャネル長の方向に延在するように形成される。
【００２５】次に、同図（ｄ）からわかるように、デー
タプログラムに基づくマスクＭを用いて、Ｎ型イオン注
入を行なう。この時、イオン注入されたトランジスタＣ
Ｔ１は、前に注入されたＰ型イオンが打ち消されて、閾
値１Ｖの通常のエンハンスタイプとなる。また、そのイ
オン注入の加速電圧は、先の実施例と同様に、１層のポ
リシリコンではイオンが通るが、２層分のポリシリコン
が重なるオーバーラップ部１１ではイオンが通らない程
度の値、つまりオーバーラップ部１１の下の部分は閾値
７〜８Ｖのエンハンスタイプのままとなるようにする。
つまり、イオン注入されたセルトランジスタＣＴ１は、
通常のエンハンスメントモードとなり、閾値電圧は約１
Ｖとなる。また、オーバーラップ部１１の下の領域は閾
値電圧が７〜８Ｖのままである。このため、通常の動作
ではオフしたままであり、正常な動作が可能となる。ま
た、チャンネル領域８Ａに対するイオン注入領域のマス
ク合わせは、オーバーラップ部１１の存在によりセルフ
アラインとなる。このためマスクＲＯＭを高密度で形成
することができる。つまり、図３の左右方向に沿ってソ
ース・ゲート・ドレインを有する多数のセルトランジス
タを、図３において上下方向に沿って高密度に並べるこ
とができる。
タプログラムに基づくマスクＭを用いて、Ｎ型イオン注
入を行なう。この時、イオン注入されたトランジスタＣ
Ｔ１は、前に注入されたＰ型イオンが打ち消されて、閾
値１Ｖの通常のエンハンスタイプとなる。また、そのイ
オン注入の加速電圧は、先の実施例と同様に、１層のポ
リシリコンではイオンが通るが、２層分のポリシリコン
が重なるオーバーラップ部１１ではイオンが通らない程
度の値、つまりオーバーラップ部１１の下の部分は閾値
７〜８Ｖのエンハンスタイプのままとなるようにする。
つまり、イオン注入されたセルトランジスタＣＴ１は、
通常のエンハンスメントモードとなり、閾値電圧は約１
Ｖとなる。また、オーバーラップ部１１の下の領域は閾
値電圧が７〜８Ｖのままである。このため、通常の動作
ではオフしたままであり、正常な動作が可能となる。ま
た、チャンネル領域８Ａに対するイオン注入領域のマス
ク合わせは、オーバーラップ部１１の存在によりセルフ
アラインとなる。このためマスクＲＯＭを高密度で形成
することができる。つまり、図３の左右方向に沿ってソ
ース・ゲート・ドレインを有する多数のセルトランジス
タを、図３において上下方向に沿って高密度に並べるこ
とができる。
【００２６】
【発明の効果】以上述べたように、本発明によれば、イ
オン注入領域をセルフアラインにより正確に狭い範囲に
限定することが可能なため、微細で高密度なマスクＲＯ
Ｍを製造できるばかりでなく、２層ゲートを形成した後
でデータに対応したマスクによるイオン注入を行なうこ
とになるので、ターンアラウンドタイムの短縮が可能で
あり、メモリ装置の生産性を高めることができる。
オン注入領域をセルフアラインにより正確に狭い範囲に
限定することが可能なため、微細で高密度なマスクＲＯ
Ｍを製造できるばかりでなく、２層ゲートを形成した後
でデータに対応したマスクによるイオン注入を行なうこ
とになるので、ターンアラウンドタイムの短縮が可能で
あり、メモリ装置の生産性を高めることができる。
【図１】本発明の一実施例によるメモリ装置の工程断面
図。
図。
【図２】本発明の他の実施例によるメモリ装置の回路
図。
図。
【図３】図２の具体例の平面図。
【図４】図３のＣ−Ｄ断面で示す工程断面図。
【図５】従来の半導体メモリ装置製造方法によるメモリ
装置の回路構成図。
装置の回路構成図。
【図６】図５の構成のメモリ装置の平面図。
【図７】図６のＡ−Ｂ線断面図。
【図８】従来の他の例に係る半導体メモリ装置製造方法
によるメモリ装置の断面図。
によるメモリ装置の断面図。
１ ビット線 ２ 選択線 ３ ワード線 ４ ポリシリコン層 ５ Ｎ+ 層 ６ アルミニウム配線 ７ コンタクト ８ イオン注入領域 ９ 第１のポリシリコン層 １０ 第２のポリシリコン層 １１ オーバーラップ部 １２ メインビット線 １３ 仮想グランド線 １４ チャネル領域 １５ 埋め込みＮ+ 層
Claims (9)
- 【請求項１】半導体基板上に所定の間隔で複数の第１ゲ
ート層を形成し、前記第１ゲート層下方の前記基板の表
面部分をソース・ドレインとし、前記第１ゲート層間に
第２ゲート層を形成し、前記第２ゲート層下方の前記基
板の表面部分をチャネルとし、前記チャネルに選択的に
イオン注入してデータをプログラムする２層ゲートプロ
グラムＲＯＭの製造方法において、 前記第２ゲート層を、前記第１ゲート層の端部と部分的
に上下に重なるオーバーラップ部を有するものとして構
成し、前記イオン注入を前記第１及び第２ゲート層はそ
れぞれ貫通するが、前記第１ゲート層と第２ゲート層の
オーバーラップ部は貫通しない条件で行い、 半導体基板の表面部にＮ＋埋め込み層を形成し、前記Ｎ
＋埋め込み層の表面にＰ型イオンを注入し、しかる後
に、前記第１ゲート層と第２ゲート層を形成し、これに
よりエンハンスメントタイプのトランジスタを形成して
おき、しかる後に、前記イオン注入として、エンハンス
タイプのトランジスタのうちの選択された特定のものに
選択的にＮ型のイオンを注入し、これにより選択された
特定のトランジスタのみの閾値電圧を低下させることを
特徴とする、 ２層ゲートプログラムＲＯＭの製造方法。 - 【請求項２】前記の選択されたトランジスタが、エンハ
ンスタイプのトランジスタで、約１Ｖの閾値電圧を有
し、選択されなかったエンハンスタイプのトランジスタ
の閾値電圧が約７〜８Ｖである、 請求項１記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項３】半導体基板の表面に第１導電型の層を形成
し、 基板上に形成されるトランジスタの閾値電圧が第１のエ
ンハンスタイプの閾値電圧になるように、前記第１導電
型層の表面に第２導電型のイオンを注入し、 半導体基板上に所定の間隔で複数の第１ゲート層を形成
し、前記第１ゲート層下方の前記基板の表面部分をソー
ス・ドレインとし、 複数の第２ゲート層を、それぞれが隣接する２つの前記
第１ゲート層の間に、前記隣接する第１ゲート層のそれ
ぞれの端部と部分的に上下に重なるオーバーラップ部を
有するものとして構成し、前記第２ゲート層下方の前記
基板の表面部分をチャネルとし、 マスクを通して第２ゲート層の下の特定のチャネルに第
１導電型のイオンを選択的に注入し、前記イオン注入を
前記第１及び第２ゲート層はそれぞれ貫通するが、第１
ゲート層と第２ゲート層の前記オーバーラップ部は貫通
しない条件で行い、これにより第２導電型イオンが選択
的に注入されたチャネルを有するトランジスタの第２の
閾値電圧が第１のエンハンスタイプの閾値電圧よりも低
くなるようにした、 ＮＯＲ型トランジスタを有する２層ゲートプログラムＲ
ＯＭの製造方法。 - 【請求項４】前記の選択的なイオン注入で用いられるマ
スクは、イオンが注入される前記チャネルの上方部分に
イオンを透過させる開口を有するものである、 請求項３記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項５】前記マスクの前記開口は、それぞれ、チャ
ネル方向の長さが、隣接する２つの前記第１ゲート層の
うちの１つの第１ゲート層とのオーバーラップ部の途中
から、他の第１ゲート層とのオーバーラップ部の途中ま
でである、 請求項４記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項６】半導体基板の表面にＮ＋埋め込み層を形成
し、前記Ｎ＋埋め込み層の表面にＰ型イオンを注入し、
しかる後に、エンハンスタイプのトランジスタを構成す
るように第１及び第２ゲート層を形成し、前記エンハン
スタイプのトランジスタに選択的にＮ型イオンを注入す
ることにより、選択イオン注入されたトランジスタのみ
の第２の閾値電圧を低下させる、 請求項３記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項７】前記選択イオン注入されたトランジスタの
第２の閾値電圧が約１Ｖであり、イオン注入されていな
いトランジスタの第１のエンハンスタイプの閾値電圧が
約７〜８Ｖである、 請求項６記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項８】前記２層ゲートプログラムＲＯＭのうちの
少なくとも１つのトランジスタの、ソースとドレインの
うちのいずれかが高い供給電圧に接続され、ソースとド
レインのうちの他方が低い供給電圧に接続されたもので
ある、 請求項３記載の２層ゲートプログラムＲＯＭの製造方
法。 - 【請求項９】半導体基板の表面に、ソース・ドレインと
なる複数のストライプ状の第１導電型の埋め込み層と、
基板上に形成されるトランジスタの閾値電圧が第１のエ
ンハンスタイプの閾値電圧になるような第２導電型の領
域と、を形成し、 半導体基板上において前記ストライプに対して略直交す
るように所定の間隔で複数の第１ゲート層を形成し、 複数の第２ゲート層を、それぞれが隣接する２つの前記
第１ゲート層の間に、前記隣接する第１ゲート層のそれ
ぞれの端部と部分的に上下に重なるオーバーラップ部を
有するものとして構成し、前記第２ゲート層下方の前記
基板の表面部分をチャネルとし、 マスクを通して第２ゲート層の下の特定のチャネルに第
１導電型のイオンを選択的に注入し、前記イオン注入を
前記第１及び第２ゲート層はそれぞれ貫通するが、第１
ゲート層と第２ゲート層の前記オーバーラップ部は貫通
しない条件で行い、これにより第２導電型イオンが選択
的に注入されたチャネルを有するトランジスタの第２の
閾値電圧が第１のエンハンスタイプの閾値電圧よりも低
くなるようにした、 ＮＯＲ型トランジスタを有する２層ゲートプログラムＲ
ＯＭの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681992A JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
| US08/121,519 US5403765A (en) | 1992-09-16 | 1993-09-16 | Method of manufacturing double-layer gate programmable ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681992A JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697395A JPH0697395A (ja) | 1994-04-08 |
| JP2908139B2 true JP2908139B2 (ja) | 1999-06-21 |
Family
ID=17154169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24681992A Expired - Fee Related JP2908139B2 (ja) | 1992-09-16 | 1992-09-16 | ２層ゲートプログラムｒｏｍの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5403765A (ja) |
| JP (1) | JP2908139B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7291382B2 (en) * | 2004-09-24 | 2007-11-06 | Kimberly-Clark Worldwide, Inc. | Low density flexible resilient absorbent open-cell thermoplastic foam |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4294001A (en) * | 1979-01-08 | 1981-10-13 | Texas Instruments Incorporated | Method of making implant programmable metal gate MOS read only memory |
| JP2723147B2 (ja) * | 1986-06-25 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5149667A (en) * | 1989-05-31 | 1992-09-22 | Samsung Electronics Co., Ltd. | Mask ROM device having double polycrystalline silicone and process for producing the same |
| JP2577093B2 (ja) * | 1989-09-14 | 1997-01-29 | 三星電子株式会社 | マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法 |
-
1992
- 1992-09-16 JP JP24681992A patent/JP2908139B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-16 US US08/121,519 patent/US5403765A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697395A (ja) | 1994-04-08 |
| US5403765A (en) | 1995-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6670671B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US6348378B1 (en) | Method of making a non-volatile semiconductor device with reduced program disturbance | |
| US5460989A (en) | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same | |
| EP0656663B1 (en) | Erasing method of a non-volatile semiconductor memory device | |
| US5824583A (en) | Non-volatile semiconductor memory and method of manufacturing the same | |
| US7488657B2 (en) | Method and system for forming straight word lines in a flash memory array | |
| JPH0964215A (ja) | フラッシュメモリ装置及びその製造方法 | |
| KR100743513B1 (ko) | 반도체장치 및 그 제조방법 | |
| US5844270A (en) | Flash memory device and manufacturing method therefor | |
| US7511333B2 (en) | Nonvolatile memory cell with multiple floating gates and a connection region in the channel | |
| JPH07130894A (ja) | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
| JPH07226446A (ja) | 半導体装置及びその製造方法 | |
| US6621733B2 (en) | Segmented bit line EEPROM page architecture | |
| US20040124459A1 (en) | Nonvolatile semiconductor memory devices and the fabrication process of them | |
| JPH02222174A (ja) | Ｍｏｓ型半導体装置 | |
| JP2908139B2 (ja) | ２層ゲートプログラムｒｏｍの製造方法 | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| KR100650837B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR0183855B1 (ko) | 플래쉬 메모리 장치 및 그 제조방법 | |
| US20020064921A1 (en) | Semiconductor integrated circuit device and a method of manufacturing the same | |
| JP3383428B2 (ja) | 半導体記憶装置 | |
| JP2679673B2 (ja) | 半導体記憶装置 | |
| JP2874205B2 (ja) | 読み出し専用メモリ装置の製造方法 | |
| JPH0414255A (ja) | Ｍｏｓ型半導体装置 | |
| JP3531708B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |