JPH05304275A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH05304275A JPH05304275A JP4110049A JP11004992A JPH05304275A JP H05304275 A JPH05304275 A JP H05304275A JP 4110049 A JP4110049 A JP 4110049A JP 11004992 A JP11004992 A JP 11004992A JP H05304275 A JPH05304275 A JP H05304275A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＲＯＭを有する半導体装置とそのＲＯＭの仕
様をきめるためのフラッシュメモリを有する半導体装置
の製造ラインを共通化し、生産効率を向上して安価な半
導体装置をうる製法を提供する。 【構成】 フラッシュメモリを有する半導体装置の製造
工程の一部を削減し、他の大部分のマスクを共通化する
と共に、セル部Ａのイオン注入、ゲート電極形成、ＬＤ
Ｄ形成の工程のみ独自のマスクにより製造する。
様をきめるためのフラッシュメモリを有する半導体装置
の製造ラインを共通化し、生産効率を向上して安価な半
導体装置をうる製法を提供する。 【構成】 フラッシュメモリを有する半導体装置の製造
工程の一部を削減し、他の大部分のマスクを共通化する
と共に、セル部Ａのイオン注入、ゲート電極形成、ＬＤ
Ｄ形成の工程のみ独自のマスクにより製造する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくは、読出し専用メモリ（以下、ＲＯＭ
という）を有する半導体装置の製法に関する。
る。さらに詳しくは、読出し専用メモリ（以下、ＲＯＭ
という）を有する半導体装置の製法に関する。
【０００２】
【従来の技術】従来、メモリセルをアレイ状に有するＲ
ＯＭ半導体装置の製法に当っては、使用目的に応じてア
レイ状に配置された各メモリセルのメモリ状態を「１」
にするか「０」にするかを決めるため、まず書込み、読
出しのできるフラッシュメモリを作製してユーザーで各
メモリの書込みをして性能を調べ、最終的な状態の使用
が決定される。各メモリセルの「１」、「０」の状態が
定まれば、チャネル領域の不純物濃度を変えて「１」、
「０」の状態が書き込まれたＲＯＭが形成されて、半導
体装置が製造されている。
ＯＭ半導体装置の製法に当っては、使用目的に応じてア
レイ状に配置された各メモリセルのメモリ状態を「１」
にするか「０」にするかを決めるため、まず書込み、読
出しのできるフラッシュメモリを作製してユーザーで各
メモリの書込みをして性能を調べ、最終的な状態の使用
が決定される。各メモリセルの「１」、「０」の状態が
定まれば、チャネル領域の不純物濃度を変えて「１」、
「０」の状態が書き込まれたＲＯＭが形成されて、半導
体装置が製造されている。
【０００３】このＲＯＭを有する半導体装置とフラッシ
ュメモリを有する半導体装置とはメモリ部分の構造が異
なるため、一般に別の製造ラインで製造され、マスクな
ども別個に作製され、製造条件も別々に設定されて行わ
れている。
ュメモリを有する半導体装置とはメモリ部分の構造が異
なるため、一般に別の製造ラインで製造され、マスクな
ども別個に作製され、製造条件も別々に設定されて行わ
れている。
【０００４】
【発明が解決しようとする課題】しかし、前述のＲＯＭ
の最適状態を決定するための、フラッシュメモリを有す
る半導体装置と、最終的な仕様の定まったＲＯＭを有す
る半導体装置はメモリセル部以外のセンスアンプなど他
の半導体素子部は同じである。このような似た製造ライ
ンが独自に存在することは、製造条件を間違え易く、ま
た製造設備の有効稼働の支障になる。
の最適状態を決定するための、フラッシュメモリを有す
る半導体装置と、最終的な仕様の定まったＲＯＭを有す
る半導体装置はメモリセル部以外のセンスアンプなど他
の半導体素子部は同じである。このような似た製造ライ
ンが独自に存在することは、製造条件を間違え易く、ま
た製造設備の有効稼働の支障になる。
【０００５】さらに、同じ半導体素子部を形成するに
も、別々のマスクが形成されているため、マスク代が高
くなり、半導体装置のコストが高くなるという問題があ
る。
も、別々のマスクが形成されているため、マスク代が高
くなり、半導体装置のコストが高くなるという問題があ
る。
【０００６】本発明の目的は叙上の問題を解決するた
め、ＲＯＭを有する半導体装置の製造ラインをフラッシ
ュメモリを有する半導体装置の製造ラインと共通にし、
マスクもできるだけ共通化することにより、生産効率を
上げ、生産コストを低下させた半導体装置を提供するこ
とにある。
め、ＲＯＭを有する半導体装置の製造ラインをフラッシ
ュメモリを有する半導体装置の製造ラインと共通にし、
マスクもできるだけ共通化することにより、生産効率を
上げ、生産コストを低下させた半導体装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製法は、読出し専用メモリをアレイ状に有する半導体
装置の製法であって、該アレイ状に形成されたそれぞれ
の読出し専用メモリのメモリ状態を決定するために製造
されたフラッシュメモリを有する半導体装置の製造ライ
ンで少なくとも半分以上のマスクが前記フラッシュメモ
リを有する半導体装置のマスクと共用されて製造されて
なるものである。
の製法は、読出し専用メモリをアレイ状に有する半導体
装置の製法であって、該アレイ状に形成されたそれぞれ
の読出し専用メモリのメモリ状態を決定するために製造
されたフラッシュメモリを有する半導体装置の製造ライ
ンで少なくとも半分以上のマスクが前記フラッシュメモ
リを有する半導体装置のマスクと共用されて製造されて
なるものである。
【０００８】
【作用】本発明によれば、ＲＯＭを有する半導体装置を
フラッシュメモリを有する半導体装置の製造ラインで製
造するようにしたため、製造条件も共通化でき、マスク
も大部分を共通にすることができて一部の製造工程を変
更するだけで製造でき、製造上のトラブルが発生しにく
く、生産効率が向上する。
フラッシュメモリを有する半導体装置の製造ラインで製
造するようにしたため、製造条件も共通化でき、マスク
も大部分を共通にすることができて一部の製造工程を変
更するだけで製造でき、製造上のトラブルが発生しにく
く、生産効率が向上する。
【０００９】
【実施例】本発明によるＲＯＭを有する半導体装置の製
法について、セル部分のＲＯＭとするＮＭＯＳと周辺部
のトランジスタとしてのＰＭＯＳ部分の構造の例を示し
た図面を参照しながらフラッシュメモリを有する半導体
装置（以下、フラッシュメモリＩＣという）の製造プロ
セスと対比して説明する。
法について、セル部分のＲＯＭとするＮＭＯＳと周辺部
のトランジスタとしてのＰＭＯＳ部分の構造の例を示し
た図面を参照しながらフラッシュメモリを有する半導体
装置（以下、フラッシュメモリＩＣという）の製造プロ
セスと対比して説明する。
【００１０】まず図１に示すように、半導体基板１にセ
ル部Ａの周辺である周辺部ＣにＰＭＯＳ部形成のための
ウェル２が形成される。このウェル２の形成はフラッシ
ュメモリＩＣでも行われ、マスクおよび形成条件が同一
化された（表１のマスク番号１）。具体的にはｐ型半導
体基板にリンイオンがイオン注入されてｎ型ウェル２が
形成された。
ル部Ａの周辺である周辺部ＣにＰＭＯＳ部形成のための
ウェル２が形成される。このウェル２の形成はフラッシ
ュメモリＩＣでも行われ、マスクおよび形成条件が同一
化された（表１のマスク番号１）。具体的にはｐ型半導
体基板にリンイオンがイオン注入されてｎ型ウェル２が
形成された。
【００１１】つぎに、素子分離用のＬＯＣＯＳ酸化膜を
形成するため、ＬＯＣＯＳ形成場所以外の場所に酸化防
止膜３が形成される（図２参照）。このＬＯＣＳ酸化膜
もフラッシュメモリＩＣの製造の際に形成されており、
マスクおよび形成条件が同一化された（表１のマスク番
号２）。具体的には半導体基板１の表面にチッ化膜など
の酸化防止膜３が形成され、ＬＯＣＯＳ用マスクの使用
により、ＬＯＣＯＳ酸化膜が形成される部分だけチッ化
膜が目抜かれた。
形成するため、ＬＯＣＯＳ形成場所以外の場所に酸化防
止膜３が形成される（図２参照）。このＬＯＣＳ酸化膜
もフラッシュメモリＩＣの製造の際に形成されており、
マスクおよび形成条件が同一化された（表１のマスク番
号２）。具体的には半導体基板１の表面にチッ化膜など
の酸化防止膜３が形成され、ＬＯＣＯＳ用マスクの使用
により、ＬＯＣＯＳ酸化膜が形成される部分だけチッ化
膜が目抜かれた。
【００１２】つぎに、セル部ＡのＬＯＣＯＳ酸化膜の下
にチャネルストッパを形成するため、イオン注入がなさ
れる（図３参照）。具体的には周辺トランジスタ部Ｃを
レジスト４でマスクしてボロンイオンがドーズ量７×10
13／cm2 でイオン注入された。このレジストマスク形成
の際にチャネルストッパ用マスクが使用され、フラッシ
ュメモリＩＣと同一化された（表１のマスク番号３）。
にチャネルストッパを形成するため、イオン注入がなさ
れる（図３参照）。具体的には周辺トランジスタ部Ｃを
レジスト４でマスクしてボロンイオンがドーズ量７×10
13／cm2 でイオン注入された。このレジストマスク形成
の際にチャネルストッパ用マスクが使用され、フラッシ
ュメモリＩＣと同一化された（表１のマスク番号３）。
【００１３】このあとレジスト４を除去して約1000℃で
約300 分間の熱処理がされて、図４に示すように、ＬＯ
ＣＯＳ酸化膜５およびｐ+ 型のチャネルストッパ６が形
成された。
約300 分間の熱処理がされて、図４に示すように、ＬＯ
ＣＯＳ酸化膜５およびｐ+ 型のチャネルストッパ６が形
成された。
【００１４】つぎに、セル部に「０」または「１」の状
態の記録をするため、セル部Ａ以外をレジスト12でマス
クしてイオン注入を行う。このばあい、「１」の状態を
形成するにはイオン濃度を淡くしてスレッショルド電圧
を低くし、「０」の状態を形成するには、濃いイオン濃
度を必要とし、高いスレッショルド電圧用のマスクと、
周辺部のｎチャネルと同時にイオン注入するマスクの２
枚の独自のマスクが使用される（表１のマスク番号７、
８）。
態の記録をするため、セル部Ａ以外をレジスト12でマス
クしてイオン注入を行う。このばあい、「１」の状態を
形成するにはイオン濃度を淡くしてスレッショルド電圧
を低くし、「０」の状態を形成するには、濃いイオン濃
度を必要とし、高いスレッショルド電圧用のマスクと、
周辺部のｎチャネルと同時にイオン注入するマスクの２
枚の独自のマスクが使用される（表１のマスク番号７、
８）。
【００１５】この工程の１枚のマスクはフラッシュメモ
リＩＣのセル部Ａ以外のｎチャネルトランジスタのスレ
ッショルド電圧調整工程に相当するが、構造が異なり、
独自のマスクで製造され、またもう１枚のマスクはフラ
ッシュメモリにはない新規な独自のマスクとなる。
リＩＣのセル部Ａ以外のｎチャネルトランジスタのスレ
ッショルド電圧調整工程に相当するが、構造が異なり、
独自のマスクで製造され、またもう１枚のマスクはフラ
ッシュメモリにはない新規な独自のマスクとなる。
【００１６】なお、フラッシュメモリＩＣではこの工程
の前にセルのスレッショルド電圧を規定するイオンイン
プラの工程、フローティングゲート形成の工程およびフ
ローティングゲート上以外の酸化膜を除去するアレイプ
ロテクトの工程の各マスク（表１のマスク番号４〜６）
があるが、ＣＭＯＳの製造においてはこれらの３工程が
省略されている。
の前にセルのスレッショルド電圧を規定するイオンイン
プラの工程、フローティングゲート形成の工程およびフ
ローティングゲート上以外の酸化膜を除去するアレイプ
ロテクトの工程の各マスク（表１のマスク番号４〜６）
があるが、ＣＭＯＳの製造においてはこれらの３工程が
省略されている。
【００１７】前述の「０」、「１」形成の具体例として
は、たとえば「１」の状態を形成するためには、ボロン
イオンをドーズ量３×1012／cm2 で不純物濃度が１×10
17／cm3 となるようにイオン打込みをし、「０」の状態
を形成するには、ボロンイオンをドーズ量５×1013／cm
2 で不純物濃度が1.7 ×1017／cm3 となるようにイオン
打込みをする（図５参照）。引き続きマスクなしで全面
にボロンイオンをイオン注入してセル部Ａ以外の周辺部
Ｃにｐチャネルトランジスタのスレッショルド電圧調整
用のイオン注入が行われる（図６参照）。このばあい、
セル部Ａはマスクされていないが、セル部のスレッショ
ルド電圧調整用のイオン注入が、ｐチャネル用スレッシ
ョルド電圧調整用イオン注入の分を差し引いて行ってい
るため影響しない。
は、たとえば「１」の状態を形成するためには、ボロン
イオンをドーズ量３×1012／cm2 で不純物濃度が１×10
17／cm3 となるようにイオン打込みをし、「０」の状態
を形成するには、ボロンイオンをドーズ量５×1013／cm
2 で不純物濃度が1.7 ×1017／cm3 となるようにイオン
打込みをする（図５参照）。引き続きマスクなしで全面
にボロンイオンをイオン注入してセル部Ａ以外の周辺部
Ｃにｐチャネルトランジスタのスレッショルド電圧調整
用のイオン注入が行われる（図６参照）。このばあい、
セル部Ａはマスクされていないが、セル部のスレッショ
ルド電圧調整用のイオン注入が、ｐチャネル用スレッシ
ョルド電圧調整用イオン注入の分を差し引いて行ってい
るため影響しない。
【００１８】つぎに、ゲート電極７ａ、７ｂが形成され
る。この工程はフラッシュメモリＩＣの第２ゲート電極
（制御用ゲート電極）の形成工程に相当するが、形状も
異なり、独自のマスクで独自の条件により形成される
（表１のマスク番号９）。具体例としては、ＣＶＤ法に
より、ポリシリコン膜が約0.5 μｍ形成され、レジスト
膜８でマスクされてエッチングされる（図７参照）。
る。この工程はフラッシュメモリＩＣの第２ゲート電極
（制御用ゲート電極）の形成工程に相当するが、形状も
異なり、独自のマスクで独自の条件により形成される
（表１のマスク番号９）。具体例としては、ＣＶＤ法に
より、ポリシリコン膜が約0.5 μｍ形成され、レジスト
膜８でマスクされてエッチングされる（図７参照）。
【００１９】つぎに、ライトドープドレイン（以下、Ｌ
ＤＤという）形成のためのイオン注入が行われる。これ
はＰＭＯＳ部分はレジスト９でマスクしてＮＭＯＳ部分
のみに行なわれる（図８参照）。この工程は、トランジ
スタの耐圧をあげるため、ドレイン領域に淡い不純物領
域を形成するものである。この工程はフラッシュメモリ
を有する半導体装置の周辺トランジスタにイオン注入す
るＬＤＤ工程に相当するが、フラッシュメモリＩＣで
は、セル部はＬＤＤ構造でなかったが、ＲＯＭにするば
あいは周辺ＮＭＯＳと同形状のＬＤＤ構造とするため、
独自のマスクで形成される（表１のマスク番号10）。具
体例としては、ＰＭＯＳ部分をレジストでマスクしてリ
ンイオンがドーズ量３×1013／cm2 でイオン注入され
た。引き続きＴＥＯＳを導入してＣＶＤ法などによりＳ
ｉＯ2 などの保護膜が形成され、ＲＩＥ法によりエッチ
バックしてサイドウォール10が形成された（図９参
照）。
ＤＤという）形成のためのイオン注入が行われる。これ
はＰＭＯＳ部分はレジスト９でマスクしてＮＭＯＳ部分
のみに行なわれる（図８参照）。この工程は、トランジ
スタの耐圧をあげるため、ドレイン領域に淡い不純物領
域を形成するものである。この工程はフラッシュメモリ
を有する半導体装置の周辺トランジスタにイオン注入す
るＬＤＤ工程に相当するが、フラッシュメモリＩＣで
は、セル部はＬＤＤ構造でなかったが、ＲＯＭにするば
あいは周辺ＮＭＯＳと同形状のＬＤＤ構造とするため、
独自のマスクで形成される（表１のマスク番号10）。具
体例としては、ＰＭＯＳ部分をレジストでマスクしてリ
ンイオンがドーズ量３×1013／cm2 でイオン注入され
た。引き続きＴＥＯＳを導入してＣＶＤ法などによりＳ
ｉＯ2 などの保護膜が形成され、ＲＩＥ法によりエッチ
バックしてサイドウォール10が形成された（図９参
照）。
【００２０】つぎに、ＮＭＯＳ部分のｎ+ 型のソース領
域12およびドレイン領域13が形成される。このトランジ
スタ部分はフラッシュメモリＩＣもＣＭＯＳも同じであ
り、フラッシュメモリと共通化され、マスクも共通とし
た（表１のマスク番号13）。具体例としては、ＮＭＯＳ
以外の素子部分をレジスト11でマスクし、ヒ素イオンを
ドーズ量3.5 ×1015／cm2 で不純物濃度が約１×1019／
cm3 の濃度になるようにイオン注入をし、約850 ℃で約
20分間のアニールをした（図10参照）。なお、フラッシ
ュメモリＩＣにおいては、この工程の前にポリシリコン
膜をエッチングするセルゲート工程、耐圧を向上させる
ためのセルのｎ+ 高濃度領域形成のためのイオン注入工
程の各マスク（表１のマスク番号11、12）があるが、Ｃ
ＭＯＳの製造においてはこれら２工程が省略されてい
る。
域12およびドレイン領域13が形成される。このトランジ
スタ部分はフラッシュメモリＩＣもＣＭＯＳも同じであ
り、フラッシュメモリと共通化され、マスクも共通とし
た（表１のマスク番号13）。具体例としては、ＮＭＯＳ
以外の素子部分をレジスト11でマスクし、ヒ素イオンを
ドーズ量3.5 ×1015／cm2 で不純物濃度が約１×1019／
cm3 の濃度になるようにイオン注入をし、約850 ℃で約
20分間のアニールをした（図10参照）。なお、フラッシ
ュメモリＩＣにおいては、この工程の前にポリシリコン
膜をエッチングするセルゲート工程、耐圧を向上させる
ためのセルのｎ+ 高濃度領域形成のためのイオン注入工
程の各マスク（表１のマスク番号11、12）があるが、Ｃ
ＭＯＳの製造においてはこれら２工程が省略されてい
る。
【００２１】つぎに、周辺部ＣのＰＭＯＳ部分ｐ+ 型の
ソース領域14およびドレイン領域15が形成される（図11
参照）。このトランジスタ部分も前述のＮＭＯＳ同様
に、フラッシュメモリＩＣのばあいも存在し、マスクお
よび製造条件はフラッシュメモリＩＣと共通化される
（表１のマスク番号14）。具体例としては、ＮＭＯＳの
ばあいと同様に、ＰＭＯＳ以外の素子部分をレジスト16
でマスクし、ＢＦ2 をドーズ量2.5 ×1015／cm2 で不純
物濃度が約１×1019／cm3 の濃度となるようにイオン注
入し、約850 ℃で約20分間アニールをした。
ソース領域14およびドレイン領域15が形成される（図11
参照）。このトランジスタ部分も前述のＮＭＯＳ同様
に、フラッシュメモリＩＣのばあいも存在し、マスクお
よび製造条件はフラッシュメモリＩＣと共通化される
（表１のマスク番号14）。具体例としては、ＮＭＯＳの
ばあいと同様に、ＰＭＯＳ以外の素子部分をレジスト16
でマスクし、ＢＦ2 をドーズ量2.5 ×1015／cm2 で不純
物濃度が約１×1019／cm3 の濃度となるようにイオン注
入し、約850 ℃で約20分間アニールをした。
【００２２】つぎに、半導体基板の表面に形成された保
護膜17のうち、各半導体領域で電極が形成されるべき場
所をエッチング除去し、コンタクト孔が形成され、さら
に電極膜の形成およびパッドが形成される（図12参
照）。この工程もフラッシュメモリＩＣと同じ条件で形
成され、マスクおよび製造条件が共通化される。
護膜17のうち、各半導体領域で電極が形成されるべき場
所をエッチング除去し、コンタクト孔が形成され、さら
に電極膜の形成およびパッドが形成される（図12参
照）。この工程もフラッシュメモリＩＣと同じ条件で形
成され、マスクおよび製造条件が共通化される。
【００２３】この際、マスクとしては、コンタクト孔の
形成、Ａｌ電極膜のパターニング、パッド形成の３枚が
使用されるが、３枚とも共通化される（表１のマスク番
号15〜17）。
形成、Ａｌ電極膜のパターニング、パッド形成の３枚が
使用されるが、３枚とも共通化される（表１のマスク番
号15〜17）。
【００２４】具体例としては、半導体基板表面にＣＶＤ
法によりリンガラス（ＰＳＧ）膜が形成され、レジスト
膜が塗布され、マスキングによりコンタクト孔の形成場
所のリンガラス膜をエッチングし、コンタクト孔が形成
された。引き続き、Ａｌ−Ｓｉ合金が全面にスパッタリ
ングなどにより被着され、パターニングにより各電極膜
18〜21が形成された。さらに、表面に保護膜22が形成さ
れたのち、レジスト膜を被着し、パターニングして電極
パッド（図示せず）が形成された。
法によりリンガラス（ＰＳＧ）膜が形成され、レジスト
膜が塗布され、マスキングによりコンタクト孔の形成場
所のリンガラス膜をエッチングし、コンタクト孔が形成
された。引き続き、Ａｌ−Ｓｉ合金が全面にスパッタリ
ングなどにより被着され、パターニングにより各電極膜
18〜21が形成された。さらに、表面に保護膜22が形成さ
れたのち、レジスト膜を被着し、パターニングして電極
パッド（図示せず）が形成された。
【００２５】以上説明したフラッシュメモリＩＣとＲＯ
Ｍ用半導体装置のＣＭＯＳとのマスクの共通化の関係を
表１にまとめた。
Ｍ用半導体装置のＣＭＯＳとのマスクの共通化の関係を
表１にまとめた。
【００２６】
【表１】
【００２７】表１からわかるように、ＣＭＯＳで使用す
るマスク12枚のうち８枚の半分以上のマスクが共通化さ
れ、フラッシュメモリ用ＩＣの５工程が削除され、４工
程で独自のマスクを作成することにより同じ製造ライン
で製造できるようになった。
るマスク12枚のうち８枚の半分以上のマスクが共通化さ
れ、フラッシュメモリ用ＩＣの５工程が削除され、４工
程で独自のマスクを作成することにより同じ製造ライン
で製造できるようになった。
【００２８】
【発明の効果】本発明によれば、ＲＯＭ用半導体装置の
製造ラインをその仕様をきめるためのフラッシュメモリ
用半導体装置の製造ラインと共通化したため、製造条件
が統一され、製造作業も単純化され生産効率が向上する
と共に歩留の向上も図れる。しかもマスクの大部分が共
通化されたため、マスクの費用を大幅に削減できる。
製造ラインをその仕様をきめるためのフラッシュメモリ
用半導体装置の製造ラインと共通化したため、製造条件
が統一され、製造作業も単純化され生産効率が向上する
と共に歩留の向上も図れる。しかもマスクの大部分が共
通化されたため、マスクの費用を大幅に削減できる。
【００２９】その結果、製造工期を大幅に短縮できると
共に、製造コストを下げられ、安価な半導体装置をうる
ことができる。
共に、製造コストを下げられ、安価な半導体装置をうる
ことができる。
【図１】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図２】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図３】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図４】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図５】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図６】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図７】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図８】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図９】本発明の一実施例であるＲＯＭ用半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図１０】本発明の一実施例であるＲＯＭ用半導体装置
の製造工程を示す図である。
の製造工程を示す図である。
【図１１】本発明の一実施例であるＲＯＭ用半導体装置
の製造工程を示す図である。
の製造工程を示す図である。
【図１２】本発明の一実施例である半導体装置の最終の
製造工程を示す図である。
製造工程を示す図である。
Ａ セル部（ＲＯＭ） Ｃ 周辺部
Claims (1)
- 【請求項１】 読出し専用メモリをアレイ状に有する半
導体装置の製法であって、該アレイ状に形成されたそれ
ぞれの読出し専用メモリのメモリ状態を決定するために
製造されたフラッシュメモリを有する半導体装置の製造
ラインで少なくとも半分以上のマスクが前記フラッシュ
メモリを有する半導体装置のマスクと共用されて製造さ
れてなる半導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110049A JPH05304275A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製法 |
| US08/036,726 US5316963A (en) | 1992-04-28 | 1993-03-25 | Method for producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110049A JPH05304275A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304275A true JPH05304275A (ja) | 1993-11-16 |
Family
ID=14525810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110049A Pending JPH05304275A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5316963A (ja) |
| JP (1) | JPH05304275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438403B1 (ko) * | 2001-09-05 | 2004-07-02 | 동부전자 주식회사 | 플랫 셀 메모리 소자의 제조방법 |
| JP2008520093A (ja) * | 2004-11-15 | 2008-06-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | フラッシュメモリをｒｏｍメモリへ変換する方法、およびその変換されたｒｏｍメモリを具えるデバイス |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE50112464D1 (de) * | 2001-01-12 | 2007-06-14 | Zf Sachs Ag | Kraftfahrzeug mit einem mehrfach-Kupplungseinrichtung aufweisenden Antriebsstrang |
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| US7777281B2 (en) * | 2004-03-26 | 2010-08-17 | Atmel Corporation | Non-volatile transistor memory array incorporating read-only elements with single mask set |
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|---|---|---|---|---|
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| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
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| US5227326A (en) * | 1991-12-23 | 1993-07-13 | Texas Instruments Incorporated | Method for fabricating non-volatile memory cells, arrays of non-volatile memory cells |
-
1992
- 1992-04-28 JP JP4110049A patent/JPH05304275A/ja active Pending
-
1993
- 1993-03-25 US US08/036,726 patent/US5316963A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008520093A (ja) * | 2004-11-15 | 2008-06-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | フラッシュメモリをｒｏｍメモリへ変換する方法、およびその変換されたｒｏｍメモリを具えるデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US5316963A (en) | 1994-05-31 |
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