JP2919690B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2919690B2 JP2919690B2 JP5012422A JP1242293A JP2919690B2 JP 2919690 B2 JP2919690 B2 JP 2919690B2 JP 5012422 A JP5012422 A JP 5012422A JP 1242293 A JP1242293 A JP 1242293A JP 2919690 B2 JP2919690 B2 JP 2919690B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
関するものである。
【０００２】
【従来の技術】大容量の超ＬＳＩを実現するには、限ら
れたチップ面積内で、いかに集積度の高い集積回路を開
発するかにかかっている。すなわち、集積度を向上させ
るためには、集積回路を構成する素子をいかに微細化で
きるかにかかっており、特に、より微細なトランジスタ
の実現が必要である。
れたチップ面積内で、いかに集積度の高い集積回路を開
発するかにかかっている。すなわち、集積度を向上させ
るためには、集積回路を構成する素子をいかに微細化で
きるかにかかっており、特に、より微細なトランジスタ
の実現が必要である。
【０００３】通常、シリコンゲート技術では、ゲート電
極の材料としてリン等を多量に含むＮ型ポリシリコンが
用いられる。そのため、Ｎ型ポリシリコンのゲート電極
で、ＣＭＯＳトランジスタを形成した場合、ＰＭＯＳト
ランジスタにおいて、Ｎ型チャネル領域とＮ型ポリシリ
コン間の仕事関数差が負の方向に大きくなるため、閾値
電圧を合わせ込むためにチャネル領域と逆タイプの不純
物を注入する必要がある。その結果Ｎ型ポリシリコンの
ゲート電極を持つＰＭＯＳトランジスタのチャネル領域
に、非常に浅いＰＮ接合が形成され、埋め込みチャネル
型のトランジスタとなる。
極の材料としてリン等を多量に含むＮ型ポリシリコンが
用いられる。そのため、Ｎ型ポリシリコンのゲート電極
で、ＣＭＯＳトランジスタを形成した場合、ＰＭＯＳト
ランジスタにおいて、Ｎ型チャネル領域とＮ型ポリシリ
コン間の仕事関数差が負の方向に大きくなるため、閾値
電圧を合わせ込むためにチャネル領域と逆タイプの不純
物を注入する必要がある。その結果Ｎ型ポリシリコンの
ゲート電極を持つＰＭＯＳトランジスタのチャネル領域
に、非常に浅いＰＮ接合が形成され、埋め込みチャネル
型のトランジスタとなる。
【０００４】ところが、埋め込みチャネル型のトランジ
スタは、短チャネル効果が生じ易く、すなわち、閾値電
圧の低下、サブスレッショルド特性の劣化、パンチスル
ー電圧の低下といった問題を生じ易く、その結果、トラ
ンジスタの微細化にとって大きな問題であった。
スタは、短チャネル効果が生じ易く、すなわち、閾値電
圧の低下、サブスレッショルド特性の劣化、パンチスル
ー電圧の低下といった問題を生じ易く、その結果、トラ
ンジスタの微細化にとって大きな問題であった。
【０００５】一方、Ｐ型ポリシリコンのゲート電極でＣ
ＭＯＳトランジスタを形成した場合、ＰＭＯＳトランジ
スタは、表面チャネル型のトランジスタとなり、トラン
ジスタの微細化に好適であるが、Ｐ型ポリシリコンのゲ
ート電極をもつＮＭＯＳトランジスタは、埋め込みチャ
ネル型のトランジスタとなり、やはり、トランジスタの
微細化にとつて大きな問題であった。
ＭＯＳトランジスタを形成した場合、ＰＭＯＳトランジ
スタは、表面チャネル型のトランジスタとなり、トラン
ジスタの微細化に好適であるが、Ｐ型ポリシリコンのゲ
ート電極をもつＮＭＯＳトランジスタは、埋め込みチャ
ネル型のトランジスタとなり、やはり、トランジスタの
微細化にとつて大きな問題であった。
【０００６】そこで、Ｎ型ポリシリコンのゲート電極を
もつＮＭＯＳトランジスタと、Ｐ型ポリシリコンのゲー
ト電極をもつＰＭＯＳトランジスタとで、ＣＭＯＳトラ
ンジスタを構成すれば、表面チャネル型のＣＭＯＳトラ
ンジスタが実現でき、トランジスタの微細化に好適であ
る。
もつＮＭＯＳトランジスタと、Ｐ型ポリシリコンのゲー
ト電極をもつＰＭＯＳトランジスタとで、ＣＭＯＳトラ
ンジスタを構成すれば、表面チャネル型のＣＭＯＳトラ
ンジスタが実現でき、トランジスタの微細化に好適であ
る。
【０００７】ところで、上記表面チャネル型のＣＭＯＳ
トランジスタのゲート電極を形成するには、ゲート電極
となるポリシリコンにＮ型とＰ型の不純物をドーピング
してから、ゲート電極のパターニングをする必要があ
る。その製造方法として、例えば、ポリシリコン成膜後
に、フォトリソグラフィ工程により、ＮＭＯＳトランジ
スタとなるべき領域の窓開けを行い、レジストをマスク
としてＮ型の不純物をイオン注入し、レジスト除去後、
さらに、フォトリソグラフィ工程により、ＰＭＯＳトラ
ンジスタとなるべき領域（通常、ＮＭＯＳトランジスタ
となるべき領域とネガポジの関係を有している）の窓開
けを行い、レジストをマスクとしてＰ型の不純物をイオ
ン注入し、レジスト除去後、熱拡散を行い、ゲート電極
のパターニングをしてＮ型ポリシリコン及びＰ型ポリシ
リコンのゲート電極を形成する方法がある。
トランジスタのゲート電極を形成するには、ゲート電極
となるポリシリコンにＮ型とＰ型の不純物をドーピング
してから、ゲート電極のパターニングをする必要があ
る。その製造方法として、例えば、ポリシリコン成膜後
に、フォトリソグラフィ工程により、ＮＭＯＳトランジ
スタとなるべき領域の窓開けを行い、レジストをマスク
としてＮ型の不純物をイオン注入し、レジスト除去後、
さらに、フォトリソグラフィ工程により、ＰＭＯＳトラ
ンジスタとなるべき領域（通常、ＮＭＯＳトランジスタ
となるべき領域とネガポジの関係を有している）の窓開
けを行い、レジストをマスクとしてＰ型の不純物をイオ
ン注入し、レジスト除去後、熱拡散を行い、ゲート電極
のパターニングをしてＮ型ポリシリコン及びＰ型ポリシ
リコンのゲート電極を形成する方法がある。
【０００８】また、特開平３−４２８６９で開示されて
いるように、Ｎ型ポリシリコン電極を形成した後、Ｐ型
ポリシリコンゲート電極を形成する方法がある。
いるように、Ｎ型ポリシリコン電極を形成した後、Ｐ型
ポリシリコンゲート電極を形成する方法がある。
【０００９】
【発明が解決しようとする課題】以上説明したように、
Ｎ型ポリシリコン及びＰ型ポリシリコンのゲート電極を
形成するには、従来のＮ型のみの、あるいは、Ｐ型のみ
のポリシリコンのゲート電極を形成する場合と比較し
て、フォトリソグラフィ工程、あるいは、ゲート電極と
なるべきポリシリコンの成膜工程が増える。その結果、
製造コストが高くなったり、歩留まりが低下するといっ
た問題点があった。
Ｎ型ポリシリコン及びＰ型ポリシリコンのゲート電極を
形成するには、従来のＮ型のみの、あるいは、Ｐ型のみ
のポリシリコンのゲート電極を形成する場合と比較し
て、フォトリソグラフィ工程、あるいは、ゲート電極と
なるべきポリシリコンの成膜工程が増える。その結果、
製造コストが高くなったり、歩留まりが低下するといっ
た問題点があった。
【００１０】
【課題を解決するための手段】本発明は、上記問題点を
解決するため、同一半導体基板上に第１導電型ポリシリ
コンのゲート電極を有する第１導電型チャネルトランジ
スタと第１導電型と逆導電型の第２導電型ポリシリコン
のゲート電極を有する第２導電型チャネルトランジスタ
とを含む半導体装置の製造方法において、ゲート絶縁膜
上に、ゲート電極となるべきポリシリコン膜を堆積し、
該ポリシリコン膜上に、第１のシリコン酸化膜及びシリ
コン窒化膜を順次形成する工程と、上記第１導電型チャ
ネルトランジスタ形成領域の上記シリコン窒化膜を除去
する工程と、上記シリコン窒化膜が除去された領域の上
記ポリシリコン膜に、第１導電型不純物を導入する工程
と、上記シリコン窒化膜を耐酸化性膜のマスクとして、
選択的に上記シリコン窒化膜が除去された領域に第２の
シリコン酸化膜を形成し、且つ、第１導電型チャネルト
ランジスタ形成領域の上記ポリシリコン膜を残す工程
と、上記シリコン窒化膜を全て除去した後、上記第２の
シリコン酸化膜をマスクとして、上記ポリシリコン膜
に、第２導電型不純物を導入する工程と、上記第１のシ
リコン酸化膜及び第２のシリコン酸化膜を除去した後、
所定の形状のフォトレジストをマスクとして、上記第１
導電型ポリシリコンのゲート電極及び第２導電型ポリシ
リコンのゲート電極をパターニングする工程とを有する
ことを特徴とする方法によるものである。
解決するため、同一半導体基板上に第１導電型ポリシリ
コンのゲート電極を有する第１導電型チャネルトランジ
スタと第１導電型と逆導電型の第２導電型ポリシリコン
のゲート電極を有する第２導電型チャネルトランジスタ
とを含む半導体装置の製造方法において、ゲート絶縁膜
上に、ゲート電極となるべきポリシリコン膜を堆積し、
該ポリシリコン膜上に、第１のシリコン酸化膜及びシリ
コン窒化膜を順次形成する工程と、上記第１導電型チャ
ネルトランジスタ形成領域の上記シリコン窒化膜を除去
する工程と、上記シリコン窒化膜が除去された領域の上
記ポリシリコン膜に、第１導電型不純物を導入する工程
と、上記シリコン窒化膜を耐酸化性膜のマスクとして、
選択的に上記シリコン窒化膜が除去された領域に第２の
シリコン酸化膜を形成し、且つ、第１導電型チャネルト
ランジスタ形成領域の上記ポリシリコン膜を残す工程
と、上記シリコン窒化膜を全て除去した後、上記第２の
シリコン酸化膜をマスクとして、上記ポリシリコン膜
に、第２導電型不純物を導入する工程と、上記第１のシ
リコン酸化膜及び第２のシリコン酸化膜を除去した後、
所定の形状のフォトレジストをマスクとして、上記第１
導電型ポリシリコンのゲート電極及び第２導電型ポリシ
リコンのゲート電極をパターニングする工程とを有する
ことを特徴とする方法によるものである。
【００１１】
【作用】本発明によれば、製造工程を簡略化して、Ｎ型
ポリシリコン、及び、Ｐ型ポリシリコンのゲート電極を
形成することができ、製造コストの低減、あるいは、製
造歩留まりの向上が得られる。
ポリシリコン、及び、Ｐ型ポリシリコンのゲート電極を
形成することができ、製造コストの低減、あるいは、製
造歩留まりの向上が得られる。
【００１２】
【実施例】以下、本発明の第１の実施例を図１に基づい
て説明する。
て説明する。
【００１３】まず、Ｐ型半導体基板１上に、トランジス
タの所望の閾値電圧を得るように表面濃度が制御された
ＰＭＯＳトランジスタ形成のためのＮウェル２とＮＭＯ
Ｓトランジスタ形成のためのＰウェル３と、素子分離の
ためのロコス酸化膜４とを形成する。この時、Ｐ型半導
体基板のかわりに、Ｎ型半導体基板を用いることもでき
る。その後、ゲート酸化膜５（１００Å）を熱酸化によ
り形成し、ゲート電極用ポリシリコン膜６（２０００
Å）、酸化膜７（１００Å）、窒化シリコン膜８（１０
００Å）の順に堆積する。この時、ポリシリコン膜６
は、アモルファスシリコンてもよい。次に、フォトレジ
ストを塗布し、フォトリソグラフィー工程により、ＰＭ
ＯＳトランジスタ形成領域上にレジストパターン９を形
成する（図１（ａ））。
タの所望の閾値電圧を得るように表面濃度が制御された
ＰＭＯＳトランジスタ形成のためのＮウェル２とＮＭＯ
Ｓトランジスタ形成のためのＰウェル３と、素子分離の
ためのロコス酸化膜４とを形成する。この時、Ｐ型半導
体基板のかわりに、Ｎ型半導体基板を用いることもでき
る。その後、ゲート酸化膜５（１００Å）を熱酸化によ
り形成し、ゲート電極用ポリシリコン膜６（２０００
Å）、酸化膜７（１００Å）、窒化シリコン膜８（１０
００Å）の順に堆積する。この時、ポリシリコン膜６
は、アモルファスシリコンてもよい。次に、フォトレジ
ストを塗布し、フォトリソグラフィー工程により、ＰＭ
ＯＳトランジスタ形成領域上にレジストパターン９を形
成する（図１（ａ））。
【００１４】次に、レジストパターン９をマスクとし
て、ＮＭＯＳトランジスタ形成領域上のポリシリコン膜
６が露出するまで、酸化膜７、及び、窒化シリコン膜８
の異方性エッチングを行い、エッチング後にレジストパ
ターン９を除去し、全面にＰＳＧ１０（リン・シリケー
ト・ガラス）を堆積し、熱拡散により、露出しているポ
リシリコン膜６にＮ型不純物をドーピングし、Ｎ型ポリ
シリコン領域１１を形成する（図１（ｂ））。なお、上
記工程において、レジストパターン９をマスクとして、
ポリシリコン膜６、または、酸化膜７が露出するまで異
方性エッチングを行い、レジストパターン９をマスクと
して、リンイオン（31Ｐ+）を８０ＫｅＶ，５×１０15
ケ／ｃｍ2 程度でイオン注入を行い、Ｎ型ポリシリコン
領域１１を形成する工程でも良い。この場合、イオン注
入後に熱処理を行って拡散しても良い。
て、ＮＭＯＳトランジスタ形成領域上のポリシリコン膜
６が露出するまで、酸化膜７、及び、窒化シリコン膜８
の異方性エッチングを行い、エッチング後にレジストパ
ターン９を除去し、全面にＰＳＧ１０（リン・シリケー
ト・ガラス）を堆積し、熱拡散により、露出しているポ
リシリコン膜６にＮ型不純物をドーピングし、Ｎ型ポリ
シリコン領域１１を形成する（図１（ｂ））。なお、上
記工程において、レジストパターン９をマスクとして、
ポリシリコン膜６、または、酸化膜７が露出するまで異
方性エッチングを行い、レジストパターン９をマスクと
して、リンイオン（31Ｐ+）を８０ＫｅＶ，５×１０15
ケ／ｃｍ2 程度でイオン注入を行い、Ｎ型ポリシリコン
領域１１を形成する工程でも良い。この場合、イオン注
入後に熱処理を行って拡散しても良い。
【００１５】次に、ＰＳＧ１０を除去した後（リンイオ
ンを注入した場合は、レジストパターン９を除去した
後）に、ＮＭＯＳトランジスタ形成領域上に、窒化シリ
コン膜８をマスクとして、選択酸化を行い、酸化膜１２
（５００Å程度）を形成する（図１（ｃ））。
ンを注入した場合は、レジストパターン９を除去した
後）に、ＮＭＯＳトランジスタ形成領域上に、窒化シリ
コン膜８をマスクとして、選択酸化を行い、酸化膜１２
（５００Å程度）を形成する（図１（ｃ））。
【００１６】次に、酸化膜１２をエッチングストッパー
として、窒化シリコン膜８を除去し、酸化膜１２をマス
クとして、ボロンイオン（11Ｂ+）を１０ＫｅＶ、５×
１０15ケ／ｃｍ-2 程度でイオン注入を行い、Ｐ型ポリ
シリコン領域１３を形成する（図１（ｄ））。なお、上
記工程において、窒化シリコン膜８、及び、酸化膜７を
除去し、ポリシリコン膜６を露出させ、次に、全面にＢ
ＳＧ（ボロン・シリケート・ガラス）を堆積し、熱拡散
により露出しているポリシリコン膜６にＰ型不純物をド
ーピングし、Ｐ型ポリシリコン領域１３を形成する工程
でも良い。
として、窒化シリコン膜８を除去し、酸化膜１２をマス
クとして、ボロンイオン（11Ｂ+）を１０ＫｅＶ、５×
１０15ケ／ｃｍ-2 程度でイオン注入を行い、Ｐ型ポリ
シリコン領域１３を形成する（図１（ｄ））。なお、上
記工程において、窒化シリコン膜８、及び、酸化膜７を
除去し、ポリシリコン膜６を露出させ、次に、全面にＢ
ＳＧ（ボロン・シリケート・ガラス）を堆積し、熱拡散
により露出しているポリシリコン膜６にＰ型不純物をド
ーピングし、Ｐ型ポリシリコン領域１３を形成する工程
でも良い。
【００１７】次に、ポリシリコン上の酸化膜７、及び、
１２を除去し（ＢＳＧを堆積した場合はＢＳＧも除去す
る）、全面にＷＳｉｘ１４（１０００Å）をＣＶＤ法等
により堆積し、フォトレジストを塗布し、フォトリソグ
ラフィー工程によりゲート電極のパターニングを行い、
レジストパターン１５をマスクとして、ＷＳｉｘ１４及
び、Ｎ型ポリシリコン領域１１及びＰ型ポリシリコン領
域１３をエッチングし、ゲート電極を形成する（図１
（ｅ））。なお、この工程で、ＷＳｉｘのかわりにＴｉ
Ｓｉｘ，ＭｏＳｉｘ，ＴａＳｉｘの金属シリコン化合物
を用いても良く、また、Ｔｉ等の金属を堆積してから、
シリサイド化して、金属シリコン化合物としても良い。
１２を除去し（ＢＳＧを堆積した場合はＢＳＧも除去す
る）、全面にＷＳｉｘ１４（１０００Å）をＣＶＤ法等
により堆積し、フォトレジストを塗布し、フォトリソグ
ラフィー工程によりゲート電極のパターニングを行い、
レジストパターン１５をマスクとして、ＷＳｉｘ１４及
び、Ｎ型ポリシリコン領域１１及びＰ型ポリシリコン領
域１３をエッチングし、ゲート電極を形成する（図１
（ｅ））。なお、この工程で、ＷＳｉｘのかわりにＴｉ
Ｓｉｘ，ＭｏＳｉｘ，ＴａＳｉｘの金属シリコン化合物
を用いても良く、また、Ｔｉ等の金属を堆積してから、
シリサイド化して、金属シリコン化合物としても良い。
【００１８】以降、従来の工程により、トランジスタの
ソース，ドレイン領域１６をイオン注入法等により形成
し（図１（ｆ））、層間絶縁膜を形成し、ゲート電極、
及び、ソース，ドレイン領域の配線形成工程を経て、Ｎ
型ポリシリコンゲート電極を有するＮＭＯＳトランジス
タと、Ｐ型ポリシリコン電極を有するＰＭＯＳトランジ
スタとからなる表面チヤネル型ＣＭＯＳトランジスタを
形成することができる。
ソース，ドレイン領域１６をイオン注入法等により形成
し（図１（ｆ））、層間絶縁膜を形成し、ゲート電極、
及び、ソース，ドレイン領域の配線形成工程を経て、Ｎ
型ポリシリコンゲート電極を有するＮＭＯＳトランジス
タと、Ｐ型ポリシリコン電極を有するＰＭＯＳトランジ
スタとからなる表面チヤネル型ＣＭＯＳトランジスタを
形成することができる。
【００１９】次に、本発明の第２の実施例を図２に基づ
いて説明する。
いて説明する。
【００２０】まず、Ｐ型半導体基板２１上に、トランジ
スタの所望の閾値電圧を得るように、表面濃度が制御さ
れたＰＭＯＳトランジスタ形成のためのＮウェル２２と
ＮＭＯＳ形成のためのＰウェル２３と、素子分離のため
のロコス酸化膜２４とを形成する。この時、Ｐ型半導体
基板のかわりに、Ｎ型半導体基板を用いることもでき
る。その後、ゲート酸化膜２５（１００Å）を熱酸化に
より形成し、ゲート電極用のポリシリコン膜２６（２０
００Å）、酸化膜２７（１００Å）、窒化シリコン膜２
８（１０００Å）の順に堆積する。この時、ポリシリコ
ン膜２６は、アモルファスシリコンでもよい。次に、フ
ォトレジストを塗布し、フォトリソグラフィー工程によ
り、ＮＭＯＳトランジスタ形成領域上にレジストパター
ン２９を形成する（図２（ａ））。
スタの所望の閾値電圧を得るように、表面濃度が制御さ
れたＰＭＯＳトランジスタ形成のためのＮウェル２２と
ＮＭＯＳ形成のためのＰウェル２３と、素子分離のため
のロコス酸化膜２４とを形成する。この時、Ｐ型半導体
基板のかわりに、Ｎ型半導体基板を用いることもでき
る。その後、ゲート酸化膜２５（１００Å）を熱酸化に
より形成し、ゲート電極用のポリシリコン膜２６（２０
００Å）、酸化膜２７（１００Å）、窒化シリコン膜２
８（１０００Å）の順に堆積する。この時、ポリシリコ
ン膜２６は、アモルファスシリコンでもよい。次に、フ
ォトレジストを塗布し、フォトリソグラフィー工程によ
り、ＮＭＯＳトランジスタ形成領域上にレジストパター
ン２９を形成する（図２（ａ））。
【００２１】次に、レジストパターン２９をマスクとし
て、酸化膜２７が露出するまで、窒化シリコン膜２８の
異方性エッチングを行い、レジストパターン２９をマス
クとして、ボロンイオン（11Ｂ+）を１０ＫｅＶ，５×
１０15ケ／ｃｍ2 程度でイオン注入を行い、Ｐ型ポリ
シリコン領域３３を形成する（図２（ｂ））。この場
合、イオン注入後に熱処理を行って拡散しても良い。な
お、上記工程において、レジストパターン２９をマスク
として、ポリシリコン膜２６が露出するまで、酸化膜２
７、及び、窒化シリコン膜２８の異方性エッチングを行
い、エッチング後にレジストパターン２９を除去し、全
面にＢＳＧを堆積し、熱拡散により、露出しているポリ
シリコン膜２６にＰ型不純物をドーピングし、Ｐ型ポリ
シリコン領域３３を形成する工程でもよい。
て、酸化膜２７が露出するまで、窒化シリコン膜２８の
異方性エッチングを行い、レジストパターン２９をマス
クとして、ボロンイオン（11Ｂ+）を１０ＫｅＶ，５×
１０15ケ／ｃｍ2 程度でイオン注入を行い、Ｐ型ポリ
シリコン領域３３を形成する（図２（ｂ））。この場
合、イオン注入後に熱処理を行って拡散しても良い。な
お、上記工程において、レジストパターン２９をマスク
として、ポリシリコン膜２６が露出するまで、酸化膜２
７、及び、窒化シリコン膜２８の異方性エッチングを行
い、エッチング後にレジストパターン２９を除去し、全
面にＢＳＧを堆積し、熱拡散により、露出しているポリ
シリコン膜２６にＰ型不純物をドーピングし、Ｐ型ポリ
シリコン領域３３を形成する工程でもよい。
【００２２】次に、レジストパターン２９を除去した後
（ボロンイオンを注入した場合は、ＢＳＧを除去した
後）に、ＰＭＯＳトランジスタ形成領域上に、窒化シリ
コン膜２８をマスクとして、選択酸化を行い、酸化膜３
２（５００Å程度）を形成する（図２（ｃ））。
（ボロンイオンを注入した場合は、ＢＳＧを除去した
後）に、ＰＭＯＳトランジスタ形成領域上に、窒化シリ
コン膜２８をマスクとして、選択酸化を行い、酸化膜３
２（５００Å程度）を形成する（図２（ｃ））。
【００２３】次に、窒化シリコン膜２８、及び、酸化膜
２７を除去し、ＮＭＯＳトランジスタ形成領域上のポリ
シリコン膜２６を露出させ、次に、全面にＰＳＧ３０を
堆積し、熱拡散により露出しているポリシリコン膜２６
にＮ型不純物をドーピングし、Ｎ型ポリシリコン領域３
１を形成する（図２（ｄ））。なお、上記工程におい
て、窒化シリコン膜２８を除去し、酸化膜３２をマスク
として、リンイオン（31Ｐ+）を、２０ＫｅＶ，５×１
０15ケ／ｃｍ-2 程度でイオン注入を行い、Ｎ型ポリシ
リコン領域３１を形成する工程でもよい。この場合、イ
オン注入後に熱処理を行って拡散しても良い。
２７を除去し、ＮＭＯＳトランジスタ形成領域上のポリ
シリコン膜２６を露出させ、次に、全面にＰＳＧ３０を
堆積し、熱拡散により露出しているポリシリコン膜２６
にＮ型不純物をドーピングし、Ｎ型ポリシリコン領域３
１を形成する（図２（ｄ））。なお、上記工程におい
て、窒化シリコン膜２８を除去し、酸化膜３２をマスク
として、リンイオン（31Ｐ+）を、２０ＫｅＶ，５×１
０15ケ／ｃｍ-2 程度でイオン注入を行い、Ｎ型ポリシ
リコン領域３１を形成する工程でもよい。この場合、イ
オン注入後に熱処理を行って拡散しても良い。
【００２４】次に、ポリシリコン上の酸化膜３２、及
び、ＰＳＧ３０を除去し（リンイオンを注入した場合
は、酸化膜２７、及び、３２を除去する）、全面にＷＳ
ｉｘ３４（１０００Å）をＣＶＤ法等により堆積し、フ
ォトレジストを塗布し、フォトリソグラフィー工程によ
りゲート電極のパターニングを行い、レジストパターン
３５をマスクとして、ＷＳｉｘ３４及び、Ｎ型ポリシリ
コン領域３１及びＰ型ポリシリコン領域３３をエッチン
グし、ゲート電極を形成する（図２（ｅ））。なお、こ
の工程で、ＷＳｉｘのかわりにＴｉＳｉｘ，ＭｏＳｉ
ｘ，ＴａＳｉｘの金属シリコン化合物を用いても良く、
また、Ｔｉ等の金属を堆積してから、シリサイド化し
て、金属シリコン化合物としてもよい。
び、ＰＳＧ３０を除去し（リンイオンを注入した場合
は、酸化膜２７、及び、３２を除去する）、全面にＷＳ
ｉｘ３４（１０００Å）をＣＶＤ法等により堆積し、フ
ォトレジストを塗布し、フォトリソグラフィー工程によ
りゲート電極のパターニングを行い、レジストパターン
３５をマスクとして、ＷＳｉｘ３４及び、Ｎ型ポリシリ
コン領域３１及びＰ型ポリシリコン領域３３をエッチン
グし、ゲート電極を形成する（図２（ｅ））。なお、こ
の工程で、ＷＳｉｘのかわりにＴｉＳｉｘ，ＭｏＳｉ
ｘ，ＴａＳｉｘの金属シリコン化合物を用いても良く、
また、Ｔｉ等の金属を堆積してから、シリサイド化し
て、金属シリコン化合物としてもよい。
【００２５】以降、従来の工程により、トランジスタの
ソース，ドレイン領域３６をイオン注入法等により形成
し（図２（ｆ））、層間絶縁膜を形成し、ゲート電極、
及び、ソース，ドレイン領域の配線形成工程を経て、Ｎ
型ポリシリコンゲート電極を有するＮＭＯＳトランジス
タと、Ｐ型ポリシリコンゲート電極を有するＰＭＯＳト
ランジスタとからなる表面チャネル型ＣＭＯＳトランジ
スタを形成することができる。
ソース，ドレイン領域３６をイオン注入法等により形成
し（図２（ｆ））、層間絶縁膜を形成し、ゲート電極、
及び、ソース，ドレイン領域の配線形成工程を経て、Ｎ
型ポリシリコンゲート電極を有するＮＭＯＳトランジス
タと、Ｐ型ポリシリコンゲート電極を有するＰＭＯＳト
ランジスタとからなる表面チャネル型ＣＭＯＳトランジ
スタを形成することができる。
【００２６】上記第１の実施例、及び、第２の実施例に
おいて、金属シリコン化合物は、ゲート電極の低抵抗化
をはかったり、例えば、ＣＭＯＳインバータのゲート電
極同志を、直接、接続するのに有効であるが、素子特性
や目的に応じて、金属シリコン化合物を用いずに、ポリ
シリコンのみでゲート電極を形成しても良い。また、本
実施例でのドープ後のポリシリコンのみのシート抵抗値
は１００〜７００Ω／口程度である。
おいて、金属シリコン化合物は、ゲート電極の低抵抗化
をはかったり、例えば、ＣＭＯＳインバータのゲート電
極同志を、直接、接続するのに有効であるが、素子特性
や目的に応じて、金属シリコン化合物を用いずに、ポリ
シリコンのみでゲート電極を形成しても良い。また、本
実施例でのドープ後のポリシリコンのみのシート抵抗値
は１００〜７００Ω／口程度である。
【００２７】また、通常、ゲート電極のポリシリコンエ
ッチングでは、Ｎ型ポリシリコンの方が、Ｐ型ポリシリ
コンよりもエッチングレートが速いため、Ｎ型ポリシリ
コンの膜厚が、Ｐ型ポリシリコンの膜厚より厚い方がエ
ッチングを行いやすい。すなわち、通常、薄いゲート酸
化膜をエッチングストッパーとしてエッチングするゲー
ト電極のポリシリコンエッチングでは、第１の実施例よ
り、第２の実施例の方が、プロセスマージンが拡がるた
め、好ましい。
ッチングでは、Ｎ型ポリシリコンの方が、Ｐ型ポリシリ
コンよりもエッチングレートが速いため、Ｎ型ポリシリ
コンの膜厚が、Ｐ型ポリシリコンの膜厚より厚い方がエ
ッチングを行いやすい。すなわち、通常、薄いゲート酸
化膜をエッチングストッパーとしてエッチングするゲー
ト電極のポリシリコンエッチングでは、第１の実施例よ
り、第２の実施例の方が、プロセスマージンが拡がるた
め、好ましい。
【００２８】なお、本発明は請求の範囲内において種々
の変更が可能であり、上記実施例で示された工程中の条
件（膜厚，イオン種，注入量等）に限定されない。
の変更が可能であり、上記実施例で示された工程中の条
件（膜厚，イオン種，注入量等）に限定されない。
【００２９】
【発明の効果】以上、詳述したように、本発明によれ
ば、製造工程を簡略化して、Ｎ型ゲート電極とＰ型ゲー
ト電極を自己整合的に形成することができる。その結
果、製造コストを低減したり、あるいは、製造歩留まり
を向上することができる。
ば、製造工程を簡略化して、Ｎ型ゲート電極とＰ型ゲー
ト電極を自己整合的に形成することができる。その結
果、製造コストを低減したり、あるいは、製造歩留まり
を向上することができる。
【００３０】さらに、本発明により、表面チャネル型の
ＣＭＯＳトランジスタを形成することができるため、比
較的低コストで、高集積化を達成することができる。
ＣＭＯＳトランジスタを形成することができるため、比
較的低コストで、高集積化を達成することができる。
【図１】本発明の第１の実施例を示す工程断面図であ
る。
る。
【図２】本発明の第２の実施例を示す工程断面図であ
る。
る。
１ Ｐ型半導体基板 ２ Ｎウェル ３ Ｐウェル ４ ロコス酸化膜 ５ ゲート酸化膜 ６ ポリシリコン膜 ７ 酸化膜 ８ 窒化シリコン膜 ９ レジストパターン １０ ＰＳＧ １１ Ｎ型ポリシリコン領域 １２ 酸化膜 １３ Ｐ型ポリシリコン領域 １４ ＷＳｉｘ １５ レジストパターン
Claims (1)
- 【請求項１】 同一半導体基板上に第１導電型ポリシリ
コンのゲート電極を有する第１導電型チャネルトランジ
スタと第１導電型と逆導電型の第２導電型ポリシリコン
のゲート電極を有する第２導電型チャネルトランジスタ
とを含む半導体装置の製造方法において、 ゲート絶縁膜上に、ゲート電極となるべきポリシリコン
膜を堆積し、該ポリシリコン膜上に、第１のシリコン酸
化膜及びシリコン窒化膜を順次形成する工程と、 上記第１導電型チャネルトランジスタ形成領域の上記シ
リコン窒化膜を除去する工程と、 上記シリコン窒化膜が除去された領域の上記ポリシリコ
ン膜に、第１導電型不純物を導入する工程と、 上記シリコン窒化膜を耐酸化性膜のマスクとして、選択
的に上記シリコン窒化膜が除去された領域に第２のシリ
コン酸化膜を形成し、且つ、第１導電型チャネルトラン
ジスタ形成領域の上記ポリシリコン膜を残す工程と、 上記シリコン窒化膜を全て除去した後、上記第２のシリ
コン酸化膜をマスクとして、上記ポリシリコン膜に、第
２導電型不純物を導入する工程と、 上記第１のシリコン酸化膜及び第２のシリコン酸化膜を
除去した後、所定の形状のフォトレジストをマスクとし
て、上記第１導電型ポリシリコンのゲート電極及び第２
導電型ポリシリコンのゲート電極をパターニングする工
程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012422A JP2919690B2 (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5012422A JP2919690B2 (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224379A JPH06224379A (ja) | 1994-08-12 |
| JP2919690B2 true JP2919690B2 (ja) | 1999-07-12 |
Family
ID=11804835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5012422A Expired - Fee Related JP2919690B2 (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919690B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585009B1 (ko) * | 2003-12-17 | 2006-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2007096060A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-01-28 JP JP5012422A patent/JP2919690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06224379A (ja) | 1994-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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