JP2792468B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に係わり、特にＬＤＤ構造の絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）と
抵抗素子や配線層となる多結晶シリコン（以下、ポリシ
リコン、と称す）を有する半導体集積回路装置の製造方
法に関する。
造方法に係わり、特にＬＤＤ構造の絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）と
抵抗素子や配線層となる多結晶シリコン（以下、ポリシ
リコン、と称す）を有する半導体集積回路装置の製造方
法に関する。
【０００２】
【従来の技術】ＣＭＯＳ型シリコン集積回路装置は集積
度に優れており、マイクロコンピュータ、メモリ、ゲー
トアレー等様々な分野に応用されている。そして近年の
微細化に伴い、ドレイン端での電界が強くなり、所謂ホ
ットキャリアの問題で素子寿命が短くなることから、こ
の電界を緩和するためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が採用されるようになってき
た。
度に優れており、マイクロコンピュータ、メモリ、ゲー
トアレー等様々な分野に応用されている。そして近年の
微細化に伴い、ドレイン端での電界が強くなり、所謂ホ
ットキャリアの問題で素子寿命が短くなることから、こ
の電界を緩和するためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が採用されるようになってき
た。
【０００３】一方、多くのシリコン集積回路は抵抗素子
等を有しており、特に高速性を要求されるような回路で
は、寄生容量の大きい拡散抵抗より寄生容量が小さいポ
リシリコンの抵抗素子が用いられる。またバイポーラト
ランジスタとＣＭＯＳトランジスタを同一シリコン基板
上に混載するＢｉ−ＣＭＯＳでは、ＮＰＮバイポーラト
ランジスタのエミッタとして高濃度に砒素を添加したポ
リシリコンが用いられる。
等を有しており、特に高速性を要求されるような回路で
は、寄生容量の大きい拡散抵抗より寄生容量が小さいポ
リシリコンの抵抗素子が用いられる。またバイポーラト
ランジスタとＣＭＯＳトランジスタを同一シリコン基板
上に混載するＢｉ−ＣＭＯＳでは、ＮＰＮバイポーラト
ランジスタのエミッタとして高濃度に砒素を添加したポ
リシリコンが用いられる。
【０００４】図３は、ＣＭＯＳトランジスタのゲート電
極に第１層目のポリシリコン層（以下、第１ポリシリコ
ン層、と称す）を有し、抵抗素子に第２層目のポリシリ
コン層（以下、第２ポリシリコン層、と称す）を有した
ＬＤＤ型ＣＭＯＳトランジスタの従来の製造方法を工程
順に示した断面図である。
極に第１層目のポリシリコン層（以下、第１ポリシリコ
ン層、と称す）を有し、抵抗素子に第２層目のポリシリ
コン層（以下、第２ポリシリコン層、と称す）を有した
ＬＤＤ型ＣＭＯＳトランジスタの従来の製造方法を工程
順に示した断面図である。
【０００５】まず図３（Ａ）に示すように、Ｐ- 型シリ
コン基板３０１を用意し、トランジスタ形成領域にＰ型
ウェル領域３０２およびＮ型ウェル領域３０３を形成し
た後、素子分離用酸化膜３０４をＬＯＣＯＳ法といわれ
ている選択酸化法により選択的に形成する。そして素子
分離用酸化膜３０４により区画された基板表面にゲート
酸化膜３０５を形成した後、第１ポリシリコン層あるい
は第１ポリシリコン層上にシリサイドを積層したポリサ
イド層を成長し、これをパターニングしてゲート電極３
０６を形成する。
コン基板３０１を用意し、トランジスタ形成領域にＰ型
ウェル領域３０２およびＮ型ウェル領域３０３を形成し
た後、素子分離用酸化膜３０４をＬＯＣＯＳ法といわれ
ている選択酸化法により選択的に形成する。そして素子
分離用酸化膜３０４により区画された基板表面にゲート
酸化膜３０５を形成した後、第１ポリシリコン層あるい
は第１ポリシリコン層上にシリサイドを積層したポリサ
イド層を成長し、これをパターニングしてゲート電極３
０６を形成する。
【０００６】次に図３（Ｂ）に示すように、Ｎチャネル
型ＭＯＳトランジスタ形成領域およびＰチャネル型ＭＯ
Ｓトランジスタ形成領域にそれぞれＮ型およびＰ型低濃
度領域３０７，３０８をそれぞれのゲート電極３０６と
自己整合的に形成する。これらＮ型およびＰ型低濃度領
域３０７，３０８はＬＤＤ型ソース、ドレイン領域のチ
ャネル領域に対面する低濃度領域となる。
型ＭＯＳトランジスタ形成領域およびＰチャネル型ＭＯ
Ｓトランジスタ形成領域にそれぞれＮ型およびＰ型低濃
度領域３０７，３０８をそれぞれのゲート電極３０６と
自己整合的に形成する。これらＮ型およびＰ型低濃度領
域３０７，３０８はＬＤＤ型ソース、ドレイン領域のチ
ャネル領域に対面する低濃度領域となる。
【０００７】続いてサイドウォ−ルとなるシリコン酸化
膜（以下、ＨＴＯ膜、と称す）３０９を比較的高温のＣ
ＶＤ法で膜厚１００〜３００ｎｍで成長する。
膜（以下、ＨＴＯ膜、と称す）３０９を比較的高温のＣ
ＶＤ法で膜厚１００〜３００ｎｍで成長する。
【０００８】次に図３（Ｃ）に示すように、ＨＴＯ膜３
０９を異方性ドライエッチングによりエッチバックして
それぞれのゲート電極３０６の側面にサイドウォ−ル３
１０を形成する。さらに、後の熱処理による不純物の外
方拡散を防止するために、膜厚２０〜３０ｎｍのシリコ
ン酸化膜３１１を通常のＣＶＤ法あるいは熱酸化法によ
って成長する。
０９を異方性ドライエッチングによりエッチバックして
それぞれのゲート電極３０６の側面にサイドウォ−ル３
１０を形成する。さらに、後の熱処理による不純物の外
方拡散を防止するために、膜厚２０〜３０ｎｍのシリコ
ン酸化膜３１１を通常のＣＶＤ法あるいは熱酸化法によ
って成長する。
【０００９】しかる後、砒素のイオン注入を行ってサイ
ドウォ−ル３１０に対し自己整合的にＮ+ 型ソース、ド
レイン領域３１２を形成し、ＢＦ2 イオン注入を行って
サイドウォ−ル３１０に対し自己整合的にＰ+ 型ソー
ス、ドレイン領域３１３を形成する。その後、窒素雰囲
気中で８５０〜９００℃、１０〜３０分の熱処理を行っ
てイオン注入した不純物の活性化を行う。
ドウォ−ル３１０に対し自己整合的にＮ+ 型ソース、ド
レイン領域３１２を形成し、ＢＦ2 イオン注入を行って
サイドウォ−ル３１０に対し自己整合的にＰ+ 型ソー
ス、ドレイン領域３１３を形成する。その後、窒素雰囲
気中で８５０〜９００℃、１０〜３０分の熱処理を行っ
てイオン注入した不純物の活性化を行う。
【００１０】次に図３（Ｄ）に示すように、層間絶縁膜
３１４を膜厚２００ｎｍ程度成長し、続けて第２ポリシ
リコン層３１５を所望の厚さに成長する。そして所望の
抵抗率を得るために適切な量の不純物を添加した後、微
細パターン形成が可能な異方性ドライエッチングを用い
たフォトリソグラフィ工程を行ってパターニングし、例
えば抵抗素子３１５を形成する。以下、層間絶縁膜３１
６を形成し、アルミ配線３１７を形成して集積回路を完
成する。
３１４を膜厚２００ｎｍ程度成長し、続けて第２ポリシ
リコン層３１５を所望の厚さに成長する。そして所望の
抵抗率を得るために適切な量の不純物を添加した後、微
細パターン形成が可能な異方性ドライエッチングを用い
たフォトリソグラフィ工程を行ってパターニングし、例
えば抵抗素子３１５を形成する。以下、層間絶縁膜３１
６を形成し、アルミ配線３１７を形成して集積回路を完
成する。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
技術の製造方法では、ＨＴＯ膜３０９からサイドウォー
ル３１０を形成するための異方性エッチングと第２ポリ
シリコン層３１５から抵抗素子等を形成するための異方
性エッチングとを別々に行うから全体の工程数が多くな
り煩雑な製造方法となる問題を有する。さらに第２ポリ
シリコン層３１５下に絶縁膜を設けて異方性エッチング
で第２ポリシリコン層から抵抗素子等を形成する際に基
板にダメージを与えることを防止しかつ抵抗素子等を基
板からなるべく離間させて寄生容量を抑制する必要があ
るが、上記従来技術ではこの絶縁膜として層間絶縁膜３
１４をＨＴＯ膜３０９とは別の工程で形成する必要があ
り、この点からも全体の工程数が多くなり煩雑な製造方
法となる問題を有する。
技術の製造方法では、ＨＴＯ膜３０９からサイドウォー
ル３１０を形成するための異方性エッチングと第２ポリ
シリコン層３１５から抵抗素子等を形成するための異方
性エッチングとを別々に行うから全体の工程数が多くな
り煩雑な製造方法となる問題を有する。さらに第２ポリ
シリコン層３１５下に絶縁膜を設けて異方性エッチング
で第２ポリシリコン層から抵抗素子等を形成する際に基
板にダメージを与えることを防止しかつ抵抗素子等を基
板からなるべく離間させて寄生容量を抑制する必要があ
るが、上記従来技術ではこの絶縁膜として層間絶縁膜３
１４をＨＴＯ膜３０９とは別の工程で形成する必要があ
り、この点からも全体の工程数が多くなり煩雑な製造方
法となる問題を有する。
【００１２】したがって本発明の目的は、全体の工程数
を減少させることにより簡素化された方法により、半導
体基板のＭＯＳトランジスタ形成領域上のゲート電極の
側面にサイドウォール絶縁膜を有しこの半導体基板の他
の領域上にパターニングされたポリシリコン層を有する
半導体集積回路装置を製造することである。
を減少させることにより簡素化された方法により、半導
体基板のＭＯＳトランジスタ形成領域上のゲート電極の
側面にサイドウォール絶縁膜を有しこの半導体基板の他
の領域上にパターニングされたポリシリコン層を有する
半導体集積回路装置を製造することである。
【００１３】
【課題を解決するための手段】本発明の特徴は、素子分
離絶縁膜により区画された半導体基板の第１の素子形成
領域上にＭＯＳトランジスタのゲート電極を形成する工
程と、全面にシリコン酸化膜のＨＴＯ膜等の絶縁膜を形
成しその上にポリシリコン層を積層形成する工程と、前
記ポリシリコン層上にマスクパターンを形成する工程
と、前記マスクパターンをマスクにして異方性エッチン
グを行うことにより前記ポリシリコン層を所定形状にパ
ターニングし、その後さらにこの異方性エッチングを続
行することにより前記ゲート電極の側面に残余した前記
多結晶シリコンからなるサイドウォールを全て除去し、
その後さらにこの異方性エッチングを続行することによ
り前記ゲート電極の側面に前記絶縁膜からなるサイドウ
ォールを形成する工程とを有する半導体集積回路装置の
製造方法にある。ここで前記ポリシリコン層と前記絶縁
膜の選択比が１０以上の条件で前記異方性エッチングを
行うことが好ましい。また、前記ポリシリコン層のパタ
ーニングにより、前記素子分離絶縁膜上の前記絶縁膜の
上に抵抗素子を構成することができる。あるいは、前記
半導体基板の第２の素子形成領域にバイポーラトランジ
スタのベース領域が形成され、前記ポリシリコン層のパ
ターニングにより周辺部が前記絶縁膜上に位置し中央部
が前記ベース領域に当接することによりエミッタの拡散
源となって前記ベース領域内にエミッタ領域を形成する
エミッタ電極を構成することができる。そして前記ゲー
ト電極が第１ポリシリコン層を有して構成される場合
は、前記ポリシリコン層は第２ポリシリコン層となる。
また前記サイドウォールは一般的にはＭＯＳトランジス
タのＬＤＤ型のソース、ドレイン領域を形成するために
用いられる。
離絶縁膜により区画された半導体基板の第１の素子形成
領域上にＭＯＳトランジスタのゲート電極を形成する工
程と、全面にシリコン酸化膜のＨＴＯ膜等の絶縁膜を形
成しその上にポリシリコン層を積層形成する工程と、前
記ポリシリコン層上にマスクパターンを形成する工程
と、前記マスクパターンをマスクにして異方性エッチン
グを行うことにより前記ポリシリコン層を所定形状にパ
ターニングし、その後さらにこの異方性エッチングを続
行することにより前記ゲート電極の側面に残余した前記
多結晶シリコンからなるサイドウォールを全て除去し、
その後さらにこの異方性エッチングを続行することによ
り前記ゲート電極の側面に前記絶縁膜からなるサイドウ
ォールを形成する工程とを有する半導体集積回路装置の
製造方法にある。ここで前記ポリシリコン層と前記絶縁
膜の選択比が１０以上の条件で前記異方性エッチングを
行うことが好ましい。また、前記ポリシリコン層のパタ
ーニングにより、前記素子分離絶縁膜上の前記絶縁膜の
上に抵抗素子を構成することができる。あるいは、前記
半導体基板の第２の素子形成領域にバイポーラトランジ
スタのベース領域が形成され、前記ポリシリコン層のパ
ターニングにより周辺部が前記絶縁膜上に位置し中央部
が前記ベース領域に当接することによりエミッタの拡散
源となって前記ベース領域内にエミッタ領域を形成する
エミッタ電極を構成することができる。そして前記ゲー
ト電極が第１ポリシリコン層を有して構成される場合
は、前記ポリシリコン層は第２ポリシリコン層となる。
また前記サイドウォールは一般的にはＭＯＳトランジス
タのＬＤＤ型のソース、ドレイン領域を形成するために
用いられる。
【００１４】
【作用】このように本発明では、マスクパターンをマス
クにして異方性エッチングを行うことによりポリシリコ
ン層を所定形状にパターニングし、さらにこの異方性エ
ッチングを続行することによりゲート電極の側面に絶縁
膜からなるサイドウォールを形成するから、一回の異方
性エッチングでポリシリコン層のパターニングとサイド
ウォールの形成を行うことができる。またポリシリコン
層はサイドウォールを形成するための絶縁膜上に成長さ
れるから、ポリシリコン層下に他の絶縁膜を設ける必要
がない。
クにして異方性エッチングを行うことによりポリシリコ
ン層を所定形状にパターニングし、さらにこの異方性エ
ッチングを続行することによりゲート電極の側面に絶縁
膜からなるサイドウォールを形成するから、一回の異方
性エッチングでポリシリコン層のパターニングとサイド
ウォールの形成を行うことができる。またポリシリコン
層はサイドウォールを形成するための絶縁膜上に成長さ
れるから、ポリシリコン層下に他の絶縁膜を設ける必要
がない。
【００１５】
【実施例】以下図面を参照して本発明を説明する。
【００１６】図１は本発明の第１の実施例の半導体集積
回路装置の製造方法を工程順に示した断面図である。
回路装置の製造方法を工程順に示した断面図である。
【００１７】まず図１（Ａ）に示すように、Ｐ- 型単結
晶シリコン基板１０１のトランジスタ形成領域に１×１
０17ｃｍ-3程度の不純物濃度のＰ型ウェル領域１０２お
よび１×１０17ｃｍ-3程度の不純物濃度のＮ型ウェル領
域１０３を形成した後、素子分離用酸化膜１０４を選択
酸化法により選択的に形成する。そして素子分離用酸化
膜１０４により区画された基板表面にゲート酸化膜１０
５を形成した後、第１ポリシリコン層あるいは第１ポリ
シリコン層上にシリサイドを積層したポリサイド層を成
長し、これをパターニングしてゲート電極１０６を形成
する。
晶シリコン基板１０１のトランジスタ形成領域に１×１
０17ｃｍ-3程度の不純物濃度のＰ型ウェル領域１０２お
よび１×１０17ｃｍ-3程度の不純物濃度のＮ型ウェル領
域１０３を形成した後、素子分離用酸化膜１０４を選択
酸化法により選択的に形成する。そして素子分離用酸化
膜１０４により区画された基板表面にゲート酸化膜１０
５を形成した後、第１ポリシリコン層あるいは第１ポリ
シリコン層上にシリサイドを積層したポリサイド層を成
長し、これをパターニングしてゲート電極１０６を形成
する。
【００１８】その後、Ｎチャネル型ＭＯＳトランジスタ
形成領域およびＰチャネル型ＭＯＳトランジスタ形成領
域にＬＤＤ型ソース、ドレイン領域のチャネル領域に対
面する低濃度領域となるＮ型およびＰ型低濃度領域１０
７，１０８をそれぞれのゲート電極１０６をマスクとす
るイオン注入によりこれらゲート電極１０６と自己整合
的に形成する。Ｎ型低濃度領域１０７の形成は加速エネ
ルギー４０〜１００ｋｅＶ、ドーズ量２〜３×１０13ｃ
ｍ-2のリンのイオン注入で、Ｐ型低濃度領域１０８の形
成は加速エネルギー１０〜４０ｋｅＶ、ドーズ量２〜３
×１０13ｃｍ-2のボロンのイオン注入でそれぞれ行う。
形成領域およびＰチャネル型ＭＯＳトランジスタ形成領
域にＬＤＤ型ソース、ドレイン領域のチャネル領域に対
面する低濃度領域となるＮ型およびＰ型低濃度領域１０
７，１０８をそれぞれのゲート電極１０６をマスクとす
るイオン注入によりこれらゲート電極１０６と自己整合
的に形成する。Ｎ型低濃度領域１０７の形成は加速エネ
ルギー４０〜１００ｋｅＶ、ドーズ量２〜３×１０13ｃ
ｍ-2のリンのイオン注入で、Ｐ型低濃度領域１０８の形
成は加速エネルギー１０〜４０ｋｅＶ、ドーズ量２〜３
×１０13ｃｍ-2のボロンのイオン注入でそれぞれ行う。
【００１９】続いてＨＴＯ膜１０９を比較的高温のＣＶ
Ｄ法で膜厚１００〜３００ｎｍで全体的に成長する。こ
こまでは従来技術の図３（Ａ），（Ｂ）と同じである。
Ｄ法で膜厚１００〜３００ｎｍで全体的に成長する。こ
こまでは従来技術の図３（Ａ），（Ｂ）と同じである。
【００２０】しかしながらここで従来技術のようにＨＴ
Ｏ膜１０９のエッチバックは行なわないで、本発明では
ＨＴＯ膜１０９上に第２ポリシリコン層１１０を所望の
厚さに全体的に成長し、所望の抵抗率を得るための不純
物の添加を行う。
Ｏ膜１０９のエッチバックは行なわないで、本発明では
ＨＴＯ膜１０９上に第２ポリシリコン層１１０を所望の
厚さに全体的に成長し、所望の抵抗率を得るための不純
物の添加を行う。
【００２１】次に図１（Ｂ）に示すように、第２ポリシ
リコン層１１０をパターニングするためのフォトレジス
ト１１１を形状形成し、これをマスクにして第２ポリシ
リコン層１１０を異方性ドライエッチングでエッチング
し、例えば抵抗素子１１２を第２ポリシリコン層から形
成する。この抵抗素子１１２は基板から素子分離用酸化
膜１０４およびＨＴＯ膜１０９により離間している。
リコン層１１０をパターニングするためのフォトレジス
ト１１１を形状形成し、これをマスクにして第２ポリシ
リコン層１１０を異方性ドライエッチングでエッチング
し、例えば抵抗素子１１２を第２ポリシリコン層から形
成する。この抵抗素子１１２は基板から素子分離用酸化
膜１０４およびＨＴＯ膜１０９により離間している。
【００２２】第２ポリシリコン層を丁度膜厚分だけエッ
チングした時点では、ポリシリコンゲート電極１０６上
のＨＴＯ膜表面の段差部に第２ポリシリコン層の側壁１
１３が残余するが、オーバーエッチ時間帯に入ると、エ
ッチャントのラジカルがこのポリシリコンの残りに集中
するために急速にエッチングされてなくなってしまう。
さらにオーバーエッチをかけることにより、下地のＨＴ
Ｏ膜１０９が異方性ドライエッチングによりエッチング
（エッチバック）される。このときポリシリコンとシリ
コン酸化膜のＨＴＯ膜の選択比が１０以上あれば、ＨＴ
Ｏ膜のエッチレートは十分小さくなるのでエッチング膜
厚の制御が容易になる。
チングした時点では、ポリシリコンゲート電極１０６上
のＨＴＯ膜表面の段差部に第２ポリシリコン層の側壁１
１３が残余するが、オーバーエッチ時間帯に入ると、エ
ッチャントのラジカルがこのポリシリコンの残りに集中
するために急速にエッチングされてなくなってしまう。
さらにオーバーエッチをかけることにより、下地のＨＴ
Ｏ膜１０９が異方性ドライエッチングによりエッチング
（エッチバック）される。このときポリシリコンとシリ
コン酸化膜のＨＴＯ膜の選択比が１０以上あれば、ＨＴ
Ｏ膜のエッチレートは十分小さくなるのでエッチング膜
厚の制御が容易になる。
【００２３】（ポリシリコンのエッチレート）／（ＨＴ
Ｏ膜のエッチレート）が１０以上になるエッチング条件
の一例は、圧力が４００〜４５０ｍＴｏｒｒ（例えば、
４２５ｍＴｏｒｒ）、ＲＦパワーが２００〜２５０Ｗ
（例えば、２２５Ｗ）、Ｃｌガス流量が１５０〜２５０
ＳＣＣＭ（例えば、２００ＳＣＣＭ）、ＨＢｒガス流量
が５０〜１００ＳＣＣＭ（例えば、７５ＳＣＣＭ）、電
極間距離が６〜１０ｍｍ（８ｍｍ）である。
Ｏ膜のエッチレート）が１０以上になるエッチング条件
の一例は、圧力が４００〜４５０ｍＴｏｒｒ（例えば、
４２５ｍＴｏｒｒ）、ＲＦパワーが２００〜２５０Ｗ
（例えば、２２５Ｗ）、Ｃｌガス流量が１５０〜２５０
ＳＣＣＭ（例えば、２００ＳＣＣＭ）、ＨＢｒガス流量
が５０〜１００ＳＣＣＭ（例えば、７５ＳＣＣＭ）、電
極間距離が６〜１０ｍｍ（８ｍｍ）である。
【００２４】このオーバーエッチは、図１（Ｃ）に示す
ように、第１ポリシリコン層によるポリシリコンゲート
電極１０６の側面にＨＴＯ膜の膜厚分の幅をもったサイ
ドウォール１１４が形成され、ポリシリコンゲート電極
１０６上ならびにＮ型低濃度領域１０７上およびＰ型低
濃度領域１０８上には２０〜３０ｎｍの薄く膜厚が残る
ところまで行う。すなわちＨＴＯ膜１０９はゲート酸化
膜１０５と選択比がとれないから、このように薄く残存
する程度で異方性ドライエッチングを停止することによ
り、基板表面への損傷を防止する。
ように、第１ポリシリコン層によるポリシリコンゲート
電極１０６の側面にＨＴＯ膜の膜厚分の幅をもったサイ
ドウォール１１４が形成され、ポリシリコンゲート電極
１０６上ならびにＮ型低濃度領域１０７上およびＰ型低
濃度領域１０８上には２０〜３０ｎｍの薄く膜厚が残る
ところまで行う。すなわちＨＴＯ膜１０９はゲート酸化
膜１０５と選択比がとれないから、このように薄く残存
する程度で異方性ドライエッチングを停止することによ
り、基板表面への損傷を防止する。
【００２５】その後、図１（Ｄ）に示すように、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域に加速エネルギー５
０〜７０ｋｅＶ、ドーズ量３〜５×１０15ｃｍ-2の砒素
のイオン注入をサイドウォール１１４とゲート電極１０
６をマスクにして行って、サイドウォ−ル１１４に対し
自己整合的にＮ+ 型ソース、ドレイン領域１１５を形成
し、Ｐチャネル型ＭＯＳトランジスタ形成領域に加速エ
ネルギー５０〜７０ｋｅＶ、ドーズ量３〜５×１０15ｃ
ｍ-2のＢＦ2 イオン注入をサイドウォール１１４とゲー
ト電極１０６をマスクにして行って、サイドウォ−ル１
１４に対し自己整合的にＰ+ 型ソース、ドレイン領域１
１６を形成する。その後、窒素雰囲気中で８５０〜９０
０℃、１０〜３０分の熱処理を行ってイオン注入した不
純物の活性化を行う。そして、層間絶縁膜１１７をを形
成し、アルミ配線１１８を形成して集積回路を完成す
る。
ネル型ＭＯＳトランジスタ形成領域に加速エネルギー５
０〜７０ｋｅＶ、ドーズ量３〜５×１０15ｃｍ-2の砒素
のイオン注入をサイドウォール１１４とゲート電極１０
６をマスクにして行って、サイドウォ−ル１１４に対し
自己整合的にＮ+ 型ソース、ドレイン領域１１５を形成
し、Ｐチャネル型ＭＯＳトランジスタ形成領域に加速エ
ネルギー５０〜７０ｋｅＶ、ドーズ量３〜５×１０15ｃ
ｍ-2のＢＦ2 イオン注入をサイドウォール１１４とゲー
ト電極１０６をマスクにして行って、サイドウォ−ル１
１４に対し自己整合的にＰ+ 型ソース、ドレイン領域１
１６を形成する。その後、窒素雰囲気中で８５０〜９０
０℃、１０〜３０分の熱処理を行ってイオン注入した不
純物の活性化を行う。そして、層間絶縁膜１１７をを形
成し、アルミ配線１１８を形成して集積回路を完成す
る。
【００２６】図２は本発明の第２の実施例の製造方法に
より得られた半導体集積回路装置を示す断面図である。
先の第１の実施例では第２ポリシリコン層を抵抗素子と
して用いたが、この第２の実施例では第２ポリシリコン
層をＮＰＮ型バイポーラトランジスタのエミッタ不純物
の拡散源として用いている。
より得られた半導体集積回路装置を示す断面図である。
先の第１の実施例では第２ポリシリコン層を抵抗素子と
して用いたが、この第２の実施例では第２ポリシリコン
層をＮＰＮ型バイポーラトランジスタのエミッタ不純物
の拡散源として用いている。
【００２７】製造方法としては、ＮＰＮ型バイポーラト
ランジスタ形式に必要なＮ型コレクタウェル２０３，Ｎ
+ 型コレクタ引き出し拡散層２０２などをＰ型ウェル２
０４およびＮ型ウェル２０５の形成の前後で形成した
後、ゲート酸化膜２０７、第１ポリシリコン層によるポ
リシリコンゲート電極２０８を形成し、ＬＤＤ型ソー
ス、ドレイン領域のチャネル領域に対面する低濃度領域
となるＮ型およびＰ型低濃度領域２０９，２１０をそれ
ぞれのゲート電極２０８と自己整合的に形成し、またＮ
ＰＮ型バイポーラトランジスタのＰ型ベース領域２１９
を形成する。
ランジスタ形式に必要なＮ型コレクタウェル２０３，Ｎ
+ 型コレクタ引き出し拡散層２０２などをＰ型ウェル２
０４およびＮ型ウェル２０５の形成の前後で形成した
後、ゲート酸化膜２０７、第１ポリシリコン層によるポ
リシリコンゲート電極２０８を形成し、ＬＤＤ型ソー
ス、ドレイン領域のチャネル領域に対面する低濃度領域
となるＮ型およびＰ型低濃度領域２０９，２１０をそれ
ぞれのゲート電極２０８と自己整合的に形成し、またＮ
ＰＮ型バイポーラトランジスタのＰ型ベース領域２１９
を形成する。
【００２８】次にポリシリコンゲート電極２０８の側面
でサイドウォールとなるＨＴＯ膜２１１を全体に成長す
る。
でサイドウォールとなるＨＴＯ膜２１１を全体に成長す
る。
【００２９】先の第１の実施例ではこの後、続けて第２
ポリシリコン層を成長したが、この第２の実施例ではこ
こでエミッタ拡散窓を開孔してから第２ポリシリコン層
２１２を成長する。エミッタ不純物として、例えば加速
エネルギーが７０ｋｅＶ、ドーズ量が１×１０16ｃｍ-2
の条件でヒ素のイオン注入を行い、その後の熱処理によ
りＰ型ベース領域２１９内にＮ+ 型エミッタ領域２１６
を形成する。
ポリシリコン層を成長したが、この第２の実施例ではこ
こでエミッタ拡散窓を開孔してから第２ポリシリコン層
２１２を成長する。エミッタ不純物として、例えば加速
エネルギーが７０ｋｅＶ、ドーズ量が１×１０16ｃｍ-2
の条件でヒ素のイオン注入を行い、その後の熱処理によ
りＰ型ベース領域２１９内にＮ+ 型エミッタ領域２１６
を形成する。
【００３０】次に、第２ポリシリコン層２１２をパター
ニングするためのフォトレジストを形状形成し、これを
マスクにして第２ポリシリコン層２１２を異方性ドライ
エッチングでエッチングして、エミッタ拡散源となった
Ｎ+ 型ポリシリコンのエミッタ電極２１２を形成する。
すなわちこのエミッタ電極２１２は中央部がＮ+ 型エミ
ッタ領域２１６に接続し、周辺部がＰ型ベース領域２１
９からＨＴＯ膜２１１により離間している。この異方性
エッチングも第１の実施例と同様に（ポリシリコンのエ
ッチレート）／（ＨＴＯ膜のエッチレート）が１０以上
になるエッチング条件で行なわれるから、オーバーエッ
チ時間帯に入ると、ポリシリコンゲート電極２０８上の
ＨＴＯ膜表面の段差部の第２ポリシリコン層の残余部分
が急速にエッチングされてなくなってしまい、さらにオ
ーバーエッチをかけることにより、下地のＨＴＯ膜２１
１が異方性エッチングされて第１ポリシリコン層による
ポリシリコンゲート電極２０８の側面にＨＴＯ膜の膜厚
分の幅をもったサイドウォール２１１が形成され、ポリ
シリコンゲート電極２０８上ならびにＮ型低濃度領域２
０９上およびＰ型低濃度領域２１０上には、第１の実施
例と同様に、２０〜３０ｎｍの膜厚が残るところまで行
う。
ニングするためのフォトレジストを形状形成し、これを
マスクにして第２ポリシリコン層２１２を異方性ドライ
エッチングでエッチングして、エミッタ拡散源となった
Ｎ+ 型ポリシリコンのエミッタ電極２１２を形成する。
すなわちこのエミッタ電極２１２は中央部がＮ+ 型エミ
ッタ領域２１６に接続し、周辺部がＰ型ベース領域２１
９からＨＴＯ膜２１１により離間している。この異方性
エッチングも第１の実施例と同様に（ポリシリコンのエ
ッチレート）／（ＨＴＯ膜のエッチレート）が１０以上
になるエッチング条件で行なわれるから、オーバーエッ
チ時間帯に入ると、ポリシリコンゲート電極２０８上の
ＨＴＯ膜表面の段差部の第２ポリシリコン層の残余部分
が急速にエッチングされてなくなってしまい、さらにオ
ーバーエッチをかけることにより、下地のＨＴＯ膜２１
１が異方性エッチングされて第１ポリシリコン層による
ポリシリコンゲート電極２０８の側面にＨＴＯ膜の膜厚
分の幅をもったサイドウォール２１１が形成され、ポリ
シリコンゲート電極２０８上ならびにＮ型低濃度領域２
０９上およびＰ型低濃度領域２１０上には、第１の実施
例と同様に、２０〜３０ｎｍの膜厚が残るところまで行
う。
【００３１】その後、Ｎチャネル型ＭＯＳトランジスタ
形成領域に砒素のイオン注入を行ってサイドウォ−ル２
１１に対し自己整合的にＮ+ 型ソース、ドレイン領域２
１３を形成し、Ｐチャネル型ＭＯＳトランジスタ形成領
域にＢＦ2 イオン注入を行ってサイドウォ−ル２１１に
対し自己整合的にＰ+ 型ソース、ドレイン領域２１４を
形成する。またこのＰ+ 型ソース、ドレイン領域２１４
を形成するためのイオン注入の際に、ポリシリコンゲー
ト電極２１１をマスクにしてＰ型ベース領域２１９内に
もＢＦ2 イオン注入を行っＰ+ 型外部ベース領域２１５
を形成する。そして窒素雰囲気中で８５０〜９００℃、
１０〜３０分の熱処理を行ってイオン注入した不純物の
活性化を行う。その後、層間絶縁膜２１７を形成し、ア
ルミ配線２１８を形成して集積回路を完成する。
形成領域に砒素のイオン注入を行ってサイドウォ−ル２
１１に対し自己整合的にＮ+ 型ソース、ドレイン領域２
１３を形成し、Ｐチャネル型ＭＯＳトランジスタ形成領
域にＢＦ2 イオン注入を行ってサイドウォ−ル２１１に
対し自己整合的にＰ+ 型ソース、ドレイン領域２１４を
形成する。またこのＰ+ 型ソース、ドレイン領域２１４
を形成するためのイオン注入の際に、ポリシリコンゲー
ト電極２１１をマスクにしてＰ型ベース領域２１９内に
もＢＦ2 イオン注入を行っＰ+ 型外部ベース領域２１５
を形成する。そして窒素雰囲気中で８５０〜９００℃、
１０〜３０分の熱処理を行ってイオン注入した不純物の
活性化を行う。その後、層間絶縁膜２１７を形成し、ア
ルミ配線２１８を形成して集積回路を完成する。
【００３２】
【発明の効果】以上説明したように本発明によれば、第
２ポリシリコン層のパターニングのための異方性エッチ
ングとサイドウォールを形成するためのＨＴＯ膜の異方
性エッチングとを同じ工程で行ない、かつ第２ポリシリ
コン層下の絶縁膜としてにサイドウォール材のＨＴＯ膜
を用いているから、工程数が減少し簡素化された製造方
法となる。
２ポリシリコン層のパターニングのための異方性エッチ
ングとサイドウォールを形成するためのＨＴＯ膜の異方
性エッチングとを同じ工程で行ない、かつ第２ポリシリ
コン層下の絶縁膜としてにサイドウォール材のＨＴＯ膜
を用いているから、工程数が減少し簡素化された製造方
法となる。
【図１】本発明の第１の実施例の半導体集積回路装置の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図２】本発明の第２の実施例の製造方法により得られ
た半導体集積回路装置を示した断面図である。
た半導体集積回路装置を示した断面図である。
【図３】従来技術の半導体集積回路装置の製造方法を工
程順に示した断面図である。
程順に示した断面図である。
１０１，２０１，３０１ Ｐ- 型単結晶シリコン基板 １０２，２０４，３０２ Ｐ型ウェル領域 １０３，２０５，３０３ Ｎ型ウェル領域 １０４，２０６，３０４ 素子分離用酸化膜 １０５，２０７，３０５ ゲート酸化膜 １０６，２０８，３０６ 第１ポリシリコン層による
ゲート電極 １０７，２０９，３０７ Ｎ型低濃度領域 １０８，２１０，３０８ Ｐ型低濃度領域 １０９，３０９ ＨＴＯ膜（シリコン酸化膜） １１０ 第２ポリシリコン層 １１１ フォトレジスト １１２ 第２ポリシリコン層による抵抗素子 １１４，３１０ ＨＴＯ膜のサイドウォール １１５，２１３，３１２ Ｎ+ 型ソース、ドレイン領
域 １１６，２１４，３１３ Ｐ+ 型ソース、ドレイン領
域 １１７，２１７，３１４，３１６ 層間絶縁膜 １１８，２１８，３１７ アルミ配線 ２０２ Ｎ+ 型コレクタ引き出し拡散層 ２０３ Ｎ型コレクタウェル ２１１ ＨＴＯ膜（サイドウォール） ２１２ 第２ポリシリコン層（エミッタ不純物拡散
源：エミッタ電極） ２１５ Ｐ+ 型外部ベース領域 ２１６ Ｎ+ 型エミッタ領域 ２１９ ベース領域 ３１１ シリコン酸化膜
ゲート電極 １０７，２０９，３０７ Ｎ型低濃度領域 １０８，２１０，３０８ Ｐ型低濃度領域 １０９，３０９ ＨＴＯ膜（シリコン酸化膜） １１０ 第２ポリシリコン層 １１１ フォトレジスト １１２ 第２ポリシリコン層による抵抗素子 １１４，３１０ ＨＴＯ膜のサイドウォール １１５，２１３，３１２ Ｎ+ 型ソース、ドレイン領
域 １１６，２１４，３１３ Ｐ+ 型ソース、ドレイン領
域 １１７，２１７，３１４，３１６ 層間絶縁膜 １１８，２１８，３１７ アルミ配線 ２０２ Ｎ+ 型コレクタ引き出し拡散層 ２０３ Ｎ型コレクタウェル ２１１ ＨＴＯ膜（サイドウォール） ２１２ 第２ポリシリコン層（エミッタ不純物拡散
源：エミッタ電極） ２１５ Ｐ+ 型外部ベース領域 ２１６ Ｎ+ 型エミッタ領域 ２１９ ベース領域 ３１１ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３０１Ｌ 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06
Claims (6)
- 【請求項１】 素子分離絶縁膜により区画された半導体
基板の第１の素子形成領域上に絶縁ゲート電界効果トラ
ンジスタのゲート電極を形成する工程と、全面に絶縁膜
を形成しその上に多結晶シリコン層を積層形成する工程
と、前記多結晶シリコン層上にマスクパターンを形成す
る工程と、前記マスクパターンをマスクにして異方性エ
ッチングを行うことにより前記多結晶シリコン層を所定
形状にパターニングし、その後さらにこの異方性エッチ
ングを続行することにより前記ゲート電極の側面に残余
した前記多結晶シリコンからなるサイドウォールを全て
除去し、その後さらにこの異方性エッチングを続行する
ことにより前記ゲート電極の側面に前記絶縁膜からなる
サイドウォールを形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 前記多結晶シリコン層のパターニングに
より、前記素子分離絶縁膜上の前記絶縁膜の上に抵抗素
子を構成することを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項３】 前記半導体基板の第２の素子形成領域に
バイポーラトランジスタのベース領域が形成され、前記
多結晶シリコン層のパターニングにより周辺部が前記絶
縁膜上に位置し中央部が前記ベース領域に当接すること
によりエミッタの拡散源となって前記ベース領域内にエ
ミッタ領域を形成するエミッタ電極を構成することを特
徴とする請求項１記載の半導体集積回路装置の製造方
法。 - 【請求項４】 前記多結晶シリコン層と前記絶縁膜の選
択比が１０以上の条件で前記異方性エッチングを行うこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。 - 【請求項５】 前記ゲート電極は第１層目の多結晶シリ
コン層を有して構成され、前記多結晶シリコン層は第２
層目の多結晶シリコン層であることを特徴とする請求項
１記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記絶縁ゲート電界効果トランジスタは
ＬＤＤ型のソース、ドレイン領域を有することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149220A JP2792468B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149220A JP2792468B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098149A JPH098149A (ja) | 1997-01-10 |
| JP2792468B2 true JP2792468B2 (ja) | 1998-09-03 |
Family
ID=15470488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149220A Expired - Fee Related JP2792468B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792468B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241966A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62112358A (ja) * | 1985-11-12 | 1987-05-23 | Toshiba Corp | Ｍｏｓ型集積回路装置の製造方法 |
| EP0272433B1 (de) * | 1986-11-18 | 1993-03-31 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit als Dünnschichtstege auf den die aktiven Transistorbereiche trennenden Feldoxidbereichen angeordneten Lastwiderstände und Verfahren zu ihrer Herstellung |
| JPH01217962A (ja) * | 1988-02-26 | 1989-08-31 | Fujitsu Ltd | 相補型ｍｉｓ電界効果半導体装置の製造方法 |
| JPH04287964A (ja) * | 1991-01-10 | 1992-10-13 | Nec Corp | 半導体装置 |
| JPH04260333A (ja) * | 1991-02-15 | 1992-09-16 | Toshiba Corp | 半導体装置 |
| JPH04267554A (ja) * | 1991-02-22 | 1992-09-24 | Sony Corp | ＢｉＭＯＳ半導体装置及びその製造方法 |
-
1995
- 1995-06-15 JP JP7149220A patent/JP2792468B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098149A (ja) | 1997-01-10 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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