JP2002076149A5 - - Google Patents

Description

【００１０】
このように、従来の、記憶回路部１００と論理回路部２００とが混載された、コントロールゲート電極１０４、フローティングゲート電極１０５、ソース領域１０７、ドレイン領域１０８、ゲート電極１１２及びソースドレイン領域１１４の上部には全面的に金属シリサイド膜１１０が形成されて、記憶回路部１００及び論理回路部２００を構成する素子の高速化が図られている。

【００１２】
本発明は、前記従来の問題を解決し、スプリットゲート型半導体記憶装置であって、論理回路部と記憶回路部とが混載する半導体記憶装置の超微細化及び高性能化を可能とすることを目的とする。

【００１５】
第１の半導体記憶装置によると、第２の活性領域に含まれる論理素子を構成する第２のソース領域、第２のドレイン領域及びゲート電極の上面にのみ金属シリサイド膜を有しているため、第１の活性領域に含まれる記憶素子を構成するコントロールゲート電極及びフローティングゲート電極はシリサイド化されていないので、コントロールゲート電極とフローティングゲート電極とが短絡することがない。その上、記憶回路部である第１の活性領域はシリサイド化されていないため、第１のソース領域及び第１のドレイン領域と外部との電気的導通を図るコンタクトを形成する際のマスク合わせのマージンを小さくできるので、第１の活性領域の超微細化が図れる。その結果、記憶素子を含む記憶回路部と論理素子を含む論理回路部とを１つの半導体基板に混載した半導体記憶装置の超微細化と高性能化とを両立できる。

【００２２】
第２の半導体記憶装置の製造方法によると、コントロールゲート電極及びフローティングゲート電極を覆う保護絶縁膜を形成した後、該保護絶縁膜をマスクとして、第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化するため、第１の活性領域に含まれる記憶素子のコントロールゲート電極及びフローティングゲート電極はシリサイド化されないので、コントロールゲート電極とフローティングゲート電極とが短絡することがない。その上、第１の活性化領域における第１のソース領域及び第１のドレイン領域の上面がシリサイド化されているため、第１のソース領域及び第１のドレイン領域のコンタクト抵抗を低減することができる。

【００３８】
次に、図２（ｃ）に示すように、第２のレジストパターン８２を除去した後、熱酸化法により、半導体基板３１上の記憶回路部１にコントロールゲート電極３４Ｂを含む全面にわたって酸化シリコンからなる第２の絶縁膜３５を形成し、続いて、減圧ＣＶＤ法により、ｎ型不純物濃度を１×１０²⁰ｃｍ^-3程度含み、膜厚が約１００ｎｍの導電性多結晶シリコンからなる第２の導電膜を堆積する。その後、堆積した第２の導電膜及び第２の絶縁膜３５に対して異方性ドライエッチによる、１１０ｎｍ相当分のエッチバックを行なって、コントロールゲート電極３４Ｂの側壁に導電性多結晶シリコンからなるサイドウォール膜を形成する。さらに、フォトリソグラフィ法により、フローティングゲート電極形成用の第３のレジストパターン８３を形成し、形成した第３のレジストパターン８３をマスクとして、コントロールゲート電極３４Ｂに対する基板段差部３１ａと反対側のサイドウォール膜及び第２の絶縁膜３５を異方性のドライエッチングにより除去することにより、基板段差部３１ａの上で第２の絶縁膜３５と接するフローティングゲート電極３６を形成する。

【００６０】
具体的には、図３（ｂ）に示した第５のレジストパターン８５を除去した後、温度が約８５０℃で６０分間程度の熱処理を行なって、半導体基板３１の記憶回路部１に注入された砒素イオンを活性化することにより、半導体基板３１の記憶回路部１におけるコントロールゲート電極３４Ｂ側に接合深さが約０．３μｍのソース領域３８を形成し、フローティングゲート電極３６側にも接合深さが約０．３μｍのドレイン領域３９を形成する。その後、フォトリソグラフィ法により、記憶回路部１をマスクする第６のレジストパターン８６を形成し、記憶回路部１においては第６のレジストパターン８６をマスクとし、論理回路部２においてはゲート電極３４Ｃをマスクとして、半導体基板３１に燐イオンを注入する。

Claims (2)

1. 半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、
   前記第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、
   前記第１の導電膜及び第１の絶縁膜における前記第１の活性領域に対して選択的にエッチングを行なって、前記第１の活性領域に前記第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に前記第１の導電膜からコントロールゲート電極を形成する工程と、
   前記第１の活性領域の上に前記コントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、
   前記第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、前記コントロールゲート電極の側面上に前記第２の絶縁膜を介して前記第２の導電膜からなるフローティングゲート電極を形成する工程と、
   前記第１の導電膜及び第１の絶縁膜における前記第２の活性領域に対して選択的にエッチングを行なって、前記第２の活性領域に前記第１の絶縁膜からゲート絶縁膜を形成すると共に前記第１の導電膜からゲート電極を形成する工程と、
   前記半導体基板の前記第１の活性領域における前記コントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、
   前記半導体基板の前記第２の活性領域における前記ゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、
   前記第１の活性領域の上に該第１の活性領域を覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマスクとして、前記第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
2. 半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、
   前記第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、
   前記第１の導電膜及び第１の絶縁膜における前記第１の活性領域に対して選択的にエッチングを行なって、前記第１の活性領域に前記第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に前記第１の導電膜からコントロールゲート電極を形成する工程と、
   前記第１の活性領域の上に前記コントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、
   前記第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、前記コントロールゲート電極の側面上に前記第２の絶縁膜を介して前記第２の導電膜からなるフローティングゲート電極を形成する工程と、
   前記第１の導電膜及び第１の絶縁膜における前記第２の活性領域に対して選択的にエッチングを行なって、前記第２の活性領域に前記第１の絶縁膜からゲート絶縁膜を形成すると共に前記第１の導電膜からゲート電極を形成する工程と、
   前記半導体基板の前記第１の活性領域における前記コントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、
   前記半導体基板の前記第２の活性領域における前記ゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、
   前記コントロールゲート電極及びフローティングゲート電極を覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマスクとして、前記第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えていることを特徴とする半導体記憶装置の製造方法。