JP2002076149A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Abstract
(57)【要約】
【課題】 論理回路部と記憶回路部とが混載するスプリ
ットゲート型半導体記憶装置の超微細化及び高性能化を
可能とする。 【解決手段】 半導体基板１１上の記憶回路部１には、
コントロールゲート電極１４とフローティングゲート電
極１５とが絶縁膜１６を介して共に半導体基板１１と対
向するように設けられている。論理回路部２には、ゲー
ト絶縁膜２０を介したゲート電極２１と、半導体基板１
１のゲート電極２１の側方の領域にソースドレイン領域
２３が形成され、ゲート電極２１及びソースドレイン領
域２３の各露出部分は金属シリサイド膜２４により覆わ
れている。記憶回路部１のコントロールゲート電極１４
とフローティングゲート電極１５はシリサイド化されて
おらず、コントロールゲート電極１４及びフローティン
グゲート電極１５同士が金属シリサイド膜２４による短
絡を生じない。
ットゲート型半導体記憶装置の超微細化及び高性能化を
可能とする。 【解決手段】 半導体基板１１上の記憶回路部１には、
コントロールゲート電極１４とフローティングゲート電
極１５とが絶縁膜１６を介して共に半導体基板１１と対
向するように設けられている。論理回路部２には、ゲー
ト絶縁膜２０を介したゲート電極２１と、半導体基板１
１のゲート電極２１の側方の領域にソースドレイン領域
２３が形成され、ゲート電極２１及びソースドレイン領
域２３の各露出部分は金属シリサイド膜２４により覆わ
れている。記憶回路部１のコントロールゲート電極１４
とフローティングゲート電極１５はシリサイド化されて
おらず、コントロールゲート電極１４及びフローティン
グゲート電極１５同士が金属シリサイド膜２４による短
絡を生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、コントロールゲー
トとフローティングゲートとが基板上に隣接して設けら
れるスプリットゲート型のＥＥＰＲＯＭからなる半導体
記憶装置及びその製造方法に関する。
トとフローティングゲートとが基板上に隣接して設けら
れるスプリットゲート型のＥＥＰＲＯＭからなる半導体
記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】電気的に消去及び書き込みが可能な不揮
発性半導体記憶装置として、フローティングゲートを持
つＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が良く知られている。
発性半導体記憶装置として、フローティングゲートを持
つＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が良く知られている。
【０００３】近年、半導体記憶装置の超微細化、高集積
化及び高性能化が熱望されており、コントロールゲート
電極の側壁に容量絶縁膜を介したフローティングゲート
電極を備え、低電圧でも動作が可能な、いわゆるスプリ
ットゲート型ＥＥＰＲＯＭ装置が提案されている。
化及び高性能化が熱望されており、コントロールゲート
電極の側壁に容量絶縁膜を介したフローティングゲート
電極を備え、低電圧でも動作が可能な、いわゆるスプリ
ットゲート型ＥＥＰＲＯＭ装置が提案されている。
【０００４】一般に、ＥＥＰＲＯＭ装置に対する書き込
み動作は、ドレイン領域とコントロールゲート電極に高
電圧を印加し、チャネル領域のドレイン近傍でホットエ
レクトロンを発生させ、発生したホットエレクトロンを
フローティングゲート電極へ加速して注入することによ
り行なわれる。一方、消去動作は、フローティングゲー
ト電極に注入された電荷をトンネル絶縁膜を介してソー
ス領域、ドレイン領域又はチャネル領域に放出させるこ
とにより行なわれる。
み動作は、ドレイン領域とコントロールゲート電極に高
電圧を印加し、チャネル領域のドレイン近傍でホットエ
レクトロンを発生させ、発生したホットエレクトロンを
フローティングゲート電極へ加速して注入することによ
り行なわれる。一方、消去動作は、フローティングゲー
ト電極に注入された電荷をトンネル絶縁膜を介してソー
ス領域、ドレイン領域又はチャネル領域に放出させるこ
とにより行なわれる。
【０００５】以下、従来のスプリットゲート型半導体記
憶装置について図９を参照しながら説明する。
憶装置について図９を参照しながら説明する。
【０００６】図９に示すように、従来の半導体記憶装置
は、シリコンからなる半導体基板１０１上に形成された
素子分離絶縁膜１０２により区画された記憶回路部１０
０と論理回路部２００とを有している。
は、シリコンからなる半導体基板１０１上に形成された
素子分離絶縁膜１０２により区画された記憶回路部１０
０と論理回路部２００とを有している。
【０００７】半導体基板１０１上の記憶回路部１００に
は、ゲート絶縁膜１０３を介してコントロールゲート電
極１０４が形成されている。コントロールゲート電極１
０４の段差部１０１ａ側の側面上で且つ段差部１０１ａ
上には該段差部１０１ａを跨ぐフローティングゲート電
極１０５が絶縁膜１０６を介して形成されている。
は、ゲート絶縁膜１０３を介してコントロールゲート電
極１０４が形成されている。コントロールゲート電極１
０４の段差部１０１ａ側の側面上で且つ段差部１０１ａ
上には該段差部１０１ａを跨ぐフローティングゲート電
極１０５が絶縁膜１０６を介して形成されている。
【０００８】半導体基板１０１のコントロールゲート電
極１０４側にはソース領域１０７が形成され、フローテ
ィングゲート電極１０５側にはドレイン領域１０８が形
成されている。コントロールゲート電極１０４、フロー
ティングゲート電極１０５、ソース領域１０７及びドレ
イン領域１０８の各露出部分は、金属シリサイド膜１１
０により覆われている。
極１０４側にはソース領域１０７が形成され、フローテ
ィングゲート電極１０５側にはドレイン領域１０８が形
成されている。コントロールゲート電極１０４、フロー
ティングゲート電極１０５、ソース領域１０７及びドレ
イン領域１０８の各露出部分は、金属シリサイド膜１１
０により覆われている。
【０００９】半導体基板１０１上の論理回路部２００に
は、ゲート絶縁膜１１１を介してゲート電極１１２が形
成され、該ゲート電極１１２の側面上には側壁絶縁膜１
１３が形成されている。半導体基板１０１のゲート電極
１１２の側方の領域にはソースドレイン領域１１４が形
成され、ゲート電極１１２及びソースドレイン領域１１
４の露出部分は、金属シリサイド膜１１０により覆われ
ている。
は、ゲート絶縁膜１１１を介してゲート電極１１２が形
成され、該ゲート電極１１２の側面上には側壁絶縁膜１
１３が形成されている。半導体基板１０１のゲート電極
１１２の側方の領域にはソースドレイン領域１１４が形
成され、ゲート電極１１２及びソースドレイン領域１１
４の露出部分は、金属シリサイド膜１１０により覆われ
ている。
【００１０】このように、従来の、記憶回路部１００と
論理回路部２００とが混載された、コントロールゲート
電極１０４、フローティングゲート電極１０５、ソース
領域１０７、ドレイン領域１０８、ゲート電極１１２及
びソースドレイン領域１１４のの上部には全面的に金属
シリサイド膜１１０が形成されて、記憶回路部１００及
び論理回路部２００を構成する素子の高速化が図られて
いる。
論理回路部２００とが混載された、コントロールゲート
電極１０４、フローティングゲート電極１０５、ソース
領域１０７、ドレイン領域１０８、ゲート電極１１２及
びソースドレイン領域１１４のの上部には全面的に金属
シリサイド膜１１０が形成されて、記憶回路部１００及
び論理回路部２００を構成する素子の高速化が図られて
いる。
【００１１】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置は、膜厚が極めて小さい絶縁膜１０
６を挟んで隣接するコントロールゲート電極１０４及び
フローティングゲート電極１０５を有しているため、シ
リサイド化により該コントロールゲート電極１０４及び
フローティングゲート電極１０５の電極同士が短絡して
しまうという問題を有している。
来の半導体記憶装置は、膜厚が極めて小さい絶縁膜１０
６を挟んで隣接するコントロールゲート電極１０４及び
フローティングゲート電極１０５を有しているため、シ
リサイド化により該コントロールゲート電極１０４及び
フローティングゲート電極１０５の電極同士が短絡して
しまうという問題を有している。
【００１２】本発明は、前記従来の問題を解決し、スプ
リットゲート型半導体記憶装置であって、論理回路部と
記憶回路部とが混載する半導体記憶装置の超微細化及び
高性能化を可能とすること目的とする。
リットゲート型半導体記憶装置であって、論理回路部と
記憶回路部とが混載する半導体記憶装置の超微細化及び
高性能化を可能とすること目的とする。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、記憶回路部のコントロールゲート電極及
びフローティングゲート電極に対してシリサイド化を行
なわないようにする構成とする。
め、本発明は、記憶回路部のコントロールゲート電極及
びフローティングゲート電極に対してシリサイド化を行
なわないようにする構成とする。
【００１４】具体的に、本発明に係る第１の半導体記憶
装置は、半導体基板に設けられた第１の活性領域上にコ
ントロールゲート絶縁膜を介して形成されたコントロー
ルゲート電極と、コントロールゲート電極の側面上に容
量絶縁膜を介し且つ第１の活性領域上にトンネル絶縁膜
を介して形成されたフローティングゲート電極と、第１
の活性領域におけるコントロールゲート電極及びフロー
ティングゲート電極の側方に形成された第１のソース領
域及び第１のドレイン領域と、半導体基板における第１
の活性領域と電気的に絶縁されてなる第２の活性領域上
にゲート絶縁膜を介して形成されたゲート電極と、第２
の活性領域におけるゲート電極の側方に形成された第２
のソース領域及び第２のドレイン領域とを備え、第２の
ソース領域、第２のドレイン領域及びゲート電極の上面
にのみ金属シリサイド膜を有している。
装置は、半導体基板に設けられた第１の活性領域上にコ
ントロールゲート絶縁膜を介して形成されたコントロー
ルゲート電極と、コントロールゲート電極の側面上に容
量絶縁膜を介し且つ第１の活性領域上にトンネル絶縁膜
を介して形成されたフローティングゲート電極と、第１
の活性領域におけるコントロールゲート電極及びフロー
ティングゲート電極の側方に形成された第１のソース領
域及び第１のドレイン領域と、半導体基板における第１
の活性領域と電気的に絶縁されてなる第２の活性領域上
にゲート絶縁膜を介して形成されたゲート電極と、第２
の活性領域におけるゲート電極の側方に形成された第２
のソース領域及び第２のドレイン領域とを備え、第２の
ソース領域、第２のドレイン領域及びゲート電極の上面
にのみ金属シリサイド膜を有している。
【００１５】第１の半導体記憶装置によると、第２の活
性領域に含まれる論理素子を構成する第２のソース領
域、第２のドレイン領域及びゲート電極の上面にのみ金
属シリサイド膜を有しているため、第１の活性領域に含
まれる記憶素子を構成するコントロールゲート電極及び
フローティングゲート電極はシリサイド化されていない
ので、コントロールゲート電極とフローティングゲート
電極とが短絡することがない。その上、記憶回路部であ
る第１の活性領域はシリサイド化されていないため、第
１のソース領域及び第２のソース領域と外部との電気的
導通を図るコンタクトを形成する際のマスク合わせのマ
ージンを小さくできるので、第１の活性領域の超微細化
が図れる。その結果、記憶素子を含む記憶回路部と論理
素子を含む論理回路部とを１つの半導体基板に混載した
半導体記憶装置の超微細化と高性能化とを両立できる。
性領域に含まれる論理素子を構成する第２のソース領
域、第２のドレイン領域及びゲート電極の上面にのみ金
属シリサイド膜を有しているため、第１の活性領域に含
まれる記憶素子を構成するコントロールゲート電極及び
フローティングゲート電極はシリサイド化されていない
ので、コントロールゲート電極とフローティングゲート
電極とが短絡することがない。その上、記憶回路部であ
る第１の活性領域はシリサイド化されていないため、第
１のソース領域及び第２のソース領域と外部との電気的
導通を図るコンタクトを形成する際のマスク合わせのマ
ージンを小さくできるので、第１の活性領域の超微細化
が図れる。その結果、記憶素子を含む記憶回路部と論理
素子を含む論理回路部とを１つの半導体基板に混載した
半導体記憶装置の超微細化と高性能化とを両立できる。
【００１６】本発明に係る第２の半導体記憶装置は、半
導体基板に設けられた第１の活性領域上にコントロール
ゲート絶縁膜を介して形成されたコントロールゲート電
極と、コントロールゲート電極の側面上に容量絶縁膜を
介し且つ第１の活性領域上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と、第１の活性領域
におけるコントロールゲート電極及びフローティングゲ
ート電極の側方に形成された第１のソース領域及び第１
のドレイン領域と、半導体基板における第１の活性領域
と電気的に絶縁されてなる第２の活性領域上にゲート絶
縁膜を介して形成されたゲート電極と、第２の活性領域
におけるゲート電極の側方に形成された第２のソース領
域及び第２のドレイン領域とを備え、第１のソース領
域、第１のドレイン領域、第２のソース領域、第２のド
レイン領域及びゲート電極の上面にのみ金属シリサイド
膜を有している。
導体基板に設けられた第１の活性領域上にコントロール
ゲート絶縁膜を介して形成されたコントロールゲート電
極と、コントロールゲート電極の側面上に容量絶縁膜を
介し且つ第１の活性領域上にトンネル絶縁膜を介して形
成されたフローティングゲート電極と、第１の活性領域
におけるコントロールゲート電極及びフローティングゲ
ート電極の側方に形成された第１のソース領域及び第１
のドレイン領域と、半導体基板における第１の活性領域
と電気的に絶縁されてなる第２の活性領域上にゲート絶
縁膜を介して形成されたゲート電極と、第２の活性領域
におけるゲート電極の側方に形成された第２のソース領
域及び第２のドレイン領域とを備え、第１のソース領
域、第１のドレイン領域、第２のソース領域、第２のド
レイン領域及びゲート電極の上面にのみ金属シリサイド
膜を有している。
【００１７】第２の半導体記憶装置によると、第１の活
性領域に含まれる記憶素子を構成するコントロールゲー
ト電極及びフローティングゲート電極はシリサイド化さ
れていないため、コントロールゲート電極とフローティ
ングゲート電極とが短絡することがない。しかも、第１
の活性領域の第１のソース領域及び第１のドレイン領域
はシリサイド化されているため、これら各領域のコンタ
クト抵抗を低減することができる。
性領域に含まれる記憶素子を構成するコントロールゲー
ト電極及びフローティングゲート電極はシリサイド化さ
れていないため、コントロールゲート電極とフローティ
ングゲート電極とが短絡することがない。しかも、第１
の活性領域の第１のソース領域及び第１のドレイン領域
はシリサイド化されているため、これら各領域のコンタ
クト抵抗を低減することができる。
【００１８】第１又は第２の半導体記憶装置において、
半導体基板が、フローティングゲート電極の下側部分に
フローティングゲート電極が跨ぐように形成された段差
部を有していることが好ましい。このようにすると、書
き込み動作時に、コントロールゲート電極の下側に形成
されるチャネル領域からフローティングゲート電極に注
入されるホットエレクトロンの注入効率を向上すること
ができる。
半導体基板が、フローティングゲート電極の下側部分に
フローティングゲート電極が跨ぐように形成された段差
部を有していることが好ましい。このようにすると、書
き込み動作時に、コントロールゲート電極の下側に形成
されるチャネル領域からフローティングゲート電極に注
入されるホットエレクトロンの注入効率を向上すること
ができる。
【００１９】本発明に係る第１の半導体記憶装置の製造
方法は、半導体基板の主面を素子分離絶縁膜によって第
１の活性領域と第２の活性領域とに区画する工程と、第
１の活性領域及び第２の活性領域の上に第１の絶縁膜及
び第１の導電膜を順次形成する工程と、第１の導電膜に
おける第１の活性領域に対して選択的にエッチングを行
なって、第１の活性領域に第１の絶縁膜からコントロー
ルゲート絶縁膜を形成すると共に第１の導電膜からコン
トロールゲート電極を形成する工程と、第１の活性領域
の上にコントロールゲート電極を含む全面にわたって第
２の絶縁膜及び第２の導電膜を形成する工程と、第２の
絶縁膜及び第２の導電膜に対してエッチバックを行なっ
て、コントロールゲート電極の側面上に第２の絶縁膜を
介して第２の導電膜からなるフローティングゲート電極
を形成する工程と、第１の導電膜における第２の活性領
域に対して選択的にエッチングを行なって、第２の活性
領域に第１の絶縁膜からゲート絶縁膜を形成すると共に
第１の導電膜からゲート電極を形成する工程と、半導体
基板の第１の活性領域におけるコントロールゲート電極
及びフローティングゲート電極の側方の領域に第１のソ
ース領域及び第１のドレイン領域を形成する工程と、半
導体基板の第２の活性領域におけるゲート電極の側方の
領域に第２のソース領域及び第２のドレイン領域を形成
する工程と、第１の活性領域の上に該第１の活性領域を
覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマ
スクとして、第２のソース領域、第２のドレイン領域及
びゲート電極の上面をそれぞれサリサイド化する工程と
を備えている。
方法は、半導体基板の主面を素子分離絶縁膜によって第
１の活性領域と第２の活性領域とに区画する工程と、第
１の活性領域及び第２の活性領域の上に第１の絶縁膜及
び第１の導電膜を順次形成する工程と、第１の導電膜に
おける第１の活性領域に対して選択的にエッチングを行
なって、第１の活性領域に第１の絶縁膜からコントロー
ルゲート絶縁膜を形成すると共に第１の導電膜からコン
トロールゲート電極を形成する工程と、第１の活性領域
の上にコントロールゲート電極を含む全面にわたって第
２の絶縁膜及び第２の導電膜を形成する工程と、第２の
絶縁膜及び第２の導電膜に対してエッチバックを行なっ
て、コントロールゲート電極の側面上に第２の絶縁膜を
介して第２の導電膜からなるフローティングゲート電極
を形成する工程と、第１の導電膜における第２の活性領
域に対して選択的にエッチングを行なって、第２の活性
領域に第１の絶縁膜からゲート絶縁膜を形成すると共に
第１の導電膜からゲート電極を形成する工程と、半導体
基板の第１の活性領域におけるコントロールゲート電極
及びフローティングゲート電極の側方の領域に第１のソ
ース領域及び第１のドレイン領域を形成する工程と、半
導体基板の第２の活性領域におけるゲート電極の側方の
領域に第２のソース領域及び第２のドレイン領域を形成
する工程と、第１の活性領域の上に該第１の活性領域を
覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマ
スクとして、第２のソース領域、第２のドレイン領域及
びゲート電極の上面をそれぞれサリサイド化する工程と
を備えている。
【００２０】第１の半導体記憶装置の製造方法による
と、第１の活性領域の上に該第１の活性領域を覆う保護
絶縁膜を形成した後、該保護絶縁膜をマスクとして、第
２のソース領域、第２のドレイン領域及びゲート電極の
上面をそれぞれサリサイド化するため、第１の活性領域
に含まれる記憶素子のコントロールゲート電極、フロー
ティングゲート電極、第１のソース電極及び第１のドレ
イン電極はシリサイド化されないので、コントロールゲ
ート電極とフローティングゲート電極とが短絡すること
がない。その上、記憶回路部である第１の活性領域はシ
リサイド化されないため、第１のソース領域及び第２の
ソース領域と外部との電気的導通を図るコンタクトを形
成する際のマスク合わせのマージンが小さくなるので、
第１の活性領域の超微細化を実現できる。その結果、第
１の活性領域である記憶回路部と第２の活性領域である
論理回路部とを１つの半導体基板に混載した半導体記憶
装置の超微細化と高性能化とを達成することができる。
と、第１の活性領域の上に該第１の活性領域を覆う保護
絶縁膜を形成した後、該保護絶縁膜をマスクとして、第
２のソース領域、第２のドレイン領域及びゲート電極の
上面をそれぞれサリサイド化するため、第１の活性領域
に含まれる記憶素子のコントロールゲート電極、フロー
ティングゲート電極、第１のソース電極及び第１のドレ
イン電極はシリサイド化されないので、コントロールゲ
ート電極とフローティングゲート電極とが短絡すること
がない。その上、記憶回路部である第１の活性領域はシ
リサイド化されないため、第１のソース領域及び第２の
ソース領域と外部との電気的導通を図るコンタクトを形
成する際のマスク合わせのマージンが小さくなるので、
第１の活性領域の超微細化を実現できる。その結果、第
１の活性領域である記憶回路部と第２の活性領域である
論理回路部とを１つの半導体基板に混載した半導体記憶
装置の超微細化と高性能化とを達成することができる。
【００２１】本発明に係る第２の半導体記憶装置の製造
方法は、半導体基板の主面を素子分離絶縁膜によって第
１の活性領域と第２の活性領域とに区画する工程と、第
１の活性領域及び第２の活性領域の上に第１の絶縁膜及
び第１の導電膜を順次形成する工程と、第１の導電膜に
おける第１の活性領域に対して選択的にエッチングを行
なって、第１の活性領域に第１の絶縁膜からコントロー
ルゲート絶縁膜を形成すると共に第１の導電膜からコン
トロールゲート電極を形成する工程と、第１の活性領域
の上にコントロールゲート電極を含む全面にわたって第
２の絶縁膜及び第２の導電膜を形成する工程と、第２の
絶縁膜及び第２の導電膜に対してエッチバックを行なっ
て、コントロールゲート電極の側面上に第２の絶縁膜を
介して第２の導電膜からなるフローティングゲート電極
を形成する工程と、第１の導電膜における第２の活性領
域に対して選択的にエッチングを行なって、第２の活性
領域に第１の絶縁膜からゲート絶縁膜を形成すると共に
第１の導電膜からゲート電極を形成する工程と、半導体
基板の第１の活性領域におけるコントロールゲート電極
及びフローティングゲート電極の側方の領域に第１のソ
ース領域及び第１のドレイン領域を形成する工程と、半
導体基板の第２の活性領域におけるゲート電極の側方の
領域に第２のソース領域及び第２のドレイン領域を形成
する工程と、コントロールゲート電極及びフローティン
グゲート電極を覆う保護絶縁膜を形成した後、形成した
保護絶縁膜をマスクとして、第１のソース領域、第１の
ドレイン領域、第２のソース領域、第２のドレイン領域
及びゲート電極の上面をそれぞれサリサイド化する工程
とを備えている。
方法は、半導体基板の主面を素子分離絶縁膜によって第
１の活性領域と第２の活性領域とに区画する工程と、第
１の活性領域及び第２の活性領域の上に第１の絶縁膜及
び第１の導電膜を順次形成する工程と、第１の導電膜に
おける第１の活性領域に対して選択的にエッチングを行
なって、第１の活性領域に第１の絶縁膜からコントロー
ルゲート絶縁膜を形成すると共に第１の導電膜からコン
トロールゲート電極を形成する工程と、第１の活性領域
の上にコントロールゲート電極を含む全面にわたって第
２の絶縁膜及び第２の導電膜を形成する工程と、第２の
絶縁膜及び第２の導電膜に対してエッチバックを行なっ
て、コントロールゲート電極の側面上に第２の絶縁膜を
介して第２の導電膜からなるフローティングゲート電極
を形成する工程と、第１の導電膜における第２の活性領
域に対して選択的にエッチングを行なって、第２の活性
領域に第１の絶縁膜からゲート絶縁膜を形成すると共に
第１の導電膜からゲート電極を形成する工程と、半導体
基板の第１の活性領域におけるコントロールゲート電極
及びフローティングゲート電極の側方の領域に第１のソ
ース領域及び第１のドレイン領域を形成する工程と、半
導体基板の第２の活性領域におけるゲート電極の側方の
領域に第２のソース領域及び第２のドレイン領域を形成
する工程と、コントロールゲート電極及びフローティン
グゲート電極を覆う保護絶縁膜を形成した後、形成した
保護絶縁膜をマスクとして、第１のソース領域、第１の
ドレイン領域、第２のソース領域、第２のドレイン領域
及びゲート電極の上面をそれぞれサリサイド化する工程
とを備えている。
【００２２】第２の半導体記憶装置によると、コントロ
ールゲート電極及びフローティングゲート電極を覆う保
護絶縁膜を形成した後、該保護絶縁膜をマスクとして、
第１のソース領域、第１のドレイン領域、第２のソース
領域、第２のドレイン領域及びゲート電極の上面をそれ
ぞれサリサイド化するため、第１の活性領域に含まれる
記憶素子のコントロールゲート電極及びフローティング
ゲート電極はシリサイド化されないので、コントロール
ゲート電極とフローティングゲート電極とが短絡するこ
とがない。その上、第１の活性化領域における第１のソ
ース領域及び第１のドレイン領域の上面がシリサイド化
されているため、第１のソース領域及び第１のドレイン
領域のコンタクト抵抗を低減することができる。
ールゲート電極及びフローティングゲート電極を覆う保
護絶縁膜を形成した後、該保護絶縁膜をマスクとして、
第１のソース領域、第１のドレイン領域、第２のソース
領域、第２のドレイン領域及びゲート電極の上面をそれ
ぞれサリサイド化するため、第１の活性領域に含まれる
記憶素子のコントロールゲート電極及びフローティング
ゲート電極はシリサイド化されないので、コントロール
ゲート電極とフローティングゲート電極とが短絡するこ
とがない。その上、第１の活性化領域における第１のソ
ース領域及び第１のドレイン領域の上面がシリサイド化
されているため、第１のソース領域及び第１のドレイン
領域のコンタクト抵抗を低減することができる。
【００２３】第１又は第２の半導体記憶装置の製造方法
は、コントロールゲート電極を形成する工程と第２の絶
縁膜を形成する工程との間に、半導体基板におけるフロ
ーティングゲート電極の形成領域にコントロールゲート
電極のゲート幅方向に沿って段差部を形成する工程をさ
らに備えていることが好ましい。
は、コントロールゲート電極を形成する工程と第２の絶
縁膜を形成する工程との間に、半導体基板におけるフロ
ーティングゲート電極の形成領域にコントロールゲート
電極のゲート幅方向に沿って段差部を形成する工程をさ
らに備えていることが好ましい。
【００２４】第１又は第２の半導体記憶装置の製造方法
において、第１のソース領域及び第１のドレイン領域を
形成した後に、第２のソース領域及び第２のドレイン領
域を形成することが好ましい。このようにすると、第２
のソース領域及び第２のドレイン領域を第１のソース領
域及び第１のドレイン領域よりも浅い接合となるように
形成できるため、論理回路部である第２の活性領域のよ
り高性能化を実現できるので、スプリットゲート型半導
体記憶装置のより高性能化が可能となる。
において、第１のソース領域及び第１のドレイン領域を
形成した後に、第２のソース領域及び第２のドレイン領
域を形成することが好ましい。このようにすると、第２
のソース領域及び第２のドレイン領域を第１のソース領
域及び第１のドレイン領域よりも浅い接合となるように
形成できるため、論理回路部である第２の活性領域のよ
り高性能化を実現できるので、スプリットゲート型半導
体記憶装置のより高性能化が可能となる。
【００２５】第１又は第２の半導体記憶装置の製造方法
において、保護絶縁膜を形成する工程がゲート電極を覆
う工程をも含み、保護絶縁膜におけるゲート電極の側面
上に位置する部分からゲート電極の側壁絶縁膜を形成す
る工程をさらに備えていることが好ましい。このように
すると、第２の活性領域に含まれる素子の側壁絶縁膜を
形成するためだけの絶縁膜形成工程を省略できるので、
その分の工程を簡略化できる。
において、保護絶縁膜を形成する工程がゲート電極を覆
う工程をも含み、保護絶縁膜におけるゲート電極の側面
上に位置する部分からゲート電極の側壁絶縁膜を形成す
る工程をさらに備えていることが好ましい。このように
すると、第２の活性領域に含まれる素子の側壁絶縁膜を
形成するためだけの絶縁膜形成工程を省略できるので、
その分の工程を簡略化できる。
【００２６】
【発明の実施の形態】本発明の一実施形態について図面
を参照しながら説明する。
を参照しながら説明する。
【００２７】図１は本発明の一実施形態に係る半導体記
憶装置の断面構成を示している。図１に示すように、本
実施形態に係る半導体記憶装置は、例えば、シリコン又
は上にシリコン層を有する半導体基板１１上に形成さ
れ、シャロウトレンチ分離（ＳＴＩ）構造等を有する酸
化シリコンからなる素子分離絶縁膜１２により区画され
た記憶回路部１と論理回路部２とを有している。
憶装置の断面構成を示している。図１に示すように、本
実施形態に係る半導体記憶装置は、例えば、シリコン又
は上にシリコン層を有する半導体基板１１上に形成さ
れ、シャロウトレンチ分離（ＳＴＩ）構造等を有する酸
化シリコンからなる素子分離絶縁膜１２により区画され
た記憶回路部１と論理回路部２とを有している。
【００２８】半導体基板１１上の記憶回路部１には、コ
ントロールゲート絶縁膜１３を介してコントロールゲー
ト電極１４が形成され、該コントロールゲート電極１４
における基板段差部１１ａ側の側面上で且つ該段差部１
１ａを跨ぐフローティングゲート電極１５が絶縁膜１６
を介して形成されている。この絶縁膜１６は、コントロ
ールゲート電極１４とフローティングゲート電極１５と
の間では容量絶縁膜として機能し、フローティングゲー
ト電極１５と半導体基板１１との間ではトンネル絶縁膜
として機能する。半導体基板１１における記憶回路部１
のコントロールゲート電極１４側には第１のソース領域
としてのソース領域１７が形成され、フローティングゲ
ート電極１５側には第１のドレイン領域としてのドレイ
ン領域１８が形成されている。
ントロールゲート絶縁膜１３を介してコントロールゲー
ト電極１４が形成され、該コントロールゲート電極１４
における基板段差部１１ａ側の側面上で且つ該段差部１
１ａを跨ぐフローティングゲート電極１５が絶縁膜１６
を介して形成されている。この絶縁膜１６は、コントロ
ールゲート電極１４とフローティングゲート電極１５と
の間では容量絶縁膜として機能し、フローティングゲー
ト電極１５と半導体基板１１との間ではトンネル絶縁膜
として機能する。半導体基板１１における記憶回路部１
のコントロールゲート電極１４側には第１のソース領域
としてのソース領域１７が形成され、フローティングゲ
ート電極１５側には第１のドレイン領域としてのドレイ
ン領域１８が形成されている。
【００２９】半導体基板１１上の論理回路部２には、ゲ
ート絶縁膜２０を介してゲート電極２１が形成され、該
ゲート電極２１の側面上には側壁絶縁膜２２が形成され
ている。半導体基板１１のゲート電極２１の側方の領域
には、第２のソース領域及び第２のドレイン領域として
のソースドレイン領域２３が形成され、ゲート電極２１
及びソースドレイン領域２３の各露出部分は、例えばコ
バルト又はタングステン等を用いた金属シリサイド膜２
４により覆われている。
ート絶縁膜２０を介してゲート電極２１が形成され、該
ゲート電極２１の側面上には側壁絶縁膜２２が形成され
ている。半導体基板１１のゲート電極２１の側方の領域
には、第２のソース領域及び第２のドレイン領域として
のソースドレイン領域２３が形成され、ゲート電極２１
及びソースドレイン領域２３の各露出部分は、例えばコ
バルト又はタングステン等を用いた金属シリサイド膜２
４により覆われている。
【００３０】このように、本実施形態は、記憶回路部１
と論理回路部２とを混載した半導体記憶装置であって、
記憶回路部１の記憶素子は、半導体基板１１上にコント
ロールゲート電極１４とフローティングゲート電極１５
とが絶縁膜１６を介して隣接し共に半導体基板１１と対
向するスプリットゲート型ＥＥＰＲＯＭ装置である。ま
た、半導体基板１１におけるフローティングゲート電極
１５の下側の領域にはゲート幅方向に延びると共に、フ
ローティングゲート電極１５が跨ぐように形成された基
板段差部１１ａが設けられている。この基板段差部１１
ａにより、半導体基板１１におけるコントロールゲート
電極１４の下側で発生するホットエレクトロンのフロー
ティングゲート電極１５への注入効率が向上する。
と論理回路部２とを混載した半導体記憶装置であって、
記憶回路部１の記憶素子は、半導体基板１１上にコント
ロールゲート電極１４とフローティングゲート電極１５
とが絶縁膜１６を介して隣接し共に半導体基板１１と対
向するスプリットゲート型ＥＥＰＲＯＭ装置である。ま
た、半導体基板１１におけるフローティングゲート電極
１５の下側の領域にはゲート幅方向に延びると共に、フ
ローティングゲート電極１５が跨ぐように形成された基
板段差部１１ａが設けられている。この基板段差部１１
ａにより、半導体基板１１におけるコントロールゲート
電極１４の下側で発生するホットエレクトロンのフロー
ティングゲート電極１５への注入効率が向上する。
【００３１】本実施形態に係る半導体記憶装置は、記憶
回路部１のコントロールゲート電極１４とフローティン
グゲート電極１５との各露出部分が共にシリサイド化さ
れていないため、コントロールゲート電極１４及びフロ
ーティングゲート電極１５同士が金属シリサイド膜２４
による短絡を生じない。その結果、記憶回路部１と論理
回路部２とを混載する半導体装置であっても、論理回路
部２に対してはシリサイド化による動作の高速化を図る
ことができる。
回路部１のコントロールゲート電極１４とフローティン
グゲート電極１５との各露出部分が共にシリサイド化さ
れていないため、コントロールゲート電極１４及びフロ
ーティングゲート電極１５同士が金属シリサイド膜２４
による短絡を生じない。その結果、記憶回路部１と論理
回路部２とを混載する半導体装置であっても、論理回路
部２に対してはシリサイド化による動作の高速化を図る
ことができる。
【００３２】その上、記憶回路部１のソース領域１７及
びドレイン領域１８と外部との電気的な導通を図るコン
タクトを形成する際に、これらのソース領域１７及びド
レイン領域１８がシリサイド化されていない分だけ、リ
ソグラフィ工程のマスクの重ね合わせのマージンを小さ
くすることができ、記憶回路部１の微細化が促進され
る。従って、記憶回路部１と論理回路部２とを混載する
スプリットゲート型半導体記憶装置を確実に形成できる
上に、記憶回路部１の超微細化及び論理回路部２の高性
能化が可能となる。
びドレイン領域１８と外部との電気的な導通を図るコン
タクトを形成する際に、これらのソース領域１７及びド
レイン領域１８がシリサイド化されていない分だけ、リ
ソグラフィ工程のマスクの重ね合わせのマージンを小さ
くすることができ、記憶回路部１の微細化が促進され
る。従って、記憶回路部１と論理回路部２とを混載する
スプリットゲート型半導体記憶装置を確実に形成できる
上に、記憶回路部１の超微細化及び論理回路部２の高性
能化が可能となる。
【００３３】以下、前記のように構成された半導体記憶
装置の製造方法について図面を参照しながら説明する。
装置の製造方法について図面を参照しながら説明する。
【００３４】図２〜図４は一実施形態に係る半導体記憶
装置の製造方法の工程順の断面構成を示している。
装置の製造方法の工程順の断面構成を示している。
【００３５】まず、図２（ａ）に示すように、シリコン
からなる半導体基板３１の上部に、深さが３００ｎｍ程
度の素子分離用溝を形成し、形成した素子分離用溝に酸
化シリコンを充填して素子分離絶縁膜３２を形成するこ
とにより、第１の活性領域としての記憶回路部１と、第
２の活性領域としての論理回路部２とを区画する。その
後、熱酸化法により、半導体基板３１の主面上に膜厚が
約１０ｎｍの酸化シリコンからなる第１の絶縁膜３３Ａ
を形成し、続いて、減圧ＣＶＤ法により、第１の絶縁膜
３３Ａの上に、膜厚が約２００ｎｍの多結晶シリコン膜
を堆積する。
からなる半導体基板３１の上部に、深さが３００ｎｍ程
度の素子分離用溝を形成し、形成した素子分離用溝に酸
化シリコンを充填して素子分離絶縁膜３２を形成するこ
とにより、第１の活性領域としての記憶回路部１と、第
２の活性領域としての論理回路部２とを区画する。その
後、熱酸化法により、半導体基板３１の主面上に膜厚が
約１０ｎｍの酸化シリコンからなる第１の絶縁膜３３Ａ
を形成し、続いて、減圧ＣＶＤ法により、第１の絶縁膜
３３Ａの上に、膜厚が約２００ｎｍの多結晶シリコン膜
を堆積する。
【００３６】その後、多結晶シリコン膜に対して、加速
電圧が約１０ｋｅＶでドーズ量が約２×１０15ｃｍ-2の
燐（Ｐ）イオンを注入し、続いて、例えば窒素雰囲気に
おいて温度が約８００℃で１５分間のアニールを施すこ
とにより、多結晶シリコン膜から第１の導電膜３４Ａを
形成する。その後、フォトリソグラフィ法により、第１
の導電膜３４Ａ上にコントロールゲート電極形成用のパ
ターンを持つ第１のレジストパターン８１を形成する。
電圧が約１０ｋｅＶでドーズ量が約２×１０15ｃｍ-2の
燐（Ｐ）イオンを注入し、続いて、例えば窒素雰囲気に
おいて温度が約８００℃で１５分間のアニールを施すこ
とにより、多結晶シリコン膜から第１の導電膜３４Ａを
形成する。その後、フォトリソグラフィ法により、第１
の導電膜３４Ａ上にコントロールゲート電極形成用のパ
ターンを持つ第１のレジストパターン８１を形成する。
【００３７】次に、第１のレジストパターン８１をマス
クとして、第１の導電膜３４Ａ及び第１の絶縁膜３３Ａ
に対して異方性のドライエッチングを行なって、図２
（ｂ）に示すように、記憶回路部１に第１の絶縁膜３３
Ａからなるコントロールゲート絶縁膜３３Ｂと第１の導
電膜３４Ａからなるコントロールゲート電極３４Ｂとを
形成する。その後、第１のレジストパターン８１を除去
した後、フォトリソグラフィ法を用いて、半導体基板３
１における記憶回路部１の主面上に、コントロールゲー
ト電極３４Ｂのドレイン側の側面から間隔をおき且つゲ
ート幅方向に沿うようにドレイン領域側を露出する段差
部形成用の第２のレジストパターン８２を形成する。続
いて、第２のレジストパターン８２をマスクとして、半
導体基板３１に対して等方性のドライエッチングを行な
うことにより、半導体基板３１の上部に深さが約３０ｎ
ｍの基板段差部３１ａを形成する。
クとして、第１の導電膜３４Ａ及び第１の絶縁膜３３Ａ
に対して異方性のドライエッチングを行なって、図２
（ｂ）に示すように、記憶回路部１に第１の絶縁膜３３
Ａからなるコントロールゲート絶縁膜３３Ｂと第１の導
電膜３４Ａからなるコントロールゲート電極３４Ｂとを
形成する。その後、第１のレジストパターン８１を除去
した後、フォトリソグラフィ法を用いて、半導体基板３
１における記憶回路部１の主面上に、コントロールゲー
ト電極３４Ｂのドレイン側の側面から間隔をおき且つゲ
ート幅方向に沿うようにドレイン領域側を露出する段差
部形成用の第２のレジストパターン８２を形成する。続
いて、第２のレジストパターン８２をマスクとして、半
導体基板３１に対して等方性のドライエッチングを行な
うことにより、半導体基板３１の上部に深さが約３０ｎ
ｍの基板段差部３１ａを形成する。
【００３８】次に、図２（ｃ）に示すように、第２のレ
ジストパターン８２を除去した後、熱酸化法により、半
導体基板３１上の記憶回路部１にコントロールゲート電
極３４Ｂを含む全面にわたって酸化シリコンからなる第
２の絶縁膜３５を形成し、続いて、減圧ＣＶＤ法によ
り、ｎ型不純物濃度を１×１０20ｃｍ-3程度含み、膜厚
が約１００ｎｍの導電性多結晶シリコンからなる第２の
導電膜を堆積する。その後、堆積した第２の導電膜及び
第２の絶縁膜３５に対して異方性ドライエッチによる、
１１０ｎｍ相当分のエッチバックを行なって、コントロ
ールゲート電極３４Ｂの側壁に導電性多結晶シリコンか
らなるサイドウォール膜を形成する。さらに、フォトリ
ソグラフィ法により、フローティングゲート電極形成用
の第３のレジストパターン８３を形成し、形成した第３
のレジストパターン８３をマスクとして、コントロール
ゲート電極３４Ｂに対する基板段差部３１ａと反対側の
サイドウォール膜膜及び第２の絶縁膜３５を異方性のド
ライエッチングにより除去することにより、基板段差部
３１ａの上で第２の絶縁膜３５と接するフローティング
ゲート電極３６を形成する。
ジストパターン８２を除去した後、熱酸化法により、半
導体基板３１上の記憶回路部１にコントロールゲート電
極３４Ｂを含む全面にわたって酸化シリコンからなる第
２の絶縁膜３５を形成し、続いて、減圧ＣＶＤ法によ
り、ｎ型不純物濃度を１×１０20ｃｍ-3程度含み、膜厚
が約１００ｎｍの導電性多結晶シリコンからなる第２の
導電膜を堆積する。その後、堆積した第２の導電膜及び
第２の絶縁膜３５に対して異方性ドライエッチによる、
１１０ｎｍ相当分のエッチバックを行なって、コントロ
ールゲート電極３４Ｂの側壁に導電性多結晶シリコンか
らなるサイドウォール膜を形成する。さらに、フォトリ
ソグラフィ法により、フローティングゲート電極形成用
の第３のレジストパターン８３を形成し、形成した第３
のレジストパターン８３をマスクとして、コントロール
ゲート電極３４Ｂに対する基板段差部３１ａと反対側の
サイドウォール膜膜及び第２の絶縁膜３５を異方性のド
ライエッチングにより除去することにより、基板段差部
３１ａの上で第２の絶縁膜３５と接するフローティング
ゲート電極３６を形成する。
【００３９】ここで、第２の絶縁膜３５はコントロール
ゲート電極３４Ｂとの対向部分で容量絶縁膜として機能
し、半導体基板３１との対向部分でトンネル絶縁膜とし
て機能する。
ゲート電極３４Ｂとの対向部分で容量絶縁膜として機能
し、半導体基板３１との対向部分でトンネル絶縁膜とし
て機能する。
【００４０】次に、図３（ａ）に示すように、第３のレ
ジストパターン８３を除去した後、フォトリソグラフィ
法により、第１の導電膜３４Ａ上の論理回路部２に、ゲ
ート電極形成用のパターンを持つ第４のレジストパター
ン８４を形成する。続いて、第４のレジストパターン８
４をマスクとして、第１の導電膜３４Ａ及び第１の絶縁
膜３３Ａに対して異方性のドライエッチングを行なっ
て、論理回路部２に第１の絶縁膜３３Ａからなるゲート
絶縁膜３３Ｃと第１の導電膜３４Ａからなるゲート電極
３４Ｃとを形成する。
ジストパターン８３を除去した後、フォトリソグラフィ
法により、第１の導電膜３４Ａ上の論理回路部２に、ゲ
ート電極形成用のパターンを持つ第４のレジストパター
ン８４を形成する。続いて、第４のレジストパターン８
４をマスクとして、第１の導電膜３４Ａ及び第１の絶縁
膜３３Ａに対して異方性のドライエッチングを行なっ
て、論理回路部２に第１の絶縁膜３３Ａからなるゲート
絶縁膜３３Ｃと第１の導電膜３４Ａからなるゲート電極
３４Ｃとを形成する。
【００４１】次に、図３（ｂ）に示すように、第４のレ
ジストパターン８４を除去した後、フォトリソグラフィ
法により、論理回路部２をマスクする第５のレジストパ
ターン８５を形成し、論理回路部２においては第５のレ
ジストパターン８５をマスクとし、記憶回路部１におい
てはコントロールゲート電極３４Ｂ及びフローティング
ゲート電極３６をマスクとして、半導体基板３１に砒素
（Ａｓ）イオンを注入する。
ジストパターン８４を除去した後、フォトリソグラフィ
法により、論理回路部２をマスクする第５のレジストパ
ターン８５を形成し、論理回路部２においては第５のレ
ジストパターン８５をマスクとし、記憶回路部１におい
てはコントロールゲート電極３４Ｂ及びフローティング
ゲート電極３６をマスクとして、半導体基板３１に砒素
（Ａｓ）イオンを注入する。
【００４２】次に、図３（ｃ）に示すように、第５のレ
ジストパターン８５を除去した後、フォトリソグラフィ
法により、今度は、記憶回路部１をマスクする第６のレ
ジストパターン８６を形成し、記憶回路部１においては
第６のレジストパターン８６をマスクとし、論理回路部
２においてはゲート電極３４Ｃをマスクとして、半導体
基板３１に燐イオンを注入する。
ジストパターン８５を除去した後、フォトリソグラフィ
法により、今度は、記憶回路部１をマスクする第６のレ
ジストパターン８６を形成し、記憶回路部１においては
第６のレジストパターン８６をマスクとし、論理回路部
２においてはゲート電極３４Ｃをマスクとして、半導体
基板３１に燐イオンを注入する。
【００４３】次に、図４（ａ）に示すように、第６のレ
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、堆積した
シリコン酸化膜に対して１１０ｎｍ相当分のエッチバッ
クを行なって、ゲート電極３４Ｃにシリコン酸化膜から
なる側壁絶縁膜３７を形成する。その後、フォトリソグ
ラフィ法により、記憶回路部１をマスクする第７のレジ
ストパターン８７を形成し、記憶回路部１においては第
７のレジストパターン８７をマスクとし、論理回路部２
においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマス
クとして、半導体基板３１に砒素イオンを注入する。
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、堆積した
シリコン酸化膜に対して１１０ｎｍ相当分のエッチバッ
クを行なって、ゲート電極３４Ｃにシリコン酸化膜から
なる側壁絶縁膜３７を形成する。その後、フォトリソグ
ラフィ法により、記憶回路部１をマスクする第７のレジ
ストパターン８７を形成し、記憶回路部１においては第
７のレジストパターン８７をマスクとし、論理回路部２
においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマス
クとして、半導体基板３１に砒素イオンを注入する。
【００４４】次に、図４（ｂ）に示すように、第７のレ
ジストパターン８７を除去した後、半導体基板３１に対
して、温度が約８００〜８５０℃で６０分間程度の熱処
理を行なって、注入された不純物イオンを活性化するこ
とにより、半導体基板３１の記憶回路部１におけるコン
トロールゲート電極３４Ｂ側にソース領域３８を形成
し、フローティングゲート電極３６側にドレイン領域３
９を形成する。これと同時に、半導体基板３１の論理回
路部２におけるゲート電極３４Ｃの側方にソースドレイ
ン領域４０を形成する。その後、減圧ＣＶＤ法により、
半導体基板３１上に全面にわたって、記憶回路部１のシ
リサイド化防止用であって、その膜厚が約４０ｎｍの酸
化シリコンからなる保護絶縁膜４１を堆積する。続い
て、フォトリソグラフィ法により、堆積した保護絶縁膜
４１における記憶回路部１をマスクする第８のレジスト
パターン８８を形成し、形成した第８のレジストパター
ン８８をマスクとして、保護絶縁膜４１における論理回
路部２を、エッチング残渣が生じないように膜厚の４０
ｎｍにオーバエッチ量の約１０％分を加算した４５ｎｍ
程度のエッチングを行なって除去する。
ジストパターン８７を除去した後、半導体基板３１に対
して、温度が約８００〜８５０℃で６０分間程度の熱処
理を行なって、注入された不純物イオンを活性化するこ
とにより、半導体基板３１の記憶回路部１におけるコン
トロールゲート電極３４Ｂ側にソース領域３８を形成
し、フローティングゲート電極３６側にドレイン領域３
９を形成する。これと同時に、半導体基板３１の論理回
路部２におけるゲート電極３４Ｃの側方にソースドレイ
ン領域４０を形成する。その後、減圧ＣＶＤ法により、
半導体基板３１上に全面にわたって、記憶回路部１のシ
リサイド化防止用であって、その膜厚が約４０ｎｍの酸
化シリコンからなる保護絶縁膜４１を堆積する。続い
て、フォトリソグラフィ法により、堆積した保護絶縁膜
４１における記憶回路部１をマスクする第８のレジスト
パターン８８を形成し、形成した第８のレジストパター
ン８８をマスクとして、保護絶縁膜４１における論理回
路部２を、エッチング残渣が生じないように膜厚の４０
ｎｍにオーバエッチ量の約１０％分を加算した４５ｎｍ
程度のエッチングを行なって除去する。
【００４５】次に、図４（ｃ）に示すように、第８のレ
ジストパターン８８を除去した後、蒸着法又はスパッタ
法等により半導体基板３１上にタングステン又はコバル
ト等の金属膜を堆積し、サリサイド法を用いて、堆積し
た金属膜とシリコンの露出部分とに金属シリサイド膜４
２を形成する。続いて、保護絶縁膜４１を除去し、その
後、図示はしていないが、金属配線工程、保護膜（パッ
シベーション膜）形成工程及びボンディングパッド形成
工程を経て半導体記憶装置が完成する。
ジストパターン８８を除去した後、蒸着法又はスパッタ
法等により半導体基板３１上にタングステン又はコバル
ト等の金属膜を堆積し、サリサイド法を用いて、堆積し
た金属膜とシリコンの露出部分とに金属シリサイド膜４
２を形成する。続いて、保護絶縁膜４１を除去し、その
後、図示はしていないが、金属配線工程、保護膜（パッ
シベーション膜）形成工程及びボンディングパッド形成
工程を経て半導体記憶装置が完成する。
【００４６】以上説明したように、本実施形態による
と、記憶回路部１のコントロールゲート電極３４Ｂ及び
フローティングゲート電極３６に対してはシリサイド化
を行なわないことにより、両電極同士の短絡を防止でき
るため、スプリットゲート型半導体記憶装置であって
も、記憶回路部１と論理回路部２との混載化プロセスを
実現できると共に、装置の超微細化及び高性能化を実現
できる。
と、記憶回路部１のコントロールゲート電極３４Ｂ及び
フローティングゲート電極３６に対してはシリサイド化
を行なわないことにより、両電極同士の短絡を防止でき
るため、スプリットゲート型半導体記憶装置であって
も、記憶回路部１と論理回路部２との混載化プロセスを
実現できると共に、装置の超微細化及び高性能化を実現
できる。
【００４７】なお、本実施形態においては、記憶回路部
１及び論理回路部２にはそれぞれ１つの素子のみを例示
的に示しているが、通常の装置ではそれぞれ複数個の素
子を含む構成であることはいうまでもない。
１及び論理回路部２にはそれぞれ１つの素子のみを例示
的に示しているが、通常の装置ではそれぞれ複数個の素
子を含む構成であることはいうまでもない。
【００４８】（一実施形態の第１変形例）以下、本発明
の一実施形態の第１変形例について図面を参照しながら
説明する。
の一実施形態の第１変形例について図面を参照しながら
説明する。
【００４９】図５は本実施形態の第１変形例に係る半導
体記憶装置の断面構成を示している。図５において、図
１に示す構成部材と同一の構成部材には同一の符号を付
すことにより説明を省略する。
体記憶装置の断面構成を示している。図５において、図
１に示す構成部材と同一の構成部材には同一の符号を付
すことにより説明を省略する。
【００５０】図５に示すように、本変形例に係る半導体
記憶装置は、記憶回路部１のソース領域１７及びドレイ
ン領域１８の上部に金属シリサイド膜２４が設けられて
いるが、コントロールゲート電極１４とフローティング
ゲート電極１５との各露出部分がシリサイド化されてい
ないため、コントロールゲート電極１４及びフローティ
ングゲート電極１５同士が金属シリサイド膜２４による
短絡を生じない。このため、記憶回路部１と論理回路部
２とを混載する半導体装置であっても、論理回路部２に
対してはシリサイド化による動作の高速化を図ることが
できる。
記憶装置は、記憶回路部１のソース領域１７及びドレイ
ン領域１８の上部に金属シリサイド膜２４が設けられて
いるが、コントロールゲート電極１４とフローティング
ゲート電極１５との各露出部分がシリサイド化されてい
ないため、コントロールゲート電極１４及びフローティ
ングゲート電極１５同士が金属シリサイド膜２４による
短絡を生じない。このため、記憶回路部１と論理回路部
２とを混載する半導体装置であっても、論理回路部２に
対してはシリサイド化による動作の高速化を図ることが
できる。
【００５１】その上、本変形例の特徴として、記憶回路
部１のソース領域１７及びドレイン領域１８の上部に金
属シリサイド膜２４を有しているため、ソース領域１７
及びドレイン領域１８のコンタクト抵抗を低減でき、動
作の高速化を図ることができる。従って、混載型の半導
体記憶装置を確実に形成できる上に、記憶回路部１及び
論理回路部２の高性能化が可能となる。
部１のソース領域１７及びドレイン領域１８の上部に金
属シリサイド膜２４を有しているため、ソース領域１７
及びドレイン領域１８のコンタクト抵抗を低減でき、動
作の高速化を図ることができる。従って、混載型の半導
体記憶装置を確実に形成できる上に、記憶回路部１及び
論理回路部２の高性能化が可能となる。
【００５２】以下、前記のように構成された第１変形例
に係る半導体記憶装置の製造方法について図面を参照し
ながら説明する。
に係る半導体記憶装置の製造方法について図面を参照し
ながら説明する。
【００５３】図６（ａ）及び（ｂ）は本実施形態の第１
変形例に係る半導体記憶装置の製造方法の部分的工程の
断面構成を示している。ここでは、一実施形態に係る製
造方法と相違する工程のみを説明し、図６（ａ）及び
（ｂ）は一実施形態に係る製造方法の図４（ｂ）及び
（ｃ）に代わる工程を示している。
変形例に係る半導体記憶装置の製造方法の部分的工程の
断面構成を示している。ここでは、一実施形態に係る製
造方法と相違する工程のみを説明し、図６（ａ）及び
（ｂ）は一実施形態に係る製造方法の図４（ｂ）及び
（ｃ）に代わる工程を示している。
【００５４】図６（ａ）に示すように、第７のレジスト
パターン８７を除去した後、半導体基板３１に対して、
温度が約８５０℃で６０分間程度の熱処理を行なって、
注入された不純物イオンを活性化することにより、半導
体基板３１の記憶回路部１におけるコントロールゲート
電極３４Ｂ側にソース領域３８を形成し、フローティン
グゲート電極３６側にドレイン領域３９を形成する。こ
れと同時に、半導体基板３１の論理回路部２におけるゲ
ート電極３４Ｃの側方にソースドレイン領域４０を形成
する。その後、減圧ＣＶＤ法により、半導体基板３１上
に全面にわたって、膜厚が約４０ｎｍの酸化シリコンか
らなり、コントロールゲート電極３４Ｂ及びフローティ
ングゲート電極３６のシリサイド化防止用の保護絶縁膜
４１Ａを堆積し、続いて、フォトリソグラフィ法によ
り、コントロールゲート電極３４Ｂ及びフローティング
ゲート電極３６をマスクする第８のレジストパターン８
８Ａを形成し、形成した第８のレジストパターン８８Ａ
をマスクとして、保護絶縁膜４１Ａの露出部分を、エッ
チング残渣が生じないように膜厚の４０ｎｍにオーバエ
ッチ量の約１０％分を加算した４５ｎｍ程度のエッチン
グを行なって除去する。
パターン８７を除去した後、半導体基板３１に対して、
温度が約８５０℃で６０分間程度の熱処理を行なって、
注入された不純物イオンを活性化することにより、半導
体基板３１の記憶回路部１におけるコントロールゲート
電極３４Ｂ側にソース領域３８を形成し、フローティン
グゲート電極３６側にドレイン領域３９を形成する。こ
れと同時に、半導体基板３１の論理回路部２におけるゲ
ート電極３４Ｃの側方にソースドレイン領域４０を形成
する。その後、減圧ＣＶＤ法により、半導体基板３１上
に全面にわたって、膜厚が約４０ｎｍの酸化シリコンか
らなり、コントロールゲート電極３４Ｂ及びフローティ
ングゲート電極３６のシリサイド化防止用の保護絶縁膜
４１Ａを堆積し、続いて、フォトリソグラフィ法によ
り、コントロールゲート電極３４Ｂ及びフローティング
ゲート電極３６をマスクする第８のレジストパターン８
８Ａを形成し、形成した第８のレジストパターン８８Ａ
をマスクとして、保護絶縁膜４１Ａの露出部分を、エッ
チング残渣が生じないように膜厚の４０ｎｍにオーバエ
ッチ量の約１０％分を加算した４５ｎｍ程度のエッチン
グを行なって除去する。
【００５５】次に、図６（ｂ）に示すように、第８のレ
ジストパターン８８Ａを除去した後、蒸着法又はスパッ
タ法等により半導体基板３１上にタングステン又はコバ
ルト等の金属膜を堆積し、サリサイド法を用いて、堆積
した金属膜とシリコンの露出部分とに金属シリサイド膜
４２を形成する。続いて、保護絶縁膜４１Ａを除去し、
その後、金属配線工程、保護膜（パッシベーション膜）
形成工程及びボンディングパッド形成工程を経て半導体
記憶装置が完成する。
ジストパターン８８Ａを除去した後、蒸着法又はスパッ
タ法等により半導体基板３１上にタングステン又はコバ
ルト等の金属膜を堆積し、サリサイド法を用いて、堆積
した金属膜とシリコンの露出部分とに金属シリサイド膜
４２を形成する。続いて、保護絶縁膜４１Ａを除去し、
その後、金属配線工程、保護膜（パッシベーション膜）
形成工程及びボンディングパッド形成工程を経て半導体
記憶装置が完成する。
【００５６】以上説明したように、本変形例によると、
記憶回路部１のコントロールゲート電極３４Ｂ及びフロ
ーティングゲート電極３６に対してはシリサイド化を行
なわないことにより、両電極同士の短絡を防止できるた
め、スプリットゲート型半導体記憶装置であっても、記
憶回路部１と論理回路部２との混載化プロセスを実現で
きると共に装置の高性能化を実現できる。その上、記憶
回路部１のソース領域３８及びドレイン領域３９の上部
に金属シリサイド膜４２を設けているため、ソース領域
３８及びドレイン領域３９のコンタクト抵抗を低減で
き、記憶回路部１の高速化をも達成することができる。
記憶回路部１のコントロールゲート電極３４Ｂ及びフロ
ーティングゲート電極３６に対してはシリサイド化を行
なわないことにより、両電極同士の短絡を防止できるた
め、スプリットゲート型半導体記憶装置であっても、記
憶回路部１と論理回路部２との混載化プロセスを実現で
きると共に装置の高性能化を実現できる。その上、記憶
回路部１のソース領域３８及びドレイン領域３９の上部
に金属シリサイド膜４２を設けているため、ソース領域
３８及びドレイン領域３９のコンタクト抵抗を低減で
き、記憶回路部１の高速化をも達成することができる。
【００５７】（一実施形態の第２変形例）以下、本発明
の一実施形態の第２変形例に係る半導体記憶装置の製造
方法について図面を参照しながら説明する。
の一実施形態の第２変形例に係る半導体記憶装置の製造
方法について図面を参照しながら説明する。
【００５８】図７（ａ）〜（ｃ）は一実施形態の第２変
形例に係る半導体記憶装置の製造方法の部分的工程の断
面構成を示している。ここでも、一実施形態に係る製造
方法と相違する工程のみを説明し、図７（ａ）〜（ｃ）
は一実施形態に係る製造方法の図３（ｃ）及び図４
（ａ）に代わる工程を示している。
形例に係る半導体記憶装置の製造方法の部分的工程の断
面構成を示している。ここでも、一実施形態に係る製造
方法と相違する工程のみを説明し、図７（ａ）〜（ｃ）
は一実施形態に係る製造方法の図３（ｃ）及び図４
（ａ）に代わる工程を示している。
【００５９】図７（ａ）に示すように、記憶回路部１の
ソース領域３８とドレイン領域３９とを論理回路部２の
イオン注入工程を行なう前に熱処理による活性化を行な
い、論理回路部２のソースドレイン領域４０Ａの活性化
と分けて行なう。
ソース領域３８とドレイン領域３９とを論理回路部２の
イオン注入工程を行なう前に熱処理による活性化を行な
い、論理回路部２のソースドレイン領域４０Ａの活性化
と分けて行なう。
【００６０】具体的には、図３（ｂ）に示した第５のレ
ジストパターン８５を除去した後、温度が約８５０℃で
６０分間程度の熱処理を行なって、半導体装置３１の記
憶回路部１に注入された砒素イオンを活性化することに
より、半導体基板３１の記憶回路部１におけるコントロ
ールゲート電極３４Ｂ側に接合深さが約０．３μｍのソ
ース領域３８を形成し、フローティングゲート電極３６
側にも接合深さが約０．３μｍのドレイン領域３９を形
成する。その後、フォトリソグラフィ法により、記憶回
路部１をマスクする第６のレジストパターン８６を形成
し、記憶回路部１においては第６のレジストパターン８
６をマスクとし、論理回路部２においてはゲート電極３
４Ｃをマスクとして、半導体基板３１に燐イオンを注入
する。
ジストパターン８５を除去した後、温度が約８５０℃で
６０分間程度の熱処理を行なって、半導体装置３１の記
憶回路部１に注入された砒素イオンを活性化することに
より、半導体基板３１の記憶回路部１におけるコントロ
ールゲート電極３４Ｂ側に接合深さが約０．３μｍのソ
ース領域３８を形成し、フローティングゲート電極３６
側にも接合深さが約０．３μｍのドレイン領域３９を形
成する。その後、フォトリソグラフィ法により、記憶回
路部１をマスクする第６のレジストパターン８６を形成
し、記憶回路部１においては第６のレジストパターン８
６をマスクとし、論理回路部２においてはゲート電極３
４Ｃをマスクとして、半導体基板３１に燐イオンを注入
する。
【００６１】次に、図７（ｂ）に示すように、第６のレ
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、堆積した
シリコン酸化膜に対して１１０ｎｍ相当分のエッチバッ
クを行なって、ゲート電極３４Ｃにシリコン酸化膜から
なる側壁絶縁膜３７を形成する。その後、フォトリソグ
ラフィ法により、記憶回路部１をマスクする第７のレジ
ストパターン８７を形成し、記憶回路部１においては第
７のレジストパターン８７をマスクとし、論理回路部２
においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマス
クとして、半導体基板３１に砒素イオンを注入する。
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、堆積した
シリコン酸化膜に対して１１０ｎｍ相当分のエッチバッ
クを行なって、ゲート電極３４Ｃにシリコン酸化膜から
なる側壁絶縁膜３７を形成する。その後、フォトリソグ
ラフィ法により、記憶回路部１をマスクする第７のレジ
ストパターン８７を形成し、記憶回路部１においては第
７のレジストパターン８７をマスクとし、論理回路部２
においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマス
クとして、半導体基板３１に砒素イオンを注入する。
【００６２】次に、図７（ｃ）に示すように、第７のレ
ジストパターン８７を除去した後、温度が約１０００℃
で１０秒間程度の急速昇温熱（ＲＴＡ）処理を行なっ
て、半導体装置３１の論理回路部２に注入された燐イオ
ン及び砒素イオンを活性化することにより、半導体基板
３１の論理回路部２におけるゲート電極３４Ｃの側方に
接合深さが約０．１５μｍのソースドレイン領域４０Ａ
を形成する。
ジストパターン８７を除去した後、温度が約１０００℃
で１０秒間程度の急速昇温熱（ＲＴＡ）処理を行なっ
て、半導体装置３１の論理回路部２に注入された燐イオ
ン及び砒素イオンを活性化することにより、半導体基板
３１の論理回路部２におけるゲート電極３４Ｃの側方に
接合深さが約０．１５μｍのソースドレイン領域４０Ａ
を形成する。
【００６３】この後は、一実施形態のように、論理回路
部２のシリコンの露出部をシリサイド化するか、又はそ
の第１変形例のように記憶回路部１のソース領域３８及
びドレイン領域３９の露出部にもシリサイド化を行な
う。
部２のシリコンの露出部をシリサイド化するか、又はそ
の第１変形例のように記憶回路部１のソース領域３８及
びドレイン領域３９の露出部にもシリサイド化を行な
う。
【００６４】このように、第２変形例によると、論理回
路部２のソースドレイン領域４０Ａと記憶回路部１のソ
ース領域３８及びドレイン領域３９を別々の工程で行な
うため、論理回路部２のソースドレイン領域４０Ａの接
合を浅接合とすることができるので、論理回路部２の素
子の動作をさらに高速化でき、スプリットゲート型半導
体記憶装置のより高性能化が可能となる。
路部２のソースドレイン領域４０Ａと記憶回路部１のソ
ース領域３８及びドレイン領域３９を別々の工程で行な
うため、論理回路部２のソースドレイン領域４０Ａの接
合を浅接合とすることができるので、論理回路部２の素
子の動作をさらに高速化でき、スプリットゲート型半導
体記憶装置のより高性能化が可能となる。
【００６５】（一実施形態の第３変形例）以下、本発明
の一実施形態の第３変形例に係る半導体記憶装置の製造
方法について図面を参照しながら説明する。
の一実施形態の第３変形例に係る半導体記憶装置の製造
方法について図面を参照しながら説明する。
【００６６】図８（ａ）〜（ｃ）は一実施形態の第３変
形例に係る半導体記憶装置の製造方法の部分的工程の断
面構成を示し、図８（ａ）〜（ｃ）は図４（ａ）以降の
工程に代わる工程を示している。ここでも、一実施形態
に係る製造方法と相違する工程のみを説明する。前述し
た実施形態及びその変形例においては、ゲート電極３４
Ｃの側壁絶縁膜３７は、記憶回路部１においては除去さ
れており、利用されていない。第３変形例においては、
側壁絶縁膜形成用の絶縁膜を記憶回路部１のシリサイド
化防止用の保護絶縁膜として用いる構成とする。
形例に係る半導体記憶装置の製造方法の部分的工程の断
面構成を示し、図８（ａ）〜（ｃ）は図４（ａ）以降の
工程に代わる工程を示している。ここでも、一実施形態
に係る製造方法と相違する工程のみを説明する。前述し
た実施形態及びその変形例においては、ゲート電極３４
Ｃの側壁絶縁膜３７は、記憶回路部１においては除去さ
れており、利用されていない。第３変形例においては、
側壁絶縁膜形成用の絶縁膜を記憶回路部１のシリサイド
化防止用の保護絶縁膜として用いる構成とする。
【００６７】具体的には、図３（ｃ）に示した第６のレ
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、図８
（ａ）に示すように、フォトリソグラフィ法により、記
憶回路部１におけるコントロールゲート電極３４Ｂ及び
フローティングゲート電極３６をマスクするレジストパ
ターン９０を形成し、形成したレジストパターン９０を
マスクとして、堆積したシリコン酸化膜に対して１１０
ｎｍ相当分のエッチバックを行なって、記憶回路部１に
シリコン酸化膜からなる保護絶縁膜３７Ａを形成すると
共に、論理回路部２のゲート電極３４Ｃにシリコン酸化
膜からなる側壁絶縁膜３７を形成する。
ジストパターン８６を除去した後、減圧ＣＶＤ法によ
り、半導体基板３１の上に全面にわたって膜厚が約１０
０ｎｍのシリコン酸化膜を堆積する。続いて、図８
（ａ）に示すように、フォトリソグラフィ法により、記
憶回路部１におけるコントロールゲート電極３４Ｂ及び
フローティングゲート電極３６をマスクするレジストパ
ターン９０を形成し、形成したレジストパターン９０を
マスクとして、堆積したシリコン酸化膜に対して１１０
ｎｍ相当分のエッチバックを行なって、記憶回路部１に
シリコン酸化膜からなる保護絶縁膜３７Ａを形成すると
共に、論理回路部２のゲート電極３４Ｃにシリコン酸化
膜からなる側壁絶縁膜３７を形成する。
【００６８】次に、図８（ｂ）に示すように、レジスト
パターン９０を除去した後、フォトリソグラフィ法によ
り、記憶回路部１をマスクする第７のレジストパターン
８７を形成し、記憶回路部１においては第７のレジスト
パターン８７をマスクとし、論理回路部２においてはゲ
ート電極３４Ｃ及び側壁絶縁膜３７をマスクとして、半
導体基板３１に砒素イオンを注入する。
パターン９０を除去した後、フォトリソグラフィ法によ
り、記憶回路部１をマスクする第７のレジストパターン
８７を形成し、記憶回路部１においては第７のレジスト
パターン８７をマスクとし、論理回路部２においてはゲ
ート電極３４Ｃ及び側壁絶縁膜３７をマスクとして、半
導体基板３１に砒素イオンを注入する。
【００６９】次に、図８（ｃ）に示すように、第７のレ
ジストパターン８７を除去した後、半導体基板３１に対
して、温度が約８５０℃で６０分間程度の熱処理を行な
って、注入された不純物イオンを活性化することによ
り、半導体基板３１の記憶回路部１におけるコントロー
ルゲート電極３４Ｂ側にソース領域３８を形成し、フロ
ーティングゲート電極３６側にドレイン領域３９を形成
する。これと同時に、半導体基板３１の論理回路部２に
おけるゲート電極３４Ｃの側方にソースドレイン領域４
０を形成する。
ジストパターン８７を除去した後、半導体基板３１に対
して、温度が約８５０℃で６０分間程度の熱処理を行な
って、注入された不純物イオンを活性化することによ
り、半導体基板３１の記憶回路部１におけるコントロー
ルゲート電極３４Ｂ側にソース領域３８を形成し、フロ
ーティングゲート電極３６側にドレイン領域３９を形成
する。これと同時に、半導体基板３１の論理回路部２に
おけるゲート電極３４Ｃの側方にソースドレイン領域４
０を形成する。
【００７０】その後、公知のサリサイド法により、記憶
回路部１におけるソース領域３８及びドレイン領域３９
並びに論理回路部２におけるソースドレイン領域４０及
びゲート電極３４Ｃの露出部に金属シリサイド膜４２を
形成する。
回路部１におけるソース領域３８及びドレイン領域３９
並びに論理回路部２におけるソースドレイン領域４０及
びゲート電極３４Ｃの露出部に金属シリサイド膜４２を
形成する。
【００７１】なお、レジストパターン９０を記憶回路部
１の全面を覆うように形成すれば、ソース領域３８及び
ドレイン領域３９のシリサイド化をも防止する保護絶縁
膜３７Ａを形成できる。
１の全面を覆うように形成すれば、ソース領域３８及び
ドレイン領域３９のシリサイド化をも防止する保護絶縁
膜３７Ａを形成できる。
【００７２】また、第２変形例のように、論理回路部２
のソースドレイン領域４０の活性化処理を記憶回路部１
のソース領域３８及びドレイン領域３９の活性化処理と
は別に、ＲＴＡ法により行なっても良い。
のソースドレイン領域４０の活性化処理を記憶回路部１
のソース領域３８及びドレイン領域３９の活性化処理と
は別に、ＲＴＡ法により行なっても良い。
【００７３】このように、第３変形例によると、記憶回
路部１のシリサイド化防止用の保護絶縁膜３７Ａと論理
回路部２のゲート電極３４Ｃの側壁絶縁膜３７とを同一
の工程で形成するため、プロセスを簡略化でき、その結
果、半導体記憶装置のコストを低減することができる。
路部１のシリサイド化防止用の保護絶縁膜３７Ａと論理
回路部２のゲート電極３４Ｃの側壁絶縁膜３７とを同一
の工程で形成するため、プロセスを簡略化でき、その結
果、半導体記憶装置のコストを低減することができる。
【００７４】
【発明の効果】本発明に係る半導体記憶装置及びその製
造方法によると、第１の活性領域に含まれる記憶素子を
構成する、基板上に互いに隣接してなるスプリットゲー
ト型のコントロールゲート電極及びフローティングゲー
ト電極をシリサイド化しないため、コントロールゲート
電極とフローティングゲート電極とが短絡することがな
いので、スプリットゲートを有する記憶回路と論理回路
とを混載するプロセスを実現でき、半導体記憶装置の超
微細化、高性能化及び低コスト化を図ることができる。
造方法によると、第１の活性領域に含まれる記憶素子を
構成する、基板上に互いに隣接してなるスプリットゲー
ト型のコントロールゲート電極及びフローティングゲー
ト電極をシリサイド化しないため、コントロールゲート
電極とフローティングゲート電極とが短絡することがな
いので、スプリットゲートを有する記憶回路と論理回路
とを混載するプロセスを実現でき、半導体記憶装置の超
微細化、高性能化及び低コスト化を図ることができる。
【図１】本発明の一実施形態に係るスプリットゲート型
半導体記憶装置を示す概略的な構成断面図である。
半導体記憶装置を示す概略的な構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係るス
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係るス
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係るス
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
プリットゲート型半導体記憶装置の製造方法を示す工程
順の概略的な構成断面図である。
【図５】本発明の一実施形態の第１変形例に係る半導体
記憶装置を示す概略的な構成断面図である。
記憶装置を示す概略的な構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態の第１
変形例に係るスプリットゲート型半導体記憶装置の製造
方法を示す部分的な工程順の構成断面図である。
変形例に係るスプリットゲート型半導体記憶装置の製造
方法を示す部分的な工程順の構成断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態の第２変
形例に係るスプリットゲート型半導体記憶装置の製造方
法を示す部分的な工程順の構成断面図である。
形例に係るスプリットゲート型半導体記憶装置の製造方
法を示す部分的な工程順の構成断面図である。
【図８】（ａ）〜（ｃ）は本発明の一実施形態の第３変
形例に係るスプリットゲート型半導体記憶装置の製造方
法を示す部分的な工程順の構成断面図である。
形例に係るスプリットゲート型半導体記憶装置の製造方
法を示す部分的な工程順の構成断面図である。
【図９】従来のスプリットゲート型半導体記憶装置を示
す概略的な構成断面図である。
す概略的な構成断面図である。
１ 記憶回路部（第１の活性領域） ２ 論理回路部（第２の活性領域） １１ 半導体基板 １１ａ 基板段差部（段差部） １２ 素子分離絶縁膜 １３ コントロールゲート絶縁膜 １４ コントロールゲート電極 １５ フローティングゲート電極 １６ 絶縁膜 １７ ソース領域（第１のソース領域） １８ ドレイン領域（第１のドレイン領域） ２０ ゲート絶縁膜 ２１ ゲート電極 ２２ 側壁絶縁膜 ２３ ソースドレイン領域（第２のソース領域、第２
のドレイン領域） ２４ 金属シリサイド膜 ３１ 半導体基板 ３１ａ 基板段差部（段差部） ３２ 素子分離絶縁膜 ３３Ａ 第１の絶縁膜 ３３Ｂ コントロールゲート絶縁膜 ３３Ｃ ゲート絶縁膜 ３４Ａ 第１の導電膜 ３４Ｂ コントロールゲート電極 ３４Ｃ ゲート電極 ３５ 第２の絶縁膜 ３６ フローティングゲート電極 ３７ 側壁絶縁膜 ３７Ａ 保護絶縁膜 ３８ ソース領域（第１のソース領域） ３９ ドレイン領域（第１のドレイン領域） ４０ ソースドレイン領域（第２のソース領域、第２
のドレイン領域） ４０Ａ ソースドレイン領域（第２のソース領域、第２
のドレイン領域） ４１ 保護絶縁膜 ４１Ａ 保護絶縁膜 ４２ 金属シリサイド膜 ８１ 第１のレジストパターン ８２ 第２のレジストパターン ８３ 第３のレジストパターン ８４ 第４のレジストパターン ８５ 第５のレジストパターン ８６ 第６のレジストパターン ８７ 第７のレジストパターン ８８ 第８のレジストパターン ８８Ａ 第８のレジストパターン ９０ レジストパターン
のドレイン領域） ２４ 金属シリサイド膜 ３１ 半導体基板 ３１ａ 基板段差部（段差部） ３２ 素子分離絶縁膜 ３３Ａ 第１の絶縁膜 ３３Ｂ コントロールゲート絶縁膜 ３３Ｃ ゲート絶縁膜 ３４Ａ 第１の導電膜 ３４Ｂ コントロールゲート電極 ３４Ｃ ゲート電極 ３５ 第２の絶縁膜 ３６ フローティングゲート電極 ３７ 側壁絶縁膜 ３７Ａ 保護絶縁膜 ３８ ソース領域（第１のソース領域） ３９ ドレイン領域（第１のドレイン領域） ４０ ソースドレイン領域（第２のソース領域、第２
のドレイン領域） ４０Ａ ソースドレイン領域（第２のソース領域、第２
のドレイン領域） ４１ 保護絶縁膜 ４１Ａ 保護絶縁膜 ４２ 金属シリサイド膜 ８１ 第１のレジストパターン ８２ 第２のレジストパターン ８３ 第３のレジストパターン ８４ 第４のレジストパターン ８５ 第５のレジストパターン ８６ 第６のレジストパターン ８７ 第７のレジストパターン ８８ 第８のレジストパターン ８８Ａ 第８のレジストパターン ９０ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ 29/788 29/792 (72)発明者 野呂 文彦 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD02 DD04 DD08 DD34 DD37 DD78 DD84 FF14 GG16 HH14 5F001 AA22 AA32 AB03 AC62 AD21 AG07 5F048 AB01 AB03 AC01 BA01 BB05 BB08 BC06 BF06 BF15 BF16 BG01 BG13 DA25 5F083 EP03 EP14 EP26 EP43 EP48 EP53 GA02 GA09 JA35 NA01 PR34 PR36 PR39 ZA12
Claims (8)
- 【請求項１】 半導体基板に設けられた第１の活性領域
上にコントロールゲート絶縁膜を介して形成されたコン
トロールゲート電極と、 前記コントロールゲート電極の側面上に容量絶縁膜を介
し且つ前記第１の活性領域上にトンネル絶縁膜を介して
形成されたフローティングゲート電極と、 前記第１の活性領域における前記コントロールゲート電
極及びフローティングゲート電極の側方に形成された第
１のソース領域及び第１のドレイン領域と、 前記半導体基板における前記第１の活性領域と電気的に
絶縁されてなる第２の活性領域上にゲート絶縁膜を介し
て形成されたゲート電極と、 前記第２の活性領域における前記ゲート電極の側方に形
成された第２のソース領域及び第２のドレイン領域とを
備え、 前記第２のソース領域、第２のドレイン領域及びゲート
電極の上面にのみ金属シリサイド膜を有していることを
特徴とする半導体記憶装置。 - 【請求項２】 半導体基板に設けられた第１の活性領域
上にコントロールゲート絶縁膜を介して形成されたコン
トロールゲート電極と、 前記コントロールゲート電極の側面上に容量絶縁膜を介
し且つ前記第１の活性領域上にトンネル絶縁膜を介して
形成されたフローティングゲート電極と、 前記第１の活性領域における前記コントロールゲート電
極及びフローティングゲート電極の側方に形成された第
１のソース領域及び第１のドレイン領域と、 前記半導体基板における前記第１の活性領域と電気的に
絶縁されてなる第２の活性領域上にゲート絶縁膜を介し
て形成されたゲート電極と、 前記第２の活性領域における前記ゲート電極の側方に形
成された第２のソース領域及び第２のドレイン領域とを
備え、 前記第１のソース領域、第１のドレイン領域、第２のソ
ース領域、第２のドレイン領域及びゲート電極の上面に
のみ金属シリサイド膜を有していることを特徴とする半
導体記憶装置。 - 【請求項３】 前記半導体基板は、前記フローティング
ゲート電極の下側部分に前記フローティングゲート電極
が跨ぐように形成された段差部を有していることを特徴
とする請求項１又は２に記載の半導体記憶装置。 - 【請求項４】 半導体基板の主面を素子分離絶縁膜によ
って第１の活性領域と第２の活性領域とに区画する工程
と、 前記第１の活性領域及び第２の活性領域の上に第１の絶
縁膜及び第１の導電膜を順次形成する工程と、 前記第１の導電膜における前記第１の活性領域に対して
選択的にエッチングを行なって、前記第１の活性領域に
前記第１の絶縁膜からコントロールゲート絶縁膜を形成
すると共に前記第１の導電膜からコントロールゲート電
極を形成する工程と、 前記第１の活性領域の上に前記コントロールゲート電極
を含む全面にわたって第２の絶縁膜及び第２の導電膜を
形成する工程と、 前記第２の絶縁膜及び第２の導電膜に対してエッチバッ
クを行なって、前記コントロールゲート電極の側面上に
前記第２の絶縁膜を介して前記第２の導電膜からなるフ
ローティングゲート電極を形成する工程と、 前記第１の導電膜における前記第２の活性領域に対して
選択的にエッチングを行なって、前記第２の活性領域に
前記第１の絶縁膜からゲート絶縁膜を形成すると共に前
記第１の導電膜からゲート電極を形成する工程と、 前記半導体基板の前記第１の活性領域における前記コン
トロールゲート電極及びフローティングゲート電極の側
方の領域に第１のソース領域及び第１のドレイン領域を
形成する工程と、 前記半導体基板の前記第２の活性領域における前記ゲー
ト電極の側方の領域に第２のソース領域及び第２のドレ
イン領域を形成する工程と、 前記第１の活性領域の上に該第１の活性領域を覆う保護
絶縁膜を形成した後、形成した保護絶縁膜をマスクとし
て、前記第２のソース領域、第２のドレイン領域及びゲ
ート電極の上面をそれぞれサリサイド化する工程とを備
えていることを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 半導体基板の主面を素子分離絶縁膜によ
って第１の活性領域と第２の活性領域とに区画する工程
と、 前記第１の活性領域及び第２の活性領域の上に第１の絶
縁膜及び第１の導電膜を順次形成する工程と、 前記第１の導電膜における前記第１の活性領域に対して
選択的にエッチングを行なって、前記第１の活性領域に
前記第１の絶縁膜からコントロールゲート絶縁膜を形成
すると共に前記第１の導電膜からコントロールゲート電
極を形成する工程と、 前記第１の活性領域の上に前記コントロールゲート電極
を含む全面にわたって第２の絶縁膜及び第２の導電膜を
形成する工程と、 前記第２の絶縁膜及び第２の導電膜に対してエッチバッ
クを行なって、前記コントロールゲート電極の側面上に
前記第２の絶縁膜を介して前記第２の導電膜からなるフ
ローティングゲート電極を形成する工程と、 前記第１の導電膜における前記第２の活性領域に対して
選択的にエッチングを行なって、前記第２の活性領域に
前記第１の絶縁膜からゲート絶縁膜を形成すると共に前
記第１の導電膜からゲート電極を形成する工程と、 前記半導体基板の前記第１の活性領域における前記コン
トロールゲート電極及びフローティングゲート電極の側
方の領域に第１のソース領域及び第１のドレイン領域を
形成する工程と、 前記半導体基板の前記第２の活性領域における前記ゲー
ト電極の側方の領域に第２のソース領域及び第２のドレ
イン領域を形成する工程と、 前記コントロールゲート電極及びフローティングゲート
電極を覆う保護絶縁膜を形成した後、形成した保護絶縁
膜をマスクとして、前記第１のソース領域、第１のドレ
イン領域、第２のソース領域、第２のドレイン領域及び
ゲート電極の上面をそれぞれサリサイド化する工程とを
備えていることを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】 前記コントロールゲート電極を形成する
工程と前記第２の絶縁膜を形成する工程との間に、前記
半導体基板における前記フローティングゲート電極の形
成領域に前記コントロールゲート電極のゲート幅方向に
沿って段差部を形成する工程をさらに備えていることを
特徴とする請求項４又は５に記載の半導体記憶装置の製
造方法。 - 【請求項７】 前記第１のソース領域及び第１のドレイ
ン領域を形成した後に、前記第２のソース領域及び第２
のドレイン領域を形成することを特徴とする請求項４〜
６のいずれか１項に記載の半導体記憶装置の製造方法。 - 【請求項８】 前記保護絶縁膜を形成する工程は、前記
ゲート電極を覆う工程をも含み、 前記保護絶縁膜における前記ゲート電極の側面上に位置
する部分から前記ゲート電極の側壁絶縁膜を形成する工
程をさらに備えていることを特徴とする請求項４〜７の
うちのいずれか１項に記載の半導体記憶装置の製造方
法。
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| JP2000262160A JP3686318B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置の製造方法 |
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| US09/942,948 US6558997B2 (en) | 2000-08-31 | 2001-08-31 | Method for fabricating the control and floating gate electrodes without having their upper surface silicided |
| US10/366,481 US6791139B2 (en) | 2000-08-31 | 2003-02-14 | Semiconductor memory and method for fabricating the same |
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| KR20100076227A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
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|---|---|---|---|---|
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2000
- 2000-08-31 JP JP2000262160A patent/JP3686318B2/ja not_active Expired - Fee Related
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2001
- 2001-08-30 TW TW090121501A patent/TW502451B/zh not_active IP Right Cessation
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- 2003-02-14 US US10/366,481 patent/US6791139B2/en not_active Expired - Fee Related
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