本発明者は上記従来の技術について検討した結果以下の課題を見出した。
第1の課題は、低閾値電圧状態での読み出し時のドレイン電流が小さい点である。この問題は、例えば100MHz程度の高速読み出しが要求されるロジック混載用のフラッシュメモリモジュールでは大きな欠点となる。前記従来の第1のメモリセルにおいては、そのゲート絶縁膜は、B.Eitanらによる” Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell International Conference on Solid State Devices and Materials, Tokyo, 1999、に記載されているように、図58及び図59に示したシリコン酸化膜等の絶縁膜182、および184が5nm、シリコン窒化膜183が10nmに設定されるため、酸化膜換算の電気的実効膜厚は15nm程度となる。この値は、ゲート酸化膜厚が10nm程度で設計されている従来のフローティングゲート型メモリセルに比較しても1.5倍も厚く、同一の実効チャンネル幅/実効チャンネル長のメモリセルで比較すると、読み出しドレイン電流は約1/1.5に低下する。
また、図60乃至図62に示した従来の第2のメモリセルにおいては、セレクトゲート163下部のゲート酸化膜163はメモリセルの書込み・消去特性に従属せずに独立に設計することが可能であり、例えば5nm程度に設計できる。また、コントロールゲート168直下の下部、および上部酸化膜165、167は5nm、シリコン窒化膜166は10nm、実効膜厚を15nmに設計した場合においても、実効チャンネル長はサイドスペーサ長で調節できるため、最小加工寸法で定義されるセレクトゲート長より短く設計できる。その結果、従来の第2のメモリセルの実効チャンネル長は、セレクトゲート163とコントロールゲート168の2つの直列長さとなるが、低閾値電圧状態での読み出し電流は、上記従来の第1のメモリセルより大きく設計することが可能である。この点では、制御すべきゲート電極は増加するが、従来の第2のメモリセルが優れている。
第2の課題は、上記従来の第2のメモリセルの信頼性に関する。この書込み・消去動作は前述したように、ホットエレクトロンのソース・サイド・インジェクション書込みとコントロールゲート側へのトンネル電子放出消去によっている。本発明者らは、この動作方式での書換え試験を行ったところ、書換え回数が1万回を超過すると消去時間が著しく劣化する結果を得た。この原因を解析したところ、図61に示されるように、L字型に配置された電子トラップ膜であるシリコン窒化膜166のコーナー部にトラップされた電子が、コントロールゲート168側へ放出され難いためであることが判明した。書換え動作を繰り返すと、上記シリコン窒化膜166のコーナー部のトラップ電子量が次第に増加するが、コントロールゲート168から見たシリコン窒化膜166の実効膜厚は、平坦部の√2倍(約1.4倍)であるため、消去時の膜内電界強度が低下することが原因と考えられた。
また、低閾値電圧状態での読み出し電流をさらに大きく設計するために、図60に示したゲート酸化膜163を4nm以下に設定すると、書込み動作時にゲート酸化膜163の絶縁破壊不良が発生することも判明した。これは、前述したように書込み動作時には、コントロールゲート168に10Vが印加されてコントロールゲート168直下にはチャンネルが形成されるため、ドレイン169に印加された5Vがセレクトゲート163のコントロールゲート側端部のゲート酸化膜162に伝達される。この時、ゲート酸化膜162に印加される最大電圧は、(ドレイン169電圧=5V)−(セレクトゲート163電圧=1V)=4Vとなる。したがって、従来の第2のメモリセルでは、ゲート酸化膜163の膜厚には下限があり、それによって読み出し電流は制限される欠点があった。ロジック混載用のフラッシュメモリモジュールにおいては、上記ゲート酸化膜163の膜厚は電源電圧系トランジスタのゲート酸化膜厚と同一に設計することが、製造工程の簡略化の観点からも望ましい。例えば、0.13μm技術世代でのロジックトランジスタのゲート酸化膜厚は2.5〜3.0nmであるが、従来の第2のメモリセルでは上記のゲート酸化膜耐圧の点からはゲート酸化膜膜厚の共通化は困難であった。
第3の課題は、上記従来の第4のメモリセルの信頼性に関する。この書込み動作は前述したように、ソース・ドレイン接合からのホットホール注入に依っている。ソース・ドレイン接合近傍でのみ発生するホットホールのシリコン窒化膜193中での横方向の到達距離が50nm程度であることから、本従来の第4のメモリセルの実効チャンネル長は100nm以下に設計する必要がある。そのため、単チャンネル効果が著しく、初期閾値電圧の安定制御が困難であること、NOR型のアレー接続を行う場合のビット線の漏洩電流、いわゆるオフリーク電流が増大し、かつそのバラツキが大きくなること、等の問題点があった。
第4の課題は、従来のメモリセルは図58、図59、図60乃至図62、図63、図64及び図65に示したように、書込み・消去動作を行うゲート電極と読み出し動作を行うゲート電極が同一であるため、例えば図64及び図65に示した従来の第4のメモリセルにおいては、読み出し動作におけるコントロールゲート195への電源電圧印加によって絶縁膜192へ弱い電界が印加されることに起因して、シリコン窒化膜193中にホールがトラップされた低閾値電圧状態から弱いホットエレクトロン注入が発生し、閾値電圧が次第に上昇する、いわゆる読み出しディスターブ寿命が短いという問題があった。その結果、10年間連続読み出しを行った場合に、閾値電圧がコントロールゲート195に印加される電源電圧以上に上昇し、データが反転する不良が発生する。
本発明の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を高速に読み出すことができる技術を提供することにある。
本発明の別の目的は、半導体集積回路装置に形成された不揮発性メモリセルトランジスタのチャンネル部における寄生抵抗値を小さくすることにある。
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに一方の極性の電荷が恒常的にトラップされる事態を防止する事ができる半導体集積回路装置、並びにその製造方法を提供することにある。
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに蓄積された電荷が不所望に漏洩することによるデータリテンション特性の劣化を防止する事にある。
本発明の更に別の目的は、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を読み出すための信号経路から高速性を損なう厚膜の高耐圧MISトランジスタを排除することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記メモリ電極寄りに絶縁膜(2、122)を介して配置された第1ゲート電極(3、123)と、絶縁膜(4、7、124、126)及び電荷蓄積領域(6、125)を介して配置され前記第1ゲート電極と電気的に分離された第2ゲート電極(8、127)とを有する。前記アクセス回路は、前記第1ウェル領域に第1負電圧を与え前記第2ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態を形成すると共に第1極性電荷をウェル領域側から電荷蓄積領域に向ける電界を形成する第1状態を選択可能である。また前記アクセス回路は第2極性電荷をウェル領域から電荷蓄積領域に向ける電界を形成する第2状態を選択可能である。ここで、第1極性電荷はホールに代表される正電荷又はエレクトロンに代表される負電荷を意味し、第2極性電荷は第1極性電荷とは逆極性の電荷を意味する。
上記した手段によれば、前記第1ウェル領域に第1負電圧を与え前記第2ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態(逆バイアス状態)を形成することにより、バンド間トンネリングによりホットホール及びホットエレクトロンが発生可能にされ、第1極性電荷、例えばホットホールをウェル領域側から電荷蓄積領域に向ける電界が形成されることにより、ホットホールのアバランシェを生じ、比較的多くのホットホールが電荷蓄積領域に注入される。
また、前記第1状態において、前記第2ゲート電極寄りのメモリ電極との間に、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を形成することにより、より多くのアバランシェホットーホールが発生可能となり、より多くのアバランシェホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
ここで、前記バンド間トンネリングによってホットホールなどが発生するときのpn接合の逆バイアス電圧と、それよりも多くのアバランシェホットーホールが発生するときのpn接合の逆バイアス電圧との間の逆バイアス電圧を、接合耐圧電圧(接合耐圧)と称する。したがって、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を、前記接合耐圧近傍又は接合耐圧以上の逆方向電圧印加状態と把握してよい。前記接合耐圧を定量的に定義しようとするなら、オフ状態のMIS(Metal Insulate Semiconductor)トランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がpn接合(単に接合とも称する)に流れるときの逆バイアス電圧を接合耐圧と定義することが可能である。本明細書において接合耐圧は接合破壊電圧を意味するものではない。
前記接合耐圧近傍若しくは接合耐圧以上の逆バイアス状態を形成するとき、ウェル領域を負電圧とするからメモリ電極に印加すべき電圧は、ウェル領域電圧を回路の接地電圧にする場合よりも低くすることが可能になる。したがって、当該メモリ電極にセンスアンプ等の読み出し系回路が接続されている場合であっても、それら読み出し系回路を高耐圧MISトランジスタで構成することを要しない。
また、第2ゲート電極は第1ゲート電極から電気的に分離されているから(所謂スプリットゲート構造)、前記第1状態又は第2状態を形成するのに第2ゲート電極に高電圧を印加しても、第1ゲート電極の絶縁耐圧はそれに影響を受けない。よって、第1ゲート電極の絶縁膜を高耐圧の厚膜で形成することを要しない。例えば、第1ゲート電極の絶縁膜をロジック用MISトランジスタと同様に比較的薄くすることが可能である。よって、メモリセルトランジスタにおける第1ゲート電極部分のMISトランジスタ部におけるGmを比較的大きくすることができ、記憶情報の読み出し動作では第1ゲート電極の印加電圧を特別に高くしなくても第1ゲート電極直下のチャネル部を通る信号電流量を大きくすることができる。
第1ゲート電極の絶縁膜をロジック用MISトランジスタと同様に比較的薄くしたとき、ホットホール注入時にウェル領域に負電圧が印加されたとき、ロジック用MISトランジスタと同様に比較的薄く形成された前記第1ゲート電極の絶縁膜が破壊されるのを防止するには、その耐圧範囲内で、第1ゲート電極に回路の接地電圧よりも低い負電圧を印加するのが望ましい。
前記メモリセルトランジスタを2値情報を記憶するメモリセルとして構成する場合には、n前記第1ゲート電極を一方のメモリ電極寄りに1個設け、前記第2ゲート電極及び電荷蓄積領域を他方のメモリ電極寄りに1個設けてメモリセルトランジスタを構成する。前記メモリセルトランジスタは、前記電荷蓄積領域に注入された第1極性電荷と第2極性電荷の電荷量の差に応じて2値情報を記憶可能である。例えば電荷蓄積領域にエレクトロンを注入して高い閾値電圧状態(例えば消去状態)を形成し、エレクトロンが注入されている電荷蓄積領域にホットエレクトロンを注入してそのエレクトロンを中和することにより低い閾値電圧状態(例えば書込み状態)を形成する。
前記メモリセルトランジスタを4値情報を記憶するメモリセルとして構成する場合には、前記第2ゲート電極及び電荷蓄積領域を夫々のメモリ電極寄りに設け、前記第1ゲート電極を一対の第2ゲート電極の間の領域に1個設ける。前記メモリセルトランジスタは、前記一対の夫々の電荷蓄積領域に注入された第1極性電荷と第2極性電荷の電荷量の差に応じて4値情報を記憶可能である。4値情報を記憶するメモリセルトランジスタに対する読み出し動作は、例えばnチャネル型のメモリセルトランジスタにおいて、ドレイン電極からソース電極へ流れる電流の有無によって記憶情報の論理値判定を行なう場合、ドレイン側に多く広がる空乏層を考慮すると、ソース電極側に位置する電荷蓄積領域部分のMISトランジスタ部がその閾値電圧状態に応じたコンダクタンスを持つことになる。ドレイン側に位置する電荷蓄積領域部分のMISトランジスタ部はその閾値電圧に拘わらず実質的にスイッチとしての機能を発揮しなくなる。よって、一方のメモリ電極をドレインとするときチャネル領域に流れる電流の有無と、他方のメモリ電極をドレインとするときチャネル領域に流れる電流の有無と、に基づいて記憶情報の4値判定が可能になる。
〔2〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極寄りに絶縁膜を介して配置された第1ゲート電極と、前記他方のメモリ電極寄りに絶縁膜及び電荷蓄積領域を介して配置され第1ゲート電極と電気的に分離された第2ゲート電極とを有する。前記アクセス回路は、前記第1ウェル領域に第1負電圧を与えて前記第2ゲート電極寄りのメモリ電極と前記第1ウェル領域との間に逆方向電圧を印加すると共に、第1極性電荷をウェル領域側から電荷蓄積領域に向ける電界を形成する電圧を前記第2ゲート電極に印加する第1状態を選択可能である。また前記アクセス回路は第2極性電荷を電荷蓄積領域に向ける電界を形成する電圧を前記第2ゲート電極と第1ウェル領域に印加する第2状態を選択可能である。
また、前記第1状態において、前記第2ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆方向電圧印加状態(逆バイアス状態)を形成してもよい。
上記した手段によれば、前記第1ウェル領域に第1負電圧を与え前記第2ゲート電極寄りのメモリ電極との間で逆方向電圧印加状態(逆バイアス状態)を形成することにより、バンド間トンネリングによりホットホール及びホットエレクトロンが発生可能にされ、第1極性電荷、例えばホットホールをウェル領域側から電荷蓄積領域に向ける電界が形成されることにより、ホットホールのアバランシェを生じ、比較的多くのホットホールが電荷蓄積領域に注入される。
また、前記第1状態で、前記第2ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆方向電圧印加状態(逆バイアス状態)が形成されることにより、より多くのバランシェホットホールが発生可能となり、より多くのバランシェホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
前記接合耐圧以上の逆バイアス状態を形成するとき、ウェル領域を負電圧とするからメモリ電極に印加すべき電圧は、ウェル領域電圧を回路の接地電圧にする場合よりも低くすることが可能になる。例えば、前記アクセス回路は相対的に薄いゲート絶縁膜を有する第1MISトランジスタ及び相対的に厚いゲート絶縁膜を有する第2MISトランジスタから成るとき、前記アクセス回路は、前記第1状態を形成するために前記第2ゲート電極寄りのメモリ電極に印加する電圧を、前記第1MISトランジスタによって構成される回路の第1動作電源電圧(Vdd)とすることが可能になる。したがって、当該メモリ電極にセンスアンプ等の読み出し系回路が接続されている場合であっても、それら読み出し系回路を高耐圧MISトランジスタで構成することを要しない。
また、第2極性電荷、例えばエレクトロンを注入するための電界はウェル領域と第2ゲート電極との間で形成さるから、電荷蓄積領域の対向底面各部で電界強度に偏りが無く若しくは偏りが極めて少なく、電荷蓄積領域に第2極性電荷を均一に注入することが容易であり、部分的な消し残し又は書き残しの発生を防止することができる。前記部分的な消し残し又は書き残しの虞は、電荷蓄積領域に非導電性トラップ膜などを採用したとき顕在化する。
また、第2ゲート電極は第1ゲート電極から電気的に分離されているから(所謂スプリットゲート構造)、前記第1状態又は第2状態を形成するのに第2ゲート電極に高電圧を印加しても、第1ゲート電極の絶縁耐圧はそれに影響を受けない。よって、第1ゲート電極の絶縁膜を高耐圧の厚膜で形成することを要しない。例えば、第1ゲート電極の絶縁膜をロジック用MISトランジスタと同様に比較的薄くすることが可能である。よって、メモリセルトランジスタにおける第1ゲート電極部分のMISトランジスタ部におけるGmを比較的大きくすることができ、記憶情報の読み出し動作では第1ゲート電極の印加電圧を特別に高くしなくても第1ゲート電極直下のチャネル部を通る信号電流量を大きくすることができる。
第1ゲート電極の絶縁膜をロジック用MISトランジスタと同様に比較的薄くしたとき、ホットホール注入時にウェル領域に負電圧が印加されたとき、ロジック用MISトランジスタと同様に比較的薄く形成された前記第1ゲート電極の絶縁膜が破壊されるのを防止するには、第1ゲート電極に回路の接地電圧よりも低い負電圧、例えば、前記第1負電圧よりも絶対値の小さな第2負電圧を印加するとよい。例えば前記第2負電圧は絶対値が前記第1動作電源電圧に等しい電圧(−Vcc)とするのが最適である。これに応じて、前記第1負電圧を、例えば絶対値が前記第1動作電源電圧の数倍の電圧(−nVcc)とするのがよい。
前記第2状態で形成される電界を、第2極性電荷をウェル領域から電荷蓄積領域に向ける電界とすれば、ウェル領域より相互に反対極性の電荷を注入して、所謂書き込み消去を行なうことができる。例えば、前記第2状態において、第2ゲート電極には正電圧を印加し、第1ウェル領域には回路の接地電圧を印加する。これにより、第2ゲート電極と電荷蓄積領域との間の絶縁膜に対して不所望な電荷漏洩防止と記憶情報書き換え時の良好な電荷引き抜き性能とのトレードオフの考慮が不要になる。したがって、電荷蓄積領域を例えばONO構造によって構成する場合、上側(第2ゲート電極寄り)の酸化膜(絶縁膜)を下側(ウェル領域側)より厚く形成して何ら問題ない。第2ゲート電極を介する不所望な電荷漏洩を低減することが容易になる。
前記第2状態において前記第2ゲート電極寄りのメモリ電極には前記回路の接地電圧を供給するのがよい。
記憶情報の読み出し動作に着目すると、前記アクセス回路は、更に、前記第2ゲート電極を回路の接地電圧とし、前記第1ゲート電極を前記第1電源電圧として、チャネル領域に電流を流し得る第3状態を選択可能であればよい。
前記電荷蓄積領域には、非導電性電荷トラップ膜、導電性微粒子を有する絶縁膜、又は絶縁膜に覆われた導電性浮遊ゲート電極等を採用することができる。
前記アクセス回路が相対的に薄いゲート絶縁膜を有する第1MISトランジスタ及び相対的に厚いゲート絶縁膜を有する第2MISトランジスタから成るとき、前記第1ゲート電極の絶縁膜は第2ゲート電極の絶縁膜よりも薄くすればよい。例えば第1ゲート電極の絶縁膜を第1MISトランジスタのゲート絶縁膜厚に等しくしてよい。
半導体数積回路装置は、前記アクセス回路に接続され前記第1MISトランジスタから成るロジック回路を更に有してよい。前記ロジック回路は例えばCPUやRAMを備えてよい。
〔3〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極(10、11)と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極領域寄りに絶縁膜(2)を介して配置された第1ゲート電極(3)と、前記他方のメモリ電極領域寄りに絶縁膜(5、7)及び電荷蓄積領域(6)を介して配置され第1ゲート電極と電気的に分離された第2ゲート電極(8)とを有する。前記アクセス回路は、前記第2ゲート電極寄りのメモリ電極との間で逆バイアス状態を形成する負電圧を前記第1ウェル領域に与えて第1極性電荷を前記電荷蓄積領域に注入する第1動作を選択可能である。また前記アクセス回路は前記第2ゲート電極に正電圧を与えて第2極性電荷を前記電荷蓄積領域に注入する第2動作を選択可能である。
前記第1動作において、前記負電圧により前記第2ゲート電極寄りのメモリ電極と前記第1ウェル領域との間に接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成してもよい。
前記アクセス回路が、相対的に薄いゲート絶縁膜を有する第1MISトランジスタ及び相対的に厚いゲート絶縁膜を有する第2MISトランジスタから成るとき、前記アクセス回路は、前記第1動作において前記第2ゲート電極寄りのメモリ電極に印加する電圧を、前記第1MISトランジスタによって構成される回路の第1動作電源電圧としてよい。
前記アクセス回路は、前記第1動作において前記第1ゲート電極に前記第1負電圧よりも絶対値の小さな第2負電圧を印加するのがよい。前記第2負電圧は絶対値が前記第1動作電源電圧に等しい電圧であってよい。前記第1負電圧は、絶対値が前記第1動作電源電圧の数倍の電圧であってよい。
前記アクセス回路は、前記第1動作において第2ゲート電極に前記第1負電圧よりも絶対値的に大きな第2負電圧を印加することにより、電荷蓄積領域にホットエレクトロンを注入する事ができる。
前記アクセス回路は、前記第2動作においてウェル領域に回路の接地電圧を印加すると共に、前記第2ゲート電極寄りのメモリ電極に前記回路の接地電圧を印加することにより、電荷蓄積領域にウェル領域からエレクトロンを注入することができる。
記憶情報の読み出し動作に着目すると、前記アクセス回路は、更に、前記第2ゲート電極を回路の接地電圧とし、前記第1ゲート電極を前記第1電源電圧として、チャネル領域に電流を流し得る第3動作を選択可能であればよい。
また、前記アクセス回路は、前記第1動作で、前記第2ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態が形成されることにより、より多くのホットホールが発生可能となり、より多くのホットホールが電荷蓄積領域に注入され、ホール注入の時間を短縮でき、情報の書込又は消去時間を短縮できる。
〔4〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタ、ゲート絶縁膜が相対的に薄い第1MISトランジスタ及びゲート絶縁膜が相対的に厚い第2MISトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極(10、11)と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記一方のメモリ電極領域寄りに絶縁膜(2)を介して配置された第1ゲート電極(3)と、前記他方のメモリ電極領域寄りに絶縁膜(5、7)及び電荷蓄積領域(6)を介して配置され第1ゲート電極と電気的に分離された第2ゲート電極(8)とを有し、前記電荷蓄積領域に注入された第1極性電荷と第2極性電荷の電荷量の差に応じて異なる情報を記憶することが可能である。前記第1ゲート電極下の絶縁膜は前記第1MISトランジスタのゲート絶縁膜と同じ膜厚を有する。前記ウェル領域は、第1極性電荷が前記電荷蓄積領域に注入されるとき、前記第2ゲート電極寄りのメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成する負電圧が与えられる。前記第2ゲート電極は、第2極性電荷が前記電荷蓄積領域に注入されるとき正電圧が与えられる。
〔5〕《多値メモリセル》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極(128)と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記それぞれのメモリ電極寄りに絶縁膜(124、126)及び電荷蓄積領域(125)を介して別々に配置されたメモリゲート電極(127)と、前記双方のメモリゲート電極の間に絶縁膜(122)を介して配置され前記メモリゲート電極と電気的に分離されたコントロールゲート電極(123)とを有する。前記アクセス回路は、前記第1ウェル領域に負電圧を与え一方のメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成すると共に第1極性電荷をウェル領域側から当該一方のメモリ電極側の電荷蓄積領域に向ける電界を形成する第1状態と、第2極性電荷をウェル領域から双方のメモリゲート電極の電荷蓄積領域に向ける電界を形成する第2状態と、チャネル領域を介して相互に一方のメモリ電極から他方のメモリ電極に電流を流し得る第3状態と、を選択可能である。
《多値メモリセル別観点》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板にメモリセルトランジスタとそのアクセス回路とを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極(128)と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記それぞれのメモリ電極寄りに絶縁膜(124、126)及び電荷蓄積領域(125)を介して別々に配置されたメモリゲート電極(127)と、前記双方のメモリゲート電極の間に絶縁膜(122)を介して配置され前記メモリゲート電極と電気的に分離されたコントロールゲート電極(123)とを有する。前記アクセス回路は、前記第1ウェル領域に負電圧を与え一方のメモリ電極との間で例えば接合耐圧近傍または接合耐圧以上の逆バイアス状態を形成して第1極性電荷を前記一方の電荷蓄積領域に注入する第1動作と、双方のメモリゲート電極に正電圧を与えて第2極性電荷をウェル領域から双方の電荷蓄積領域に注入する第2動作と、前記チャネル領域を介して相互に一方のメモリ電極から他方のメモリ電極に電流を流し得る第3動作と、を選択可能である。
〔6〕《スプリットゲート・反対極性電荷注入・負基板電位》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板に、メモリセルトランジスタ、ゲート絶縁膜が相対に薄い第1MISトランジスタ、及びゲート絶縁膜が相対に厚い第2MISトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウエル領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上には、前記ソース領域及びドレイン領域の一方側に配置された第1ゲート電極(CG)と、前記ソース領域及びドレイン領域の他方側に配置された第2ゲート電極と、前記チャンネル領域と前記第1ゲート電極との間に形成された第1ゲート絶縁膜(46、129)と、前記チャンネル領域と前記第2ゲート電極との間に形成された電荷蓄積領域(6、125)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記メモリセルトランジスタの書込又は消去動作において、前記第1ウェル領域には、絶対値が前記第1MISトランジスタによって構成される回路の電源電圧(Vcc)の数倍よりも小さな値の負電圧乃至回路の接地電圧が印加され、前記電荷蓄積領域にキャリアを注入する。
《CGに負電圧(−Vcc)印加》前記メモリセルトランジスタの書込又は消去動作において、例えば、前記第2ゲート電極に負の第1電圧を、前記第1ゲート電極に前記負の第1電圧よりも絶対値が小さい負の第2電圧を印加して、前記電荷蓄積領域にホールを注入することが可能である。
〔7〕《MGに負電圧>CGに負電圧、ホール注入》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルトランジスタを有する。前記メモリセルトランジスタは、前記半導体基板の第1ウエル領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上には、第1ゲート電極(CG)と、第2ゲート電極(MG)と、前記チャンネル領域と前記第1ゲート電極との間に形成された第1ゲート絶縁膜(46、129)と、前記チャンネル領域と前記第2ゲート電極との間に形成された電荷蓄積領域(6、125)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記メモリセルの書込又は消去動作において、前記第2ゲート電極に負の第1電圧を、前記第1ゲート電極に前記負の第1電圧よりも絶対値が小さい負の第2電圧を印加して、前記電荷蓄積領域にホールを注入する。
上記においてCGに印加する第2電圧を−Vccのような低電圧にすれば、第1ゲート電極の制御系を低耐圧MIS回路で形成可能である。例えば、前記第1ゲート電極はゲート制御線を介して、前記ゲート制御線を駆動する第1ドライバ回路に電気的に接続される。前記第1ドライバ回路は低耐圧トランジスタ(電源電圧系MISトランジスタ)で構成される。前記第1ゲート絶縁膜は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
前記電荷蓄積領域は非導電性の電荷トラップ膜で構成される。前記電荷蓄積領域は、前記チャンネル領域上に第1絶縁膜を介して形成される。前記第1ゲート電極はコントロールゲート電極を構成する。前記第2ゲート電極はメモリゲート電極を構成する。
〔8〕《ソース又はドレインにVcc、ウェルに負電圧、ホール注入》本発明の具体的な更に別の態様に係る半導体集積回路装置は、半導体基板に、メモリセルトランジスタ、ゲート絶縁膜が相対に薄い第1MISトランジスタ、及びゲート絶縁膜が相対に厚い第2MISトランジスタを有する。前記メモリセルトランジスタは、半導体基板の第1ウエル領域にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域と、ゲート電極と、前記チャンネル領域と前記ゲート電極との間に形成された電荷蓄積領域(6、125)とを有する。前記メモリセルトランジスタの書込又は消去動作において、前記ゲート電極に負の第1電圧が印加され、第1ウエル領域には、絶対値が前記第1電圧以下の負の第2電圧が印加され、前記ソース又はドレイン領域に絶対値が前記第1MISトランジスタで構成される回路の電源電圧(Vcc)以下の第3電圧(Vcc)が印加され、前記電荷蓄積領域にホールを注入する。
《印加電圧≧接合耐圧でホール発生》前記メモリセルの書込又は消去動作において、前記第3電圧(Vcc)と前記第2電圧(−2Vcc)とによる電位差は、前記ソース又はドレイン領域の接合電耐圧に近く、バンド間トンネリングによりホールを発生可能である。
ドレインに印加する第3電圧をVccのような低電圧とすれば、ドレインに接続するビット線系の回路を低耐圧MIS回路で形成可能である。例えば、前記ソース領域又はドレイン領域はビット制御線を介して、前記ビット制御線を駆動する第1ドライバ回路に電気的に接続される。前記第1ドライバ回路は低耐圧トランジスタ(電源電圧系MISトランジスタ)で構成される。前記電荷蓄積領域は、前記チャンネル領域上に第1絶縁膜を介して非導電性の電荷トラップ膜で構成される。
〔9〕《周辺MOSトランジスタのゲートがCGとMGの重ね構造、図24、図55》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルトランジスタと周辺回路トランジスタとを有する。前記メモリセルトランジスタは、半導体基板のメモリセル形成領域に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域と、前記チャネル領域上に配置された第1ゲート電極及び第2ゲート電極と、前記チャンネル領域と前記第1ゲート電極との間に形成された第1ゲート絶縁膜(46、129)と、前記チャンネル領域と前記第2ゲート電極との間に形成された電荷蓄積領域(6、125)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記周辺回路トランジスタ(電源電圧系MISトランジスタ、高圧系MISトランジスタ)は、前記半導体基板の周辺回路トランジスタ形成領域上にゲート電極を有する。前記周辺回路トランジスタのゲート電極は、前記第1ゲート電極と同層の第1導電膜と、前記第2ゲート電極と同層の第2導電膜とを積層した積層膜で構成される。
前記電荷蓄積領域は例えば非導電性の電荷トラップ膜で構成される。前記第1ゲート電極は前記コントロールゲート電極を構成される。前記第2ゲート電極はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(8、62、98、127)に形成される。前記第2導電膜は前記第1導電膜上に形成される。
前記周辺回路トランジスタは、電源電圧(Vcc)で動作する低耐圧トランジスタ(電源電圧系MISトランジスタ)と、前記電源電圧より高い電圧で動作する高耐圧トランジスタ(高圧系MISトランジスタ)とを含む。
前記第1ゲート絶縁膜(46、129)は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
〔10〕《項番〔9〕の製造プロセス》本発明に係る半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域及び周辺回路トランジスタ形成領域の上部に第1導電膜を形成する工程と、前記メモリセル形成領域上の前記第1導電膜をパターニングして、メモリセルの第1ゲート電極として作用する第1導電パターンを形成するとともに、前記周辺回路トランジスタ形成領域上に前記第1導電膜を残す工程と、前記メモリセル形成領域上と、周辺回路トランジスタ形成領域の前記第1導電膜上に第2導電膜を形成する工程と、前記第2導電膜をエッチングして少なくとも前記第1導電パターンの側壁に前記メモリセルの第2ゲート電極を形成し、前記周辺回路トランジスタ形成領域の上部に第2導電膜及び第1導電膜からなる周辺回路トランジスタのゲート電極を形成する工程と、を含む。
前記メモリセルは、半導体基板のメモリセル形成領域に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域と、前記チャネル領域上に配置されたコントロールゲート電極及びメモリゲート電極と、前記チャンネル領域と前記コントロールゲート電極との間に形成された第1ゲート絶縁膜(46、129)と、前記チャンネル領域と前記メモリゲート電極との間に形成された電荷蓄積領域(6、125)とを有する。前記第1ゲート電極は前記コントロールゲート電極を構成する。前記第2ゲート電極は前記メモリゲート電極を構成する。
前記周辺回路トランジスタは、電源電圧で動作する低耐圧トランジスタ(電源電圧系MISトランジスタ)と、前記電源電圧より高電圧で動作する高耐圧トランジスタ(高圧系MISトランジスタ)とを含む。前記第1ゲート絶縁膜は、前記低耐圧トランジスタのゲート絶縁膜形成工程で形成される。
前記第2ゲート電極は、前記第1ゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(8、62、98、127)に形成されている。
前記第2ゲート電極を形成工程において、前記第2ゲート電極の電極取り出し部(200)を形成する。
前記第2ゲート電極形成後、前記第1導電パターンをパターニングして前記第1ゲート電極を形成する工程を更に含む。
〔11〕《スペーサ12、13によるシリサイド層14の分離》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域とを有し、前記チャンネル領域上に第1ゲート電極(CG)と、第2ゲート電極(MG)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第1チャンネル領域と第2チャンネル領域から成る。前記第1チャンネル領域と前記第1ゲート電極との間には第1ゲート絶縁膜を有する。前記第2チャンネル領域と前記第2ゲート電極との間には第2ゲート絶縁膜を有する。前記第2ゲート電極は前記第1ゲート電極よりも高く形成される。前記第2ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ(13)により、前記第2ゲート電極のシリサイド層(14)と前記第1ゲート電極のシリサイド層(14)が電気的に分離される。双方のシリサイド層の不所望な短絡防止が容易且つ確実になる。
〔12〕《高さCG<MG、MG抵抗小》本発明の具体的な更に別の態様に係る半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記チャンネル領域上に第1ゲート電極(CG)と、第2ゲート電極(MG)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第1チャンネル領域と第2チャンネル領域から成る。前記第1チャンネル領域と前記第1ゲート電極との間には第1ゲート絶縁膜を有する。前記第2チャンネル領域と前記第2ゲート電極との間には第2ゲート絶縁膜を有する。前記第2ゲート電極は、前記第1ゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(8、62、98、127)に形成される。前記第2ゲート電極の膜厚は前記第1ゲート電極の膜厚よりも厚く、前記第2ゲート電極の基板表面上の高さは前記第1ゲート電極の基板表面上の高さよりも高く構成される。第1及び第2ゲート電極をサリサイド化したりするとき、双方のシリサイド層の不所望な短絡防止が容易且つ確実になる。
第2ゲート電極に抵抗値を低減するには、前記第2ゲート電極にシリサイド層(14)を形成するとよい。更に具体的には、前記第2ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ(12、13)が形成される。一方の側のサイドウォールスペーサ(13)により前記第2ゲート電極のシリサイド層(14)と前記第1ゲート電極のシリサイド層(14)が電気的に分離される。他方の側のサイドウォールスペーサ(12)により前記第2ゲート電極のシリサイド層(14)と前記ソース領域又は前記ドレイン領域のシリサイド層(14)が電気的に分離される。前記第1ゲート電極の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ(12)により、前記第1ゲート電極のシリサイド層(14)と前記ソース領域又は前記ドレイン領域のシリサイド層(14)が電気的に分離される。
前記第2ゲート絶縁膜は、例えば電荷蓄積領域(6、125)である非導電性の電荷トラップ膜を含む。前記第1ゲート電極(CG)は前記メモリセルのコントロールゲート電極を構成する。前記第2ゲート電極(MG)は前記メモリセルのメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(8、62、98、127)に形成される。
〔13〕《項番〔11〕の製造プロセス》半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域の上部に第1導電膜(51)、前記第1導電膜上に絶縁膜(50)を形成する工程と(図19)、前記絶縁膜及び第1導電膜をエッチングして、メモリセルの第1ゲート電極(CG)として作用する第1導電パターンを形成する工程と(図20)、前記第1導電パターンの側壁に前記メモリセルの第2ゲート電極(62)を形成する工程と、前記第1導電パターン上の前記絶縁膜(50)を除去する工程と(図24)、前記第2ゲート電極(62)の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサ(69)を形成する工程と(図26)、前記サイドウォールスペーサ(69)に対して自己整合的に、前記第1導電パターン及び前記第2ゲート電極(62)にシリサイド層(77)を形成する工程と(図27)、を含む。
更に具体的には、前記サイドウォールスペーサ(69)形成工程(図26)で、前記第2ゲート電極の両側の側壁及び前記第1ゲート電極の側壁に前記サイドウォールスペーサ(69)が形成される。前記両側のうち一方の側のサイドウォールスペーサ(69)により前記第2ゲート電極のシリサイド層(77)と前記第1ゲート電極のシリサイド層(77)が電気的に分離される。前記両側のうち他方の側のサイドウォールスペーサ(69)により前記第2ゲート電極のシリサイド層(77)と前記ソース領域又は前記ドレイン領域のシリサイド層(77)が電気的に分離される。前記第1ゲート電極の側壁に形成されたサイドウォールスペーサ(69)により、前記第1ゲート電極のシリサイド層(77)と前記ソース領域又は前記ドレイン領域のシリサイド層(77)が電気的に分離される。
更に具体的には、周辺回路トランジスタのゲート電極は、前記第1導電膜と同層の導電膜と、前記メモリゲート電極と同層の第2導電膜とを積層した積層膜で形成される。
前記シリサイド層形成工程を周辺MISトランジスタのシリサイド層形成工程と兼ねることが可能である。即ち、前記サイドウォールスペーサ(69)形成工程で周辺回路トランジスタのゲート電極の側壁にサイドウォールスペーサが形成される。前記シリサイド層(77)形成工程で、前記周辺回路トランジスタのゲート電極上にシリサイド層が形成される。
更に具体的には、前記メモリセルは、半導体基板のメモリセル形成領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域と、前記ソース及びドレイン領域の一方寄りに配置されたコントロールゲート電極と、前記ソース及びドレイン領域の他方寄りに配置されたメモリゲート電極と、前記チャンネル領域と前記コントロー理ゲート電極との間に形成された第1ゲート絶縁膜(46、129)と、前記チャンネル領域と前記メモリゲート電極との間に形成された電荷蓄積領域(6、125)とを有する。前記第1ゲート電極は前記コントロールゲート電極を構成する。前記第2ゲート電極は前記メモリゲート電極を構成する。
〔14〕《メモリゲート電極がスペーサ(100)に自己整合のメモリセル構造(図35〜図39)》半導体集積回路装置は、メモリセルを有し、前記メモリセルは、半導体領域内にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャンネル領域とを有し、前記ソース領域と前記ドレイン領域に挟まれたチャンネル領域上に、第1ゲート電極(101)と、第2ゲート電極(98)と、前記第1ゲート電極と第2ゲート電極とを電気的に分離する絶縁膜とを有する。前記チャンネル領域は第1チャンネル領域と第2チャンネル領域から成る。前記第1チャンネル領域と前記第1ゲート電極との間には第1ゲート絶縁膜(92)を有する。前記第2チャンネル領域と前記第2ゲート電極との間には第2ゲート絶縁膜(95、96、97)を有する。前記第2ゲート電極(98)は前記第1ゲート電極(101)よりも高く形成される。前記第1ゲート電極(101)は、前記第2ゲート電極(98)の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ(100)に自己整合的に形成されている。
更に具体的には、前記第2ゲート電極の両側の側壁に自己整合的に形成された絶縁膜からなるサイドウォールスペーサ(100)が形成され(図36)、前記第2ゲート絶縁膜(95、96、97)は、一方の側のサイドウォールスペーサ(100)に自己整合的に形成され(図38)、前記第1ゲート電極(101)は、他方の側のサイドウォールスペーサ(100)に自己整合的に形成されている。
更に具体的には、前記第2ゲート絶縁膜は電荷蓄積領域(96)である非導電性の電荷トラップ膜を含み、前記第1ゲート電極(101)はコントロールゲート電極を構成し、前記第2ゲート電極(98)はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(98)に形成される。
〔15〕《項番〔14〕の製造方法》半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域の上部に第1導電膜(93)、前記第1導電膜上に絶縁膜(94)を形成する工程と(図19、図35)、前記絶縁膜及び第1導電膜をエッチングして、メモリセルの第1ゲート電極として作用する第1導電パターンを形成する工程と(図20、図35)、前記第1導電パターンの側壁に前記メモリセルの第2ゲート電極(98)を形成する工程と(図35)、前記第1導電パターン上の前記絶縁膜を除去する工程と(図36)、前記第2ゲート電極(98)の側壁に自己整合的に絶縁膜からなるサイドウォールスペーサ(100)を形成する工程と(図36)、前記サイドウォールスペーサ(100)に対して自己整合的に第1導電パターンをエッチングして第1ゲート電極(100)を形成する工程と(図38)、を含む。
更に具体的には、前記第2ゲート電極(98)と前記半導体基板との間に、第2ゲート絶縁膜(96)が形成され、前記サイドウォールスペーサ(100)は、前記第2ゲート電極の両側の側壁に自己整合的に形成され(図36)、前記第2ゲート絶縁膜は、一方の側のサイドウォールスペーサに自己整合的に形成され(図38)、前記第1ゲート電極(101)は、他方の側のサイドウォールスペーサ(100)に自己整合的に形成される。
更に具体的には、周辺回路トランジスタのゲート電極は、前記第1導電膜と同層の導電膜と、前記メモリゲート電極と同層の第2導電膜とを積層した積層膜で形成される。
更に具体的には、前記第2ゲート絶縁膜は電荷蓄積領域(96)である非導電性の電荷トラップ膜を含み、前記第1ゲート電極(101)は前記コントロールゲート電極を構成し、前記第2ゲート電極(98)はメモリゲート電極を構成し、前記コントロールゲート電極の側壁に絶縁膜を介してサイドウォールスペーサ状(98)に形成される。
〔16〕《閾値コントロール》本発明の更に別の観点による半導体集積回路装置は、今までの説明と同様の基本的構造、即ち、半導体基板にメモリセルトランジスタとそのアクセス回路とを有し、前記メモリセルトランジスタは、前記半導体基板の第1ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、前記一対のメモリ電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記メモリ電極寄りに第1ゲート絶縁膜を介して配置された第1ゲート電極と、第2ゲート絶縁膜及び電荷蓄積領域を介して配置され前記第1ゲート電極と電気的に分離された第2ゲート電極とを有する。そして、前記第1ゲート電極の導電型と前記第2ゲート電極の導電型を相違させて、読み出し動作上好ましいように、第1ゲート電極から見た初期閾値電圧と第2ゲート電極から見た初期閾値電圧とが決定されるようになっている。例えば、読み出し動作時に第2ゲート電極から見た初期閾値電圧を低くして読み出し時に第2ゲート電極に印加する電圧を回路の接地電圧のような低い電圧とし、所謂ワード線ディスターブによってデータリテンション性能が低下しないようにすることが可能になる。
更に具体的な態様として、前記第1ゲート絶縁膜の膜厚を前記第2ゲート絶縁膜の膜厚よりも薄く構成し、また、前記第1ゲート電極をp型、前記第2ゲート電極をn型としてよい。このときチャンネル領域はn型になる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を高速に読み出すことができる。
半導体集積回路装置に形成された不揮発性メモリセルトランジスタのチャンネル部における寄生抵抗値を小さくすることができる。
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに一方の極性の電荷が恒常的にトラップされる事態を防止する事ができる。
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタに蓄積された電荷が不所望に漏洩することによるデータリテンション特性の劣化を抑えることが可能になる。
半導体集積回路装置に形成された不揮発性のメモリセルトランジスタから記憶情報を読み出すための信号経路から高速性を損なう厚膜の高耐圧MOSトランジスタを排除することができる。
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の説明では、絶縁ゲート型の電界効果トランジスタを総称するMISトランジスタ(又はMISFET)の一例として、MOS(Metal Oxide Semiconductor)トランジスタ(単にMOSとも記す)を用いるものとする。
《メモリセルトランジスタ》
図1には本発明に係る半導体集積回路装置に適用される不揮発性のメモリセルトランジスタ(単にメモリセルとも称する)が縦断面にて例示される。そのメモリセルトランジスタに対する構造的な第1の観点は、エレクトロン、ホットホール注入による書き込み及び消去とスプリットゲート構造である。即ち、同図に示されるメモリセルトランジスタは、半導体基板(またはウエル領域)1の表面領域に例えばシリコン酸化膜からなるゲート絶縁膜2を介してコントロールゲート(コントロールゲート電極若しくは第1ゲート電極)3が形成された読み出しトランジスタ部(選択トランジスタ部)と、コントロールゲート3の少なくともドレイン側の半導体基板1の表面領域に例えばゲート絶縁膜である下部シリコン酸化膜5、電荷蓄積領域6、絶縁膜である上部シリコン酸化膜7が積層され、その上部にメモリゲート(メモリゲート電極もしくは第2ゲート電極)8が形成されたメモリトランジスタ部と、から構成される。電荷蓄積領域6は情報の保持領域であり、例えば電荷の保持を非連続で離散的に行える。保持領域は例えば非導電性の電荷トラップ膜で構成され、非導電性の電荷トラップ膜としては例えばシリコン窒化膜があげられる。シリコン窒化膜は電荷のトラップが非連続で離散的であるため、ゲート絶縁膜である下部シリコン酸化膜5の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性の向上を図ることが出来る。また、上部シリコン酸化膜7の膜厚は下部シリコン酸化膜5の膜厚よりも厚く構成され、ゲート絶縁膜2の膜厚は積層膜5、6、7の膜厚よりも薄く構成される。上記メモリゲート8にオーバーラップした半導体基板1の表面領域にドレイン(ドレイン電極(領域)であるメモリ電極)10が、上記コントロールゲート3にオーバーラップした半導体基板1の表面領域にソース(ソース電極(領域)であるメモリ電極)11が形成される。一般にMOSトランジスタにおけるソース及びドレインは印加電圧による相対概念であるが、ここでは便宜上、リード動作時における電流経路の上流側に接続するメモリ電極をドレインと称する。コントロールゲート3とメモリゲート8の間にはそれらの間を電気的に分離する絶縁膜5、6、7が形成される。
このように、メモリセルトランジスタは、ソース11とドレイン10とに挟まれたチャンネル領域(半導体基板またはウエル領域)1上に、ゲート絶縁膜2を介して形成されたコントロールゲート3と、ゲート絶縁膜5及び電荷蓄積領域6を介して形成されたメモリゲート8と、コントロールゲート3とメモリゲート8とを電気的に分離する絶縁膜5、6、7とを有する。
図1のメモリセルは、例えばメモリゲート8にのみ正電圧を印加してトンネル電流により半導体基板1側から電子(エレクトロン)20を注入して、シリコン窒化膜6中へトラップさせることにより得られる、高い閾値電圧状態(例えば消去状態)と、ドレイン10に正電圧を、少なくともメモリゲート8へ負電圧を印加してドレイン10の接合表面近傍で発生するホットホールをシリコン窒化膜6中へ注入させて、トラップ電子を中和することにより得られる、低い閾値電圧状態(書込み状態)とを有する。尚、エレクトロンに代表される負電荷又はホールに代表される正電荷の一方を第1極性電荷とすると、第1極性電荷とは逆極性の電荷を第2極性電荷と称する。
メモリセルトランジスタに関する第2の観点は、大きな読み出し電流、別の言い方をすれば、ロジックトランジスタ(電源電圧系MOSトランジスタ)との構造共通化が可能な点である。図2には、本発明に係るメモリセルトランジスタをロジックトランジスタ(電源電圧系MOSトランジスタ)と混載するプロセスで製造する場合の縦断面が例示される。図3にはその平面図が例示される。なお、図2は図3のA−A’方向に沿った断面図であり、図2の左側がAに対応し、図2の右側がA’に対応する。また、図2及び図3にはメモリセルトランジスタのみを示し、混載するプロセスについては後述する。また、電源電圧Vddで動作するMOSトランジスタを電源電圧系MOSトランジスタと略す。
図2において、例えばシリコンからなる半導体基板1の表面領域に、電源電圧で動作するロジックトランジスタのゲート絶縁膜と同一の製造工程で形成されたゲート絶縁膜2の上部に上記ロジックトランジスタ(相対的に薄い絶縁膜を有する第1MOSトランジスタ)のゲート電極と同一の製造工程で形成されたコントロールゲート(コントロールゲート電極若しくは第1ゲート電極)3と、ゲート絶縁膜である下部酸化膜5、電荷蓄積領域であるシリコン窒化膜6、および絶縁膜である上部酸化膜7の積層膜の上部にメモリゲート(メモリゲート電極もしくは第2ゲート電極)8が形成される。なお、上部シリコン酸化膜7の膜厚は下部シリコン酸化膜5の膜厚よりも厚く構成される。上記半導体基板1の表面領域でメモリゲート8とオーバラップするようにドレイン(ドレイン電極であるメモリ電極)10が、コントロールゲート3とオーバーラップするようにソース(ソース電極であるメモリ電極)11が配置される。コントロールゲート3及びメモリゲート8は例えばシリコン膜で構成される。上記下部酸化膜5は例えば熱酸化プロセスにより形成されるため、上記コントロールゲート3の側面部には側壁絶縁膜であるシリコン酸化膜4が成長している。これにより、シリコン酸化膜4の膜厚は下部酸化膜5よりも厚く構成され、コントロールゲート3及びメモリゲート8との間の絶縁耐圧を向上できる。
図2において、上記コントロルゲート8の上部、メモリゲート8の上部、ドレイン10およびソース11の表面領域には例えばコバルトシリサイド(CoSi)又はニッケルシリサイド(NiSi)からなる金属シリサイド膜14が形成され、それらの間は絶縁膜からなるサイドスペーサ12、及び13により電気的に絶縁(分離)されている。なお、サイドスペーサ12、13は、後述するようにフォトリソ技術を用いず、かつ製造工程において同一工程で形成されるので製造工程を低減できる。メモリセルトランジスタ及びロジックトランジスタを覆うように層間絶縁膜15が形成され、層間絶縁膜15の表面は平坦化されている。層間絶縁膜15にはドレイン10およびソース11を開口する接続孔197、198が形成され、接続孔内に金属プラグ16が埋め込まれている。層間絶縁膜15上にその表面が平坦化された層間絶縁膜17が形成され層間絶縁膜17上にビット線19が形成される。層間絶縁膜17にはドレイン10上の金属プラグ16を開口する接続孔197が形成され、接続孔197内に金属プラグ18が埋め込まれている。なお、接続孔197、198は図4を用いて後述する。このように、金属プラグ16はドレイン10、およびソース11に電気的に接続され、さらにドレイン10上の形成された金属プラグ16は金属プラグ18を介してビット線19に電気的に接続される。
図3に示したメモリセルの平面図では、素子分離領域で囲まれた活性領域22、活性領域22の延在する方向(第1方向:図の横方向)に直行する方向(第2方向:図の縦方向)に延在するように、コントロールゲート23(コントロールゲート3に対応)、酸化膜24(酸化膜5に対応)、シリコン窒化膜25(シリコン窒化膜6に対応)、上部酸化膜26(上部酸化膜7に対応)、メモリゲート27(メモリゲート8に対応)、絶縁膜サイドスペーサ28(サイドスペーサ12に対応)が配置され、ドレイン10上、およびソース11上の金属プラグ29(金属プラグ16に対応)、およびドレイン上の金属プラグにのみ接続されたビット線30(ビット線19に対応)が配置されている。なお、ドレイン10上の金属プラグ29上に形成される金属プラグ18は、層間絶縁膜17中において実質的に金属プラグ29と同じ形状で同じ位置に形成されるので、図を解り易くする為図示を省略する。また、ソース11上に形成される金属プラグ29(金属プラグ16に対応)は、コントロールゲート23(コントロールゲート3に対応)及びメモリゲート27(メモリゲート8に対応)の延在方向と同じ方向に延在するように構成され、共通ソース線を構成する。
図4には、本発明のメモリセルにおいて、図1および図2に示したようにコントロールゲート3、23のドレイン10側の側面部のみにメモリゲート8、27を形成するための加工マスクパターン配置を例示している。図4において、191はメモリセルの素子分離領域で囲まれた活性領域を定義する活性領域パターンであり、活性領域22は第1方向(図の横方向)に延在するように形成される。192はコントロールゲートのドレイン側端部を定義するための第1ゲート膜パターン、193はメモリーゲート8、27の電極取出しを行うため、サイドスペーサを形成する工程で第2ゲート膜を定義する第2ゲート膜パターンである。更に図4には、上記第1ゲート膜と第2ゲート膜を切断してソース側端部を定義し、コントロールゲート199(コントロールゲート3、23に対応)とメモリゲート200(メモリゲート8、27に対応)を完成するためのゲート膜分離パターン194が示されている。すなわち、ゲート膜分離パターン194により、第1ゲート膜パターン192のうち斜線で示す部分がコントロールゲート199(コントロールゲート3、23に対応)として形成され、第2ゲート膜パターン193のうち高密度パターンで示す部分がメモリゲート200(メモリゲート8、27に対応)として形成される。更に図4には、メモリゲート200上のコンタクト穴パターン195、コントロールゲート199上のコンタクト穴パターン196、ドレインコンタクト穴パターン197、ソース上のスリット状のコンタクト穴パターン198、が示されており、それぞれに接続孔195、196、197、198が形成される。なお、コンタクト穴パターン198内に金属プラグ16、29が形成され、第2方向(図の縦方向)に延在する共通ソース線が金属プラグ16、29と一体に形成される。図示されていないが、上記活性領域パターンに平行にビット線パターンを配置され、ビット線19、30が第1方向(図の横方向)に延在するように形成される。
なお、メモリーゲート8、27、200の電極取出しは、ドレイン10と同様に、層間絶縁膜15の接続孔195に形成された金属プラグ16、29及び層間絶縁膜17の接続孔195に形成された金属プラグ18を介して、ビット線19、30と同層に形成された配線又はビア配線に電気的に接続される。また、コントロールゲート3、23、199の電極取出しは、ドレイン10と同様に、層間絶縁膜15の接続孔196に形成された金属プラグ16、29及び層間絶縁膜17の接続孔196に形成された金属プラグ18を介して、ビット線19、30と同層に形成された配線又はビア配線に電気的に接続される。
図4に示したマクスパターンを用いた本発明のメモリセルの製造工程においては、後述するように活性領域パターン191により基板1内に活性領域22を規定する素子分離領域32を形成後、基板1上に電源電圧で動作するロジックトランジスタ(電源電圧系MOSトランジスタ)及びメモリトランジスタのゲート絶縁膜2を成長し、ゲート絶縁膜2上に例えばシリコン膜からなる第1ゲート膜(第1導電膜)を堆積した後、例えば上記第1ゲート膜パターン192の形状のレジスト膜パターンを用いて第1ゲート膜を第1ゲート膜パターン192の形状にパターニング加工する。その後、例えば第1ゲート膜の下部以外のゲート絶縁膜2を除去し、第1ゲート膜の上部を含む基板1上に図1および図2に示した下部酸化膜5と、シリコン窒化膜6、25と、上部酸化膜7、26の積層膜と、例えばシリコン膜からなる第2ゲート膜(第2導電膜)とを堆積する。なお、上部シリコン酸化膜7、26の膜厚は下部シリコン酸化膜5の膜厚よりも厚く形成される。その後、例えば上記第2ゲート膜パターン193の形状のレジスト膜パターンを形成し、異方性ドライエッチング法により第2ゲート膜を加工して上記第1ゲート膜の周辺部にサイドスペーサ状の第2ゲート膜を形成する。その後、例えば上記ゲート膜分離パターン194の形状のレジスト膜パターンを用いて第1ゲート膜、および第2ゲート膜をパターニング加工することにより、上記第1ゲート膜、および第2ゲート膜を切断して、コントロールゲート2、23、199、及びメモリゲート8、27、200の加工が完了する。この後、メモリセルのソース・ドレイン領域10、11の形成、電源電圧で動作するロジックトランジスタのソース・ドレイン領域の形成、金属シリサイド膜14の形成、層間絶縁膜15の形成、接続孔195、196、197、198の形成、層間絶縁膜17の形成、接続孔195、196、197の形成の後、金属配線19、30の形成工程を経てフラッシュメモリを混載した半導体装置が完成する。なお、図4では図示しないが、例えばスリット状のコンタクト穴パターン198は、第2方向(図の縦方向)において、図においてコンタクト穴パターン196よりも下の位置の方に延在して形成され、そこで図示しない層間絶縁膜17の接続孔に形成された金属プラグを介して、ビット線19、30と同層に形成された配線又はビア配線に電気的に接続される。
図5、図6、及び図7には本発明のメモリセルの基本動作が示される。VDはドレイン電圧、VSはソース電圧、VCGはコントロールゲート電圧。VMGはメモリゲート電圧である。
図5には消去動作における電圧印加状態が例示される。消去動作では、メモリゲート8のみに適当な正電圧(例えばVMG=10V)が印加され、その他の端子はいずれも基準電圧である0V(接地電位)とされる。消去動作は、メモリゲート8の直下の下部酸化膜5を流れるファウラーノルドハイム(FN)型のトンネル電流により、半導体基板(ウエル領域)1側から電子を注入、シリコン窒化膜6中へトラップさせて、メモリゲート8から測定した閾値電圧を上昇(例えばVTE=2V)させる。すなわち、半導体基板1側から電荷蓄積領域であるシリコン窒化膜6へ、ゲート絶縁膜である下部酸化膜5を通した電子のトンネリングにより、電子を注入し、シリコン窒化膜6中のトラップへ電子をトラップさせる。したがって、メモリゲート8直下の下部酸化膜5を介したトンネル電流による電子注入であるため、メモリゲート8直下のシリコン窒化膜6中にのみ電子はトラップされ、従来のメモリセルの第2の問題点であった、コーナー部への電子トラップは発生しない。その結果、書換え動作におけるシリコン窒化膜6のコーナー部へのトラップ電子に起因した消去時間の劣化の問題は解消される。この消去動作では、高電圧が印加されるのはメモリゲート8のみであり、読み出しトランジスタ部のゲート酸化膜2に高電圧が印加されることはない。消去時間は、メモリゲート8に印加する消去電圧、および下部酸化膜厚と下部酸化膜厚/シリコン窒化膜厚/上部酸化膜厚の実効酸化膜厚の比で決定される実効電界強度に依存する。例えば、下部酸化膜5の膜厚=3nm、シリコン窒化膜6の膜厚=5nm、上部酸化膜7の膜厚=5nmに設定すると、3層膜の実効酸化膜厚は10.5nmとなるため、下部酸化膜中をFNトンネル電流が流れる電界強度10MV/cmを得るには、メモリゲート8へ印加すべき消去電圧は10.5V程度となる。また、上部シリコン酸化膜7の膜厚は下部シリコン酸化膜5の膜厚よりも厚く構成されるので、シリコン窒化膜6中にトラップされた電子がシリコン窒化膜6からメモリゲート8へトンネリングにより放出されるのを防止できる。
図6はメモリセルの書込み動作における電圧印加状態が例示される。書き込み動作では、ドレイン10に電源電圧Vdd(例えばVD=1.5V)、半導体基板(ウエル領域)1に適当な負電圧(例えば電源電圧の2倍=−2Vdd=−3V)、コントロールゲート3に適当な負電圧(例えば−Vdd=−1.5V)が印加される。この状態で、書込みを行う所望のメモリゲート8に適当な負電圧(例えばVMG=−7V)が書込み時間の期間だけ印加される。ドレイン10と半導体基板(ウエル領域)1との電位差が接合電圧であるので、VD−VPW=Vdd−(=2Vdd)=3Vddが接合耐圧付近となるようにデバイス設計を行えば、メモリゲート8に印加した負電圧により接合表面部が強反転して、バンド間トンネル現象を発端として多量のホットホールが発生し、メモリゲート8の負電圧によりシリコン窒化膜中へ注入される。すなわち、逆方向電圧印加状態(逆バイアス状態)を形成することにより多量のホットホールをシリコン窒化膜中へ注入することができる。
ここで、前記バンド間トンネリングによってホットホールなどが発生するときのpn接合の逆バイアス電圧と、それよりも多くのアバランシェホットーホールが発生するときのpn接合の逆バイアス電圧との間の逆バイアス電圧を、接合耐圧電圧(接合耐圧)と称する。したがって、前記バンド間トンネリングによってホットホールなどが発生するときよりも更に大きな逆バイアス状態を、前記接合耐圧近傍又は接合耐圧以上の逆方向電圧印加状態と把握してよい。前記接合耐圧を定量的に定義しようとするなら、オフ状態のMIS(Metal Insulate Semiconductor)トランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がpn接合(単に接合とも称する)に流れるときの逆バイアス電圧を接合耐圧と定義することが可能である。本明細書において接合耐圧は接合破壊電圧を意味するものではない。
前記接合耐圧とは、上述の如く、オフ状態のMOSトランジスタのチャンネルに流れることが許容される許容リーク電流程度の逆方向電流がpn接合(単に接合とも称する)に流れるときの逆バイアス電圧と定義することができるから、これに従えば、そのような許容リーク電流を10nAとすると、前記3Vddの逆バイアスでドレイン10と半導体基板(ウエル領域)1との間に10nAのリーク電流を生ずるようにデバイス設計を行なえばよい。これにより、書込み動作時のドレイン10と半導体基板1との電位差である接合電圧を接合耐圧近傍にすることにより多量のホットホールが発生し、ホールがメモリゲート8の負電圧によりシリコン窒化膜中へ注入される。
また、接合耐圧を3Vddよりも小さくなるようにデバイス設計を行えば、アバランシェホットーホールがより多く発生し、シリコン窒化膜中へホットーホールがより多く注入され、注入時間を一層低減できる。すなわち、書込み動作時のドレイン10と半導体基板1との電位差である接合電圧を接合耐圧以上にすることにより多くのバランシェホットホールが発生し、シリコン窒化膜中へホットーホールがより多く注入され、注入時間を低減できる。
注入されたホットホールは、既にトラップされている電子を中和し、メモリゲート8から測定した閾値電圧を低下(例えばVTP=−2V)させる。この書込み動作に必要なドレイン電流は、ドレイン接合の漏洩電流のみであるため、接合耐圧付近の漏洩電流値5〜10μA/ビット程度であり、従来の第1のメモリセルでのホットエレクトロン注入による書込みでの200μA/ビットに比較して、1/10以下に低減される。このホットホール注入による書込みでは、ホットホールの発生領域が電界集中が発生するドレイン接合端部に局在しており、発生点からのホットホールが到達可能な距離が50nm程度であるため、メモリトランジスタ部の実効チャンネル長は50nm以下となるようにメモリゲートゲート8の幅が設定される。メモリトランジスタ部のみでは、従来のメモリセルの第3の問題点であった初期閾値電圧の安定制御が困難やオフリーク電流が大きい等の欠点を同様に内在しているが、本発明のメモリセルでは読み出しトランジスタ部(選択トランジスタ部)を備えることによって、読み出し特性の不安定性を解消出来る。
本書込み動作では、高電圧が印加されるのは、メモリゲート8と半導体基板(ウエル領域)1であり、読み出しトランジスタ部のゲート絶縁膜2へは最大でも半導体基板(ウエル領域)1へ印加した電圧例えば−2Vddが印加されるが、適当な負電圧(例えばVCG=−Vdd)をコントロールゲート3へ印加すれば、ゲート絶縁膜2の印加電圧はVddとなる。その結果、ゲート絶縁膜2の膜厚を電源電圧で動作するロジックトランジスタ(電源電圧系MOSトランジスタ)のゲート酸化膜と同等に薄く設計することが可能となる。したがって、従来のメモリセルの第1の問題点であった読み出し時のドレイン電流が小さい点は解消できる。また、コントロールゲート3とドレイン10へ印加される最大電圧は電源電圧(Vdd)であるため、コントロールゲート3へ接続されるワードドライバ回路、ドレイン10へ接続されるセンスアンプ回路等の読み出し回路は、ゲート絶縁膜2と同一膜厚のゲート絶縁膜をもつ電源電圧で動作する周辺トランジスタ(電源電圧系MOSトランジスタ)から構成することが可能であり、高速読み出しが実現できる。なお、後述するようにゲート絶縁膜2は例えば2.7nmの膜厚で構成され、積層膜5、6、7の膜厚よりも薄く構成される。
図7には本発明のメモリセルの読み出し動作状態が例示される。読み出し動作では、ドレイン10へ電源電圧(例えばVD=Vdd=1.5V)、コントロールゲート3へも電源電圧(例えばVCG=Vdd=1.5V)を印加し、その他の端子は0Vとする。メモリゲート8の印加電圧も0Vであるため、メモリトランジスタの閾値電圧が消去状態(VTE=2V)であるか、書込み状態(VTP=−2V)であるかによって、ドレイン電流のオフ又はオンが決定される。したがって、従来メモリセルの第4の問題点であったメモリゲート8への電圧印加による読み出しディスターブ寿命の劣化の問題は解消される。書込み状態での読み出しドレイン電流は、読み出しトランジスタ部のゲート絶縁膜2の膜厚がロジックトランジスタ(電源電圧系MOSトランジスタ)と同等であるため電流駆動能力が高い(Gmが大きい)こと、メモリトランジスタ部の実効チャンネル長が50nm以下であるためこの部分の寄生抵抗が小さいこと、から大きな電流値が得られる。例えば、読み出しトランジスタ部が同一の実効チャンネル幅/実効チャンネル長を有するロジックトランジスタに比較すると、ドレイン電流値をロジックトランジスタの約70〜80%までの達成することが可能となる。その結果、上述した読み出し回路が電源電圧動作の周辺トランジスタ(電源電圧系MOSトランジスタ)から構成できること、およびメモリセルの読み出し電流が大きいこと、から超高速の読み出し速度(例えば読み出し周波数200MHz)のフラッシュメモリをロジックLSIへ混載することが可能となる。
《データプロセッサ》
図8には図2及び図3で説明した構造の上記メモリセルを採用したフラッシュメモリモジュールをオンチップするデータプロセッサが例示される。特に制限されないが、データプロセッサ200は、0.13μm半導体集積回路製造技術により単結晶シリコンのような1個の半導体基板(半導体チップ)に形成される。特に制限されないが、半導体基板に周囲には多数のボンディングパッドが配置されている。データプロセッサ200は、電源電圧Vdd=1.2Vで動作するゲート絶縁膜の膜厚2.7nmのロジックMOSトランジスタ(電源電圧系MOSトランジスタ)で構成されたCPU(Central Processing Unit)201、SCI(Serial Communication Interface)202、FRT(Free Running Timer)214、DSPユニット203、DMAC(Direct Memory Access Controller)204、FLC(Flash Controller)205、デバッグ支援機能を有するUBC(User Break Controller)206、CPG(Clock Pulse Generator)207、SYSC(System Controller)208、BSC(Bus State Controller)215、メモリ容量が例えば16kBのRAM(Random Access Memory)209、及びセルフテストなどに用いられるJTAG211の各回路モジュールを有する。更に、例えばゲート絶縁膜の膜厚2.7nmのロジックトランジスタ(電源電圧系MOSトランジスタ)と、ゲート絶縁膜の膜厚15nmの高耐圧トランジスタ及び本発明の前記メモリセルトランジスタから構成され、メモリ容量が256kBのフラッシュメモリ(FLSH)212と、I/O(Input / Output)回路216が設けられている。なお、高耐圧トランジスタは電源電圧系MOSトランジスタのゲート絶縁膜よりもゲート絶縁膜の膜厚が厚いトランジスタである。
特に制限されないが、データプロセッサ200の外部電源端子に供給される外部電源電圧は3Vとされ、前記ロジックMOSトランジスタ(電源電圧系MOSトランジスタ)の電源電圧Vdd(=1.2V)は外部電源電圧を降圧して形成される。I/O回路216を構成するMOSトランジスタは3Vを超える耐圧を有している。フラッシュメモリ212、213の高耐圧MOSトランジスタはメモリセルに対する書き込み及び消去動作時に必要な高電圧に対してゲート破壊を生じない耐圧を備える。
図9にはフラッシュメモリ212の詳細な一例が示される。フラッシュメモリ212は図2及び図3で説明した多数のメモリセルMCをマトリクス配置したメモリセルブロックを有する。メモリセルMCは読出しトランジスタ部(RTr)とメモリトランジスタ部(MTr)とに分けて図示してある。多数のメモリセルMCは、特に制限されないが、ソース線SL共通とし、n本のビット線BL1〜BLn、m本のコントロールゲート線CG1〜CGm、及びm本のメモリゲート線MG1〜MGmを配置したNOR型のメモリセルブロックとして構成される。メモリセルブロックは、特に制限されないが、メモリセルトランジスタが形成されるウェル領域を共通とする。実際には紙面の表裏方向に多数のメモリセルブロックを配置してフラッシュメモリを構成するとよい。
前記コントロールゲート線CG1〜CGmは読み出しワードドライバ225によって駆動される。前記メモリゲート線MG1〜MGm、ソース線SL、及びウェル領域PWは書込みワードドライバ及びウェルドライバ226によって駆動される。駆動すべきコントロールゲート線とメモリゲート線の選択はXデコーダ227が行なう。ビット線はセンスラッチ回路及びカラムスイッチ回路228に接続され、センスラッチはカラムスイッチによりデータバッファ221、222との接続が可能にされ、接続の選択はYデコーダ229がカラムスイッチ回路228に対して行なう。メモリ動作に必要な内部電圧は電源回路230が生成する。
フラッシュメモリ212は前記CPU201やDMACからのアクセス要求に応答するFLC205のアクセス制御を受ける。FLC205アドレス線ADR1〜ADRi、データ線DAT1〜DATj及び制御線ACS1〜ACSkを介してフラッシュメモリ212に接続される。アドレス入力バッファ(AIBUF)220はアドレス線を介してアドレス信号を入力する。入力したアドレス信号はプリデコーダ231を介して前記Xデコーダ227及びYデコーダ229に供給される。データ入力バッファ(DIBUF)221はアクセスコマンド及び書込みデータをデータ線DAT1〜DATjを介して入力する。データ出力バッファ(DOBUF)222はメモリセルからの読み出しデータを出力する。制御回路223は制御線ACS1〜ACSkを介してリード信号、ライト信号、コマンドイネーブル信号、アドレスイネーブル信号などのストローブ信号を入力して外部との入出力動作を制御し、また、データ入力バッファ221を介してアクセスコマンドを入力し、入力したコマンドで指定されるメモリ動作を制御する。
図9において前記書込みワードドライバ及びウエルドライバ226と電源回路230は、例えばゲート絶縁膜の膜厚15nmの高耐圧トランジスタから構成されている。その他の要素回路は、例えばゲート絶縁膜が比較的薄いゲート絶縁膜の膜厚2.7nmのロジックMOSトランジスタ(電源電圧系MOSトランジスタ)から構成される。例えばメモリセルの読出しトランジスタ部(RTr)の初期閾値電圧は0.5V、メモリトランジスタ部(MTr)の初期しきいは−0.5Vに、ドレイン接合耐圧は3.6Vに設計されている。
図10にはフラッシュメモリに対する消去動作時の状態が例示される。消去はメモリセルブロック単位、即ちメモリセルのウェル領域単位で行なわれる。即ち、例えば消去ブロック内の全てのメモリゲート(MG1〜MGm)へ消去電圧10Vを、消去時間100ms印加し、その他の端子はすべて接地電位(Vss)0Vが印加され、メモリゲートMG下の下部酸化膜を介したトンネル電流によりシリコン窒化膜中へ電子をトラップさせ、メモリトランジスタ部MTrの消去時閾値電圧(VTE)を1.2Vまで上昇させて、消去動作が完了する。
図11にはフラッシュメモリに対する書込み動作時の状態が例示される。例えば書込みブロック内のウェル領域PWへ−2Vdd(−2.4V)を、全てのコントロールゲート線CG1〜CGmへ−1.2V(−Vdd)を、書込みを行うメモリゲート線(例えばMG2、MGm)にのみ−7Vを印加した後、書込みを行うビット線(例えばBL2、BLn)へ1.2V(Vdd)を書込み時間10μs印加して、ドレイン近傍で発生したホットホールをシリコン窒化膜中へ注入してメモリトランジスタ部Mtrの閾値電圧(VTP)を−1.2Vまで低下させて、書込み動作が完了する。
図12にはフラッシュメモリに対する読み出し動作時の状態が例示される。例えば読み出しを行うビット線(例えばBL2)を選択して1.2V(Vdd)にプリチャージした後、選択したコントロールゲート(例えばCG2)へ1.2V(Vdd)を印加し、前記読み出し対象ビット線BL2の電位変化をセンスアンプ回路で検知して、データの読み出しを行う。この時、ビット線BL2とコントロールゲート線CG2に接続されている読み出し対象メモリセルは書込み状態であり、メモリトランジスタの閾値電圧はVTP=−1.5Vであるため、メモリセルのオン電流は50μA程度にされる。この電流変化、もしくはそれによる電圧変化をセンスアンプ回路で検出する。
図13にはメモリセルブロックにおける別のビット線構造が例示される。同図に示される構成は、ビット線を主ビット線GLと副ビット線SBLに階層化し、動作選択されるべきメモリセルMCが接続される副ビット線SBLだけを選択して主ビット線GLに接続し、メモリセルによるビット線の寄生容量を見掛け上減らすことによって高速読み出し動作を実現する構造である。前述の如く、書き込み時にもビット線BL、GLには高電圧を印加する必要が無いので、副ビット線SBLを主ビット線GLに選択的に接続するためのMOSトランジスタ233及びそのドライバ(Zドライバ)234に対しても高耐圧化することを要しない。すなわち、ゲート絶縁膜が比較的薄い膜厚2.7nmのMOSトランジスタ(電源電圧系MOSトランジスタ)よって構成される。この点においても、記憶情報の読み出し経路のGmが更に小さくなり、主・副ビット線による階層化ビット線構造による高速化を十分機能させることが可能である。
《メモリセルトランジスタ;閾値コントロール》
図14には不揮発性メモリセルトランジスタの別の例が示される。同図に示されるメモリセルは、図1に示したメモリセルのコントロールゲートとメモリゲートへの不純物のドーピングを変更することにより、同一のチャンネル構造で、所望の初期閾値電圧を得る例である。即ち、半導体基板(ウエル領域)1のチャネル領域の全面をチャネルインプラによりデプレション化し、コントロールゲート21とメモリゲート8の導電型を変えて選択トランジスタ部(読み出しトランジスタ部)とメモリトランジスタ部との閾値電圧を相違させる。
具体的には、図14に例示される縦断面構造に従えば、抵抗率10Ωcmのp型半導体基板(ウエル領域)1の表面領域に膜厚2.7nmのシリコン酸化膜からなるゲート絶縁膜2を介して、ボロン濃度2×1020cm−3がドープされた膜厚150nmのp型ポリシリコン膜からなるゲート長150nmのコントロールゲート(CG)21が形成された読み出しトランジスタ部を有し、コントロールゲート(CG)21のドレイン側のp型半導体基板(ウエル領域)1の表面領域上に膜厚3nmの下部酸化膜5、膜厚5nmのシリコン窒化膜6、膜厚5nmの上部酸化膜7が積層され、その上部にリン濃度4×1020cm−3がドープされた膜厚150nmのn型ポリシリコン膜からなるゲート長50nmのメモリゲート(MG)8が形成されたメモリトランジスタ部を備えて構成される。なお、メモリゲート(MG)8とコントロールゲート(CG)21との間は積層膜5、6、7で電気的に分離されている。
上記メモリゲート(MG)8にオーバーラップした半導体基板(ウエル領域)1の表面領域に、最大砒素濃度が1.5×1020cm−3、接合深さ40nm、接合耐圧4.5Vのドレイン領域10が、上記コントロールゲート(CG)21にオーバーラップした半導体基板(ウエル領域)1の表面領域に、最大砒素濃度が1.5×1020cm−3、接合深さ40nm、接合耐圧4.5Vのソース領域11が形成されている。すなわち、ドレイン領域10とソース領域11との間のチャンネル領域20上に読み出しトランジスタ部とメモリトランジスタ部が構成される。
図14に例示されるメモリセルの読み出しトランジスタ部とメモリトランジスタ部の初期閾値電圧は、半導体基板(ウエル領域)1の表面領域に形成されたn型のチャンネル領域20により決定される。上記n型チャンネル領域20は、例えば、導電型がp型のポリシリコン膜のコントロールゲート(CG)21からなる読み出しトランジスタ部の閾値電圧が0.5Vとなるように設定され、平均砒素濃度が5×1017cm−3、接合深さ30nmである。この時、導電型がn型のポリシリコン膜のメモリゲート(MG)8からなるメモリトランジスタ部の初期閾値電圧は−0.5Vであった。したがって、本実施例のメモリセルによれば、n型チャンネル領域20の形成のみで、読み出しトランジスタ部とメモリトランジスタ部の初期閾値電圧を適正化することが可能となる。
本実施例のメモリセルへの書込み・消去動作は、図1に示したメモリセルの動作と基本的に同様である。消去動作では、メモリゲート(MG)8にのみ10Vを印加してトンネル電流により半導体基板1側から電子を注入して、シリコン窒化膜6中へトラップさせ、高閾値電圧状態とされる。書込み動作では、ドレイン10に1.2V(Vdd)を、半導体基板1へ−2.4V(−2Vdd)を、コントロールゲート(CG)21へ−1.2V(−Vdd)を、メモリゲート8へ−7Vを印加してドレイン10の接合表面近傍で発生するホットホールをシリコン窒化膜6中へ注入して、トラップ電子を中和することにより低閾値電圧状態とされる。
《製造方法》
例えば0.13μmプロセス技術によるロジックLSIへ前記不揮発性のメモリセルを混載する製造工程を、各製造工程毎のLSIの断面図(図15〜図30)を用いて説明する。ここでの説明では、特に限定はされないがメモリセルを加工するためのマスクパターンは図4に示したマスクパターン配置を使用するものとする。なお、断面図(図15〜図30)において、図の左側部はメモリセル形成領域(メモリセル)、中央部は電源電圧系MOSトランジスタ形成領域(電源電圧系MOS)、右側部は高耐圧系MOSトランジスタ形成領域(高耐圧系MOS)を示す。尚、図15などにおいてX−Xは、便宜上左右を切断して作図を行なった部分の切断部位を示している。
図15に示すように、例えば抵抗率10Ωcmのp型半導体基板31(半導体基板(ウエル領域)1に対応)の表面領域に、深さ約250nmの溝を形成した後、酸化膜を堆積する。次に、その酸化膜をCMP(Chemical Mechanical Polishing)法により研磨することにより溝内に酸化膜を埋め込み、CMP法により平坦化した溝型素子分離領域32を形成した後、膜厚10nmの表面酸化膜33を成長する。なお、溝型素子分離領域32は活性領域22を規定するように形成されるが、CMP法の埋め込みを容易にするため溝型素子分離領域にダミー活性領域を形成するようにしても構わない。
次に、図16に示すように、例えば前記表面酸化膜33を通して、所望の領域へ加速エネルギ1MeVのリンイオンを注入量1×1013/cm2、加速エネルギ500keVのリンイオンを注入量3×1012/cm2注入して、n型埋め込み領域34を形成する。この後、高耐圧PMOSトランジスタが形成られる領域へ加速エネルギ150keVのリンイオンを注入量1×1012/cm2注入して高耐圧n型ウエル領域35を形成する。さらに、メモリセル領域と高耐圧NMOSトランジスタが形成される領域部のみを開口した膜厚3μmのレジストパターン36をマスクとして、加速エネルギ500keVのボロンイオンを注入量1×1013/cm2、加速エネルギ150keVのボロンイオンを注入量5×1012/cm2、及び加速エネルギ50keVのボロンイオン37を注入量1×1012/cm2注入して高耐圧p型ウエル領域38を形成する。
次に、図17に示すように、例えば電源電圧動作のPNOSトランジスタが形成される領域へ加速エネルギ100keVのリンイオンを注入量1×1012/cm2、及び加速エネルギ40keVのリンイオンを注入量5×1011/cm2入して電源電圧n型ウエル領域39を形成する。その後、電源電圧動作のNMOSトランジスタが形成される領域部のみを開口した膜厚3μmのレジストパターン40をマスクとして、加速エネルギ200keVのボロンイオンを注入量1×1013/cm2、加速エネルギ100keVのボロンイオンを注入量5×1012/cm2、及び加速エネルギ30keVのボロンイオン41を注入量2×1012/cm2注入して電源電圧p型ウエル領域42を形成する。
次に、図18に示すように、例えばメモリセル領域部のみを開口した膜厚1.5μmのレジストパターン43をマスクとして、加速エネルギ50keVの2弗化ボロン(BF2)イオン44を注入量2×1012/cm2注入してメモリエンハンスインプラ領域45を形成する。
その後、図19に示すように、上記レジストマスク43と前記表面酸化膜33を除去し、例えば、熱酸化により高耐圧トタンジスタが形成される領域にシリコン酸化膜からなる膜厚約15nmの高耐圧ゲート絶縁膜47を、電源電圧動作のトランジスタ(電源電圧系MOSトランジスタ)が形成される領域とメモリセルが形成される領域にシリコン酸化膜からなる膜厚約2.7nmの電源電圧ゲート絶縁膜46(ゲート絶縁膜2に対応)を成長した後、化学気相成長法(CVD:Chemical Vapor Deposition)により堆積する。そして、膜厚約150nmのノンドープポリシリコン膜48を堆積し、ノンドープポリシリコン膜48のうち電源電圧動作のPMOSトランジスタが形成される領域以外の領域へ加速エネルギ5keVのリンイオンを注入量2×1015/cm2注入してn型ポリシリコン膜49を形成する。その上部へCVD法により膜厚約100nmのシリコン窒化膜50を堆積する。
次に、図20に示されるように図4に示した本発明のメモリセルにおいてコントロールゲートのドレイン側を定義するための第1ゲート膜パターン192を用いて、メモリセル領域の前記n型ポリシリコン膜49と前記シリコン窒化膜50を加工して、第1ゲート膜パターン192の形状の第1ゲート膜パターン50、51を形成する。この第1ゲート膜パターンをマスクとして、加速エネルギ10keVの砒素イオン52を注入量3×1012/cm2注入してメモリデプレッションインプラ領域53が形成される。図31には図20に対応したメモリセル部の平面パターンが示される。
なお、電源電圧系MOSトランジスタ形成領域及び高耐圧系MOSトランジスタ形成領域に残されたポリシリコン膜48、49は、後述するように電源電圧系MOSトランジスタ及び高耐圧系MOSトランジスタのゲート電極として構成される。すなわち、以降の工程で高耐圧系MOSトランジスタのゲート絶縁膜47を形成する必要はないので、厚い膜厚のゲート絶縁膜47を形成した後にメモリセルを形成することができる。これにより、厚い膜厚のゲート絶縁膜47形成のための熱処理をメモリセル形成に負荷することがなく、メモリセルのデバイス設計の自由度を向上することができるとともに、形成工程の負担を低減することができる。
次に、図21に示すように、例えばメモリセル領域の半導体基板31の表面領域に、膜厚約3nmの熱酸化膜の下部酸化膜(下部酸化膜5に対応)と電荷蓄積領域である膜厚約5nmのシリコン窒化膜(シリコン窒化膜6、25に対応)と膜厚約5nmのCVD酸化膜の上部酸化膜(上部酸化膜7、26に対応)からなる積層膜54を堆積し、メモリセル領域のみをカバーした膜厚2μmのレジストパターン55をマスクとしたドライエッチにより、周辺トランジスタ領域の前記積層膜54、および前記シリコン窒化膜50を除去する。なお、下部酸化膜5形成のための熱酸化によりn型ポリシリコン膜からなる第1ゲート膜パターン51の側壁にシリコン酸化膜4からなる絶縁膜が、下部酸化膜5の膜厚よりも厚く形成される。
次に、図22に示したように、前記レジスト膜55を除去した後、例えばCVD法により、ポリシリコン膜48、49を含む基板上全面に膜厚約50nmのノンドープポリシリコン膜を堆積し、周辺部の電源電圧動作のPMOSトランジスタが形成される領域部へ加速エネルギ15keVの2弗化ボロン(BF2)イオンを注入量5×1015/cm2入れてp型ポリシリコン膜57を、前記電源電圧動作のPMOSトランジスタが形成される領域以外の全ての領域へ加速エネルギ5keVのリンイオンを注入量5×1015/cm2注入してn型ポリシリコン膜56を形成する。
次に、図23に示すように、例えば前記n型ポリシリコン膜56とp型ポリシリコン膜57を周辺トランジスタのゲート電極パターンを用いた異方性ドライエッチングにより、電源電圧動作のPMOSトランジスタゲート61、電源電圧動作のNMOSトランジスタゲート58、高耐圧PMOSトランジスタゲート59、および高耐圧NMOSトランジスタゲート60を形成し、この時メモリセル部では図4に示した第2ゲート膜パターン193を用いて同時にエッチングを行い、第2ゲート膜パターン193で覆われた領域にコンタクト取出し領域193を形成するとともに、第2ゲート膜パターン193で覆われない領域において第1ゲート膜パターン50、51の側壁に絶縁膜4、シリコン窒化膜6、CVD酸化膜7を介してサイドスペーサ状のメモリゲート62を第1ゲート膜パターン50、51に対して自己整合的に形成する。図32にはこの時のメモリセル部の平面パターンが示される。太線193で囲まれる領域はレジストパターンで覆われておりコンタクト取出し領域193になる。レジストパターンで覆われていない部分はサイドウォールスペーサ62になり、第1ゲート膜パターン192の形状の第1ゲート膜パターン50、51の側壁に形成される。
次に、図24に示されるように、例えばメモリセル領域部のみを開口した膜厚2μmのレジスト膜63をマスクとして、前記第1ゲート膜パターン51上のシリコン窒化膜50をドライエッチングにより除去し、その後前記レジスト膜63をマスクとして加速エネルギ20keVの砒素イオン64を注入量5×1014/cm2注入してメモリドレイン65を形成する。図24に示されるように、サイドスペーサ状のメモリゲート62と、第1ゲート膜パターン51によるコントロールゲートの間には高低差が形成されている。すなわち、サイドスペーサ状のメモリゲート62の高さは第1ゲート膜パターン51によるコントロールゲートの高さよりも高く形成される。
次に、図25に示すように、図4に示したメモリセルのゲート膜分離パターン194の形状部分をエッチングするために形成した膜厚0.8μmのレジスト膜66をマスクとするドライエッチングにより、前記第1ゲート膜パターン51をパターニングにより切断してメモリセルのコントロールゲートをパターニング加工し、引き続いてレジスト膜66をマスクとして加速エネルギ20keVの砒素イオン67を注入量5×1014/cm2注入してメモリセルのソース(領域)68を形成する。図33には図25に対応したメモリセル部の平面パターンが示される。第1ゲート膜パターン192、コンタクト取出し領域193、メモリゲート62で示される部分のうちゲート膜分離パターン194で示される部分がパターニングにより除去されると、第1ゲート膜パターン192の領域は199の領域が残って夫々のメモリセルのコントロールゲート51(199、2、23)が形成され。コンタクト取出し領域193及びメモリゲート62で示される領域はコントロールゲート51(199、2、23)の側壁に形成され且つ夫々分離されて夫々のメモリセルのメモリゲート62(8、27、200)が形成される。
次に、図26に示すように、例えば電源電圧動作のPMOSトランジスタ部のみへ加速エネルギ20keVの2弗化ボロンイオンを注入量2×1014/cm2と加速エネルギ10keVのリンイオンを注入量3×1013/cm2注入してp型イックステンション70、電源電圧動作するNMOSトランジスタ部のみへ加速エネルギ10keVの砒素イオンを注入量2×1014/cm2と加速エネルギ10keVのボロンイオンを注入量2×1013/cm2注入してn型イックステンション71、高耐圧PMOSトランジスタ部のみへ加速エネルギ20keVのボロンイオンを注入量1×1013/cm2注入して低濃度p型ソース・ドレイン72、高耐圧NMOSトランジスタ部のみへ加速エネルギ30keVのリンイオンを注入量2×1013/cm2注入して低濃度n型ソース・ドレイン73を形成した後、CVD法で堆積し、異方性ドライエッチングによるエッチバック法で加工した膜厚75nmの絶縁膜である酸化膜サイドスペーサ69をメモリゲート62(8、27、200)の両側壁及びコントロールゲート51(199、2、23)の側壁に自己整合的に形成する。メモリゲート62(8、27、200)の一方の側壁に形成された酸化膜サイドスペーサ69はコントロールゲート51(199、2、23)上に形成され、他方の側壁に形成された酸化膜サイドスペーサ69はドレイン領域65側に形成される。コントロールゲート51(199、2、23)の側壁に形成された酸化膜サイドスペーサ69はソース領域68側に形成される。
次に、図27に示すように、例えば周辺部のPMOSトランジスタ部へのみ加速エネルギ20keVの2弗化ボロンイオンを注入量3×1015/cm2注入して高濃度p型ソース・ドレイン90、および75を、周辺部のNMOSトランジスタ部へのみ加速エネルギ30keVの砒素イオンを注入量3×1015/cm2注入して高濃度n型ソース・ドレイン74、および76を形成した後、サリサイド技術を用いて周辺部のすべてのゲート58、59、60、61上とソース・ドレイン70〜76、90上、およびメモリセルのゲート51、62上とソース・ドレイン65、68上に膜厚40nmのコバルトシリサイド(CoSi)膜77を成長させ、さらに図28に示すように絶縁膜として例えばCVD法により膜厚約30nmの酸化膜78と膜厚約50nmのシリコン窒化膜79を堆積する。なお、コバルトシリサイド(CoSi)膜77は、例えば、コバルト(Co)膜を基板主面上の全面に堆積させた後、熱処理によりコバルトとシリコンを反応させ、その後未反応のコバルト(Co)膜を除去することにより形成される。シリコン酸化膜等の絶縁膜上にはコバルトシリサイドされず、シリコンからなるゲート及びソース・ドレイン上に選択的にコバルトシリサイド(CoSi)膜77が形成される。前述の如く、サイドスペーサ状のメモリゲート62と、第1ゲート膜パターン51によるコントロールゲートの間には高低差が形成され、その間にはメモリゲート62の側壁に絶縁膜サイドスペーサ69が形成されているので、メモリゲート62上のコバルトシリサイド膜77とコントロールゲート51の上のコバルトシリサイド膜77が短絡する虞はない。サイドスペーサ状のメモリゲート62とドレイン65の間には、メモリゲート62のドレイン65側の側壁に絶縁膜サイドスペーサ69が形成されているので、メモリゲート62上のコバルトシリサイド膜77とドレイン65上のコバルトサシリサイド膜77が短絡する虞はない。サイドスペーサ状のコントロールゲート51とソース68の間には、コントロールゲート51のソース68側の側壁に絶縁膜サイドスペーサ69が形成されているので、メモリゲート62上のコバルトシリサイド膜77とソース68上のコバルトシリサイド膜77が短絡する虞はない。
次に、図29に示すように、例えば層間絶縁膜としてCVD法により膜厚約700nmのオゾン(O3)−TEOS(シリコン酸化膜)膜80を堆積した後、層間絶縁膜80をCMP法により研磨してその表面を平坦化する。次に、接続すべきすべてのゲート、およびソース・ドレイン上にプラグ穴(接続孔)を開口し、例えばタングスティン(W)を埋め込んでプラグ81を形成する。メモリセルの共通ソース線は前記プラグ81で互いに接続されている。
最後に、図30に示すように、例えばCVD法により前記プラグ81上に膜厚約300nmの層間絶縁膜82を堆積し、周辺部のすべての前記プラグ81の直上と、メモリセルのドレイン上のプラグ81の直上にコンタクト穴(接続孔)を開口し、コンタクト穴(接続孔)にプラグ81と同様にタングスティン(W)からなるコンタクトプラグ83を埋め込み、膜厚約200nmのタングスティン膜からなる第1金属配線84を形成して、本実施例のフラッシュ混載のロジックLSIの主要製造工程が完了する。さらに、図示してはいないが、多層配線構造により所望の金属配線を追加する工程と、パッシベーション膜の堆積とボンディング穴の開口を行って、最終工程まで完了する。
以上の製造方法の例では、周辺部のロジックトランジスタ(電源電圧系MOSトランジスタ)のゲート長は100nm、高耐圧トランジスタのゲート長は0.5μm、メモリセルのコントロールゲート長は150nmm、メモリゲート長は50nm、メモリチャンネル幅は180nm、ビット線ピッチは0.3μm、ワード線ピッチは0.5μmであり、メモリセル面積は0.15μm2であった。メモリセルの読み出し電流は、電源電圧1.2V動作時で約50μA/セルが達成できた。
《別の製造方法》
次に、上記製造方法で説明した0.13μmプロセス技術によるロジックLSIへ前記不揮発性メモリセルを混載する製造工程のうち、メモリセルの電極構造を一部変更したメモリセルを採用する場合の製造方法について説明する。その場合の製造方法の基本的工程は図15から図29で説明した内容と殆ど同じである。その変更点を図34を用いて説明する。
図34に示すように、メモリセルの共通ソース線を膜厚約400nmのアルミニウム膜からなる第1金属配線85とし、周辺部トランジスタの第1金属配線85と共通に構成されている。第1金属配線85の上部に、表面がCMP法で平坦化された層間絶縁膜86が形成され、層間絶縁膜86中にタングスティン(W)からなるコンタクトプラグ87が形成される。メモリセルのドレイン上のプラグ81の直上にコンタクトプラグ87が直接接続され、その上部にビット線として用いる膜厚約400nmのアルミニウム膜からなる第2金属配線88が周辺部トランジスタの第2金属配線88と共通に構成されている。前記コンタクトプラグ87の層間絶縁膜86は膜厚約700nmである。このように、共通ソース線及び周辺部トランジスタ間を結線する配線をアルミニウム膜からなる第1金属配線85を用いて構成することにより、配線抵抗を低減して動作速度の向上を図ることができる。
《別の製造方法》
ここでは、本発明のメモリセルにおいて、コントロールゲートとメモリゲートのいずれもリソグラフィによる加工に依存せずに、自己整合的に加工する方法について説明する。各製造工程毎のメモリセル部断面構造を示した図35から図39を用いて説明する。
図35は、例えば抵抗率10Ωcmのp型シリコン基板(ウエル領域)91のメモリセルが形成される所望の領域に膜厚2nmのゲート酸化膜92(ゲート絶縁膜2対応)を成長させ、膜厚100nmで濃度2×1020/cm3のリンがドープされたシリコン膜からなる第1ゲート膜パターン93と膜厚200nmのキャップ窒化膜94の積層膜を加工した後、熱酸化法により膜厚3nmの下部酸化膜95(下部酸化膜5に対応)を成長し、膜厚5nmのシリコン窒化膜96(シリコン窒化膜6に対応)と膜厚5nmの上部酸化膜97(上部酸化膜7に対応)を堆積し、さらに膜厚70nmで濃度2×1020/cm3のリンがドープされたポリシリコン膜をエッチバックして形成したサイドスペーサ状のメモリゲート98(メモリゲート8に対応)を形成した状態を示している。
次に、図36に示すように、例えば前記メモリゲート98に外側から加速エネルギ30keVの砒素イオンを注入量4×1014/cm2注入してドレイン99(ドレイン10に対応)を形成した後、前記シリコン窒化膜96をマスクとするウエットエッチングにより前記キャップ窒化膜94を除去した後、膜厚150nmの酸化膜を堆積し、エッチバックしてスペーサ長150nmの絶縁膜である酸化膜サイドスペーサ100(酸化膜サイドスペーサ12、13、69に対応)を形成する。
次に、図37に示されるように、例えば切断すべき前記第1ゲート膜パターン93の領域のみを開口したレジストパターンを形成し、前記酸化膜サイドスペーサ100をマスクとしたドライエッチングにより、前記第1ゲート膜パターン93を酸化膜サイドスペーサ100に対して自己整合的に加工して、コントロールゲート101(コントロールゲート3に対応)を酸化膜サイドスペーサ100に対して自己整合的に形成する。
そして、図38に示されるように、例えばコントロールゲート101と101との間のソースとなる領域へ加速エネルギ30keVの砒素イオンを注入量4×1014/cm2垂直方向から注入してソース103(ソース11に対応)を、加速エネルギ20keVのボロンイオンを注入量2×1013cm2を斜め30°方向から注入してチャネル領域の不純物濃度よりも高い不純物濃度を有するp型ハロー領域102を、形成する。この時、完成したコントロールゲート長は130nmであり、メモリゲート98の上部は120nmがエッチングされて、高さ150nmとなる。
最後に、図39に示すように、膜厚700nmの絶縁膜104を堆積し、プラグ穴を開口と共通ソース線を接続するタングスティンプラグ105を埋め込み、膜厚300nmのコンタクト層間膜106を堆積し、コンタクト穴の開口とタングスティンからなるコンタクトプラグ107を埋め込んだ後、膜厚300nmのタングスティン膜からなるビット線108を形成して、メモリセルの主要部が完成する。
この方法で製造されるメモリセルは、コントロールゲート101のゲート長が120nm、メモリゲート98のゲート長が60nmであるが、いずれのゲート長もCVD法で堆積した膜厚を基準として加工されたサイドスペーサ長(酸化膜サイドスペーサ100のチャネル長方向の幅、サイドスペーサ状のメモリゲートのチャネル長方向の幅)によって決定されており、ゲート長のウエハ面内のバラツキは、±10%以内、すなわちコントロールゲート101のゲート長は120±12nm、メモリゲート98のゲート長は60±6nmであった。このゲート長のバラツキは、0.13μmプロセス技術でのリソグラフィ技術における合わせ精度が±30nm程度であることから達成困難なものであり、本実施例の有効性が確認された。
図40〜43に、上記コントロールゲート101にタングステンポリサイド(WSi2/ポリSi)膜を適用した例を示す。例えば、図35に対し、図40に示すように、第1ゲート膜パターン93をポリシリコン膜(ポリSi)から、ポリSi上にタングステンシリサイド(WSi)のようなシリサイドを設けた構造に変更可能である。なお、シリサイドに限らずポリSi上にWN等のバリアメタル膜を介してW等のメタルをもうけたポリメタル構造としても良い。また、サリサイド技術を用いてメモリゲート98上へコバルトシリサイド(CoSi2)膜等のシリサイド膜を形成することも可能である。この場合、図36の工程断面は図41に示すようになり、図37の工程断面は図42に示すようになる。これにより、シリコン膜でコントロールゲート101を形成した場合に比べてコントロールゲート101の配線抵抗を小さくでき、動作速度の向上を図ることができる。また、メモリゲート98上へコバルトシリサイド(CoSi2)膜を形成することにより、メモリゲート98の配線抵抗を小さくでき、動作速度の向上を図ることができる。
また、図43、44にサリサイドの変形例を示す。図37の工程の後に、図43に示されるように、コントロールゲート101の側壁に自己整合的に、絶縁膜である酸化膜(SiO2)サイドウォールを形成し、その後、サリサイド技術によりソース・ドレイン99、103である拡散層及びメモリゲート98上を、CoSiサリサイド層を形成することも可能である。なお、図42の場合においても、その後、図44に例示されるように、コントロールゲート101の側壁に自己整合的に、絶縁膜である酸化膜(SiO2)サイドウォールを形成し、その後、サリサイド技術によりソース・ドレイン99、103である拡散層上を、CoSiサリサイドサリサイド層を形成することも可能である。コントロールゲート101の側壁に自己整合的にSiO2サイドウォールを形成することにより、ドレイン103とCoSiサリサイド層とを電気的に分離することができ、かつソース・ドレイン99、103の抵抗及びメモリゲート98の配線抵抗を小さくでき、動作速度の向上を図ることができる。
《多値メモリセル》
次に、バーチャルグランドアレー構成の2ビット/セルの所謂多値メモリセルへ適用例を説明する。
図45には多値メモリセルの平面レイアウトが例示される。図45において110は素子分離領域で囲まれたジグザク形状の活性領域、111はコントロールゲート(コントロールゲート3に対応)、115はそれに直交する方向に配置された金属配線からなるデータ線である。メモリゲート113(メモリゲート8に対応)の下部に下部酸化膜(下部酸化膜5に対応)、シリコン窒化膜(シリコン窒化膜6に対応)、上部酸化膜(下部酸化膜5に対応)からなる積層膜112が形成され、コントロールゲート111の側壁に積層膜112を介してメモリゲート113が配置される。前記ジグザク形状の活性領域110のコーナー部に活性領域とデータ線115を接続する金属プラグ114が配置されている。データ線115の配置ピッチは最小加工寸法Fの2倍(2F)、コントロールゲート111の配置ピッチは4Fに設計されており、物理的セル面積は8F2である。したがって、ジグザク形状の活性領域110のデータ線115に対する配置角度θは、tanθ=(データ線ピッチ)/(コントロールゲートピッチ)=2F/4F=0.5であるから、θは約26.6°である。
図46には前記多値メモリセルのコントロールゲート111とメモリゲート113へのコンタクト取出し部の平面レイアウトが例示される。サイドスペーサ状に形成されるメモリゲート113を異方性ドライエッチングによるエッチバック法で加工する前に、第2ゲート加工パターン116を転写したレジストパターンをコントロールゲート111の端部に配置してエッチングを行う。次に、コントロールゲート111の両サイド部のメモリゲート113を独立して取り出すために、第2ゲート加工パターン116の形状に加工されたポリシコン膜を分離穴パターン117(斜線部)を転写したレジスト膜をマスクとしてパターニング加工し、コンタクト穴114とメモリゲート用第1金属配線118によりメモリゲート113を取り出す。この時、コントロールゲート111の取り出し部では、コンタクト穴114とコントロールゲート用第1金属配線119で接続するが、この部分のコントロールゲート111端部でも分離穴パターン117(斜線部)によりサイドスペーサ状のメモリゲート113が切断されている。これにより、第2ゲート加工パターン116及びサイドスペーサ状のメモリゲート113のうち分離穴パターン117(斜線部)が除去され、コントロールゲート111の両サイド部のメモリゲート113が独立して形成される。前記メモリゲート用第1金属配線118の配置ピッチは最小加工寸法Fの2倍(2F)、前記コントロールゲート用第1金属配線119の配置ピッチは4F、前記データ線115の配置ピッチは2Fである。本実施例でのメモリセルは、F=0.2μmの加工技術を適用しており、物理的メモリセル面積は2F×4F=0.4×0.8μm2=0.32μm2であり、2ビット/セル動作させることから実効セル面積は0.16μm2である。
図47には上記多値メモリセルの縦断面が例示される。前記多値メモリセルは、抵抗率10Ωcmのp型シリコン基板の表面領域に形成されたp型ウエル領域121の表面に、膜厚4.5nmのゲート酸化膜122(ゲート絶縁膜2対応)を介して、膜厚200nmでリンが濃度2×1020/cm3ドープされたポリシリコン膜からなるゲート長200nmのコントロールゲート123が配置される。前記コントロールゲート123の左右の前記p型ウエルの表面領域に膜厚3nmの下部酸化膜124、膜厚5nmのシリコン窒化膜125、および膜厚5nmの上部酸化膜126が積層され、その上部に膜厚70nmでリンが濃度2×1020/cm3ドープされたポリシリコン膜からなるサイドスペーサ状のメモリゲート127が配置される。メモリゲート127の外側から加速エネルギ30keVの砒素イオンを注入量4×1014/cm2、垂直方向から注入して接合耐圧5Vのソース・ドレイン電極(相互に一方がソース電極、他方がドレイン電極とされるメモリ電極)128を形成している。左側のソース・ドレイン電極128を左ソース・ドレインSDL、右側のソース・ドレイン電極128を右ソース・ドレインSDRとも称する。同図に示される多値メモリセルの制御すべきゲート電極は、コントロールゲート123(コントロールゲートCGとも称する)、左側のメモリゲート127(左メモリゲートMGLとも称する)、及び右側のメモリゲート127(右メモリゲートMGRとも称する)の3本である。
図47において、多値メモリセルは、4値の情報記憶を行なうことができる。消去状態(例えば記憶情報“00”)は、左メモリゲートMGLと右メモリゲートMGRへ10Vを印加し、p型ウエル121から電子を注入して、前記シリコン窒化膜125中へ電子をトラップさせ、メモリゲート127から測定した閾値電圧を1.5Vとすることにより実現される。第1の書込み状態(例えば記憶情報“10”)は図47に例示される如く、左ソース・ドレインSDLへ5Vを、左メモリゲートMGLへ−8Vを印加して、ホットホールを左シリコン窒化膜125へのみ注入して左メモリゲートMGLから測定した閾値電圧を−1.5Vとすることにより実現される。図示はしないが第2の書込み状態(例えば記憶情報“01”)は、右ソース・ドレインSDRへ5Vを、右メモリゲートMGRへ−8Vを印加して、ホットホールを右シリコン窒化膜125へのみ注入して右メモリゲートMGRから測定した閾値電圧を−1.5Vとすることにより実現される。図示はしないが第3の書込み状態(例えば記憶情報“11”)は第1の書込み状態を得る為の書込み動作と第2の書き得こみ状態を得るための書込み動作の双方を行なうことにより実現される。
図48には多値メモリセルをマトリクス配置したメモリアレイが例示される。メモリアレイには代表的に12個のメモリセルがマトリクス配置されている。CG1〜CG4は代表的に示されたコントロールゲート線、MG1L〜MG4Lは左メモリゲート線、MG1R〜MG4Rは右メモリゲート線、DL1〜DL4はデータ線である。データ線は隣接メモリセルの右ソース・ドレインSDRと左ソース・ドレインSDLとに共用される。
図48に基づいてメモリセルの消去動作を説明する。消去ブロック内の全ての左右メモリゲートMG1L〜MGL4L、MG1R〜MG4Rを選択して10Vを、消去時間100msの期間印加し、トンネル電流により電子注入を行い、図47に示したシリコン窒化膜125中にトラップさせて、メモリゲートから測定した閾値電圧をVTE=1.5Vとする。
ここで、消去状態を“0”、書込み状態を“1”と記載し、1個のメモリセル内の左メモリゲートと右メモリゲートの閾値電圧状態を“L,R”(L、R=“0”or“1”)と記載することとする。消去動作後では、全てのメモリセルは消去データ“0,0”を記憶する状態として把握する。
図49は書込み動作を例示する。まず書込みを行う選択したメモリゲート、例えばMG1R、MG2L、MG3R、MG4Lへ−8Vを印加した後、選択データ線DL2へソース・ドレイン接合耐圧である5Vを、書込み時間10μsの期間印加してソース・ドレイン接合表面で発生するバント間トンネル電流によるホットホールを、既に電子トラップのある前記シリコン窒化膜125中へ注入して電子トラップを中和し、メモリゲートから測定した閾値電圧をVTP=−1.5Vまで低下させて、書込み動作が完了する。この書込み状態では、メモリセルMCa、MCbがデータ“0,1”、メモリセルMCc、MCdがデータ“1,0”を記憶することになる。
上記込み動作では、書込みを行わない書込み非選択のメモリセルには、ソース・ドレインのみに5Vのデータディスターブ電圧が、あるいはメモリゲートのみに−8Vのワードディスターブ電圧が印加されるが、いずれのディスターブ電圧による閾値電圧の微変動(ΔVTE=0.1V)に要する時間、いわゆるディスターブ寿命は1s以上であり、書込み時間10μsに対して5桁以上の動作マージンがある。また、上記書込み動作では、選択データ線DL2へソース・ドレイン接合耐圧である5Vを、書込み時間10μsの期間印加して行ったが、選択データ線DL2へ電源電圧の1.8Vを、半導体基板側へ−3.2Vを印加して実効ソース・ドレイン印加電圧を5Vとしてもよい。これにより、以下に述べる読み出し動作を含めて、データ線及びコントロールゲートへ印加される最大電圧を電源電圧1.8Vとすることが可能となり、その結果、コントロールゲートへ接続されるワードドライバ回路、およびデータ線へ接続されるセンスアンプ回路を電源電圧で動作する薄膜ゲート酸化膜を有するトランジスタで構成することができ、高速読み出しが達成される。
図50及び図51には読み出し動作が例示される。一つのメモリセルに対する読み出し動作は正方向読み出し動作と逆方向読み出し動作から成る。正方向読み出し動作はメモリセルの左ソース・ドレインと右ソース・ドレインの一方をドレイン電極としたときに電流経路が形成されるか否かを判定する動作とされる。逆方向読み出し動作は上記とは逆に、メモリセルの左ソース・ドレインと右ソース・ドレインの他方をドレイン電極としたときに電流経路が形成されるか否かを判定する動作とされる。
図50は正方向読み出し動作が例示される。データ“1,0”が書込まれたメモリセルMCcを読み出し対象とする場合を例示する。まず、図50では、データ線DL2とそれより上位のデータ線DL1を電源電圧1.8Vにプリチャージした後、コントロールゲートCG2を電源電圧1.8Vに立ち上げて、データ線DL2の電位変化をセンスアンプにより検出する。この時、データ線DL2がドレイン、データ線DL3がソースとして動作するが、ソース近傍のメモリゲートMG2Rは消去状態であるためドレイン電流はカットオフされ、データ線DL2の電位は変化しない。すなわち、消去データ“0”が読み出される。続けて逆方向読み出しを行なう。図51では、データ線DL3とそれより下位のデータ線DL4を電源電圧1.8Vにプリチャージした後、コントロールゲートCG2を電源電圧1.8Vに立ち上げて、データ線DL3の電位変化をセンスアンプにより検出する。この時、上記とは逆にデータ線DL3がドレイン、データ線DL2がソースとして動作するが、ソース近傍のメモリゲートMG2Lは書込み状態であるためドレイン電流が流れ、データ線DL3の電位は低下する。すなわち、書込みデータ“1”が読み出される。同様の正方向読み出しと逆方向読み出しの手順により、データ“0,0”、データ“0,1”、データ“1,1”が書込まれたメモリセルの読み出しが可能である。
特に図示はしないが、書込み動作と読み出し動作にデータ線、コントロールゲート線、メモリゲート線の選択制御とアクセスアドレスとの関係は、図9で説明したXデコーダ及びYデコーダの論理で任意に決定する事ができる。例えばバイトアドレスを想定すると、一つのバイトアドレスに対し、1本のデータ線を共有する8個のメモリセルの当該データ線側の合計8個のメモリトランジスタ部を書込み又は読み出し対象とするように選択すればよい。書込み動作は8個のメモリセルに対して並列的に行なえばよい。読み出し動作は8個のメモリセルに対して別々に正方向読み出しと逆方向読み出しを行なえばよい。一つのバイトアドレスで動作が選択される8個のメモリセルを別々のメモリマット若しくはメモリブロックで構成すれば、8個のメモリセルに対する読み出し動作も8個並列に行なうことが可能である。
前記多値メモリセルの製造方法を図52〜図57を参照しながら説明する。
先ず、図52に例示されるように、抵抗率10Ωcmのp型半導体基板121の表面領域に、深さ250nmの溝内に酸化膜を埋め込み、CMP(Chemical Mechanical Polishing)法により平坦化した溝型素子分離領域122を形成した後、膜厚10nmの表面酸化膜を通して、所望の領域へ加速エネルギ1MeVのリンイオンを注入量1×1013/cm2、加速エネルギ500keVのリンイオンを注入量3×1012/cm2、加速エネルギ150keVのリンイオンを注入量1×1012/cm2注入して、n型ウエル領域125を形成する。加速エネルギ500keVのボロンイオンを注入量1×1013/cm2、加速エネルギ150keVのボロンイオンを注入量5×1012/cm2を注入して高耐圧p型ウエル領域124を形成する。加速エネルギ500keVのボロンイオンを注入量1×1013/cm2、加速エネルギ150keVのボロンイオンを注入量5×1012/cm2、加速エネルギ50keVのボロンイオンを注入量1×1012/cm2注入してメモリp型ウエル領域123を形成する。その後、メモリセル領域へ加速エネルギ50keVの2弗化ボロン(BF2)イオンを注入量7×1012/cm2注入して、メモリチャンネルインプラ領域126を形成する。電源電圧動作のPMOSトランジスタ領域へ、加速エネルギ50keVのリンイオンを注入量4×1012/cm2注入して、p型チャンネルエンハンスインプラ領域128を形成する。高耐圧NMOSトランジスタ領域へ、加速エネルギ50keVの2弗化ボロン(BF2)イオンを注入量3×1012/cm2注入して、n型チャンネルエンハンスインプラ領域127を形成する。その後、メモリセル領域と電源電圧動作のトランジスタ領域に膜厚4.5nmの薄膜ゲート酸化膜129を成長し、高耐圧トランジスタ領域に膜厚15nmの厚膜ゲート酸化膜130を成長させる。そして、CVD法により膜厚200nmのノンドープポリシリコン膜131を堆積し、メモリセル領域とNMOSトランジスタ領域へ加速エネルギ10keVのリンイオンを注入量4×1015/cm2注入して第1n型ゲート膜132を形成する。その後、メモリセル領域のみの前記n型ゲート膜132を加工してコントロールゲート133を形成する。
次に、図53に示すように、熱酸化法により膜厚3nmの下部酸化膜134を成長させ、その上部にCVD法により膜厚5nmのシリコン窒化膜135を堆積する。さらに膜厚5nmの上部酸化膜136を堆積した後、メモリセル領域以外の周辺領域の前記下部酸化膜134、シリコン窒化膜135、および上部酸化膜136を除去する。
次に、図54に示されるように、CVD法により膜厚50nmのノンドープポリシリコン膜を堆積し、メモリセル領域とNMOSトランジスタ領域へ加速エネルギ10keVのリンイオンを注入量2×1015/cm2注入して第2n型ゲート膜137を形成する。PMOSトランジスタ領域へ加速エネルギ10keVの2弗化ボロン(BF2)イオンを注入量5×1015/cm2注入してp型ゲート膜138を形成する。
さらに、図55に示したように、前記第1n型ゲート膜と第2n型ゲート膜の積層膜、及び前記p型ゲート膜を加工して、p型ゲート電極140とn型ゲト電極139を形成し、同一ゲート加工工程において、メモリセル領域の第2n型ゲート膜137をサイドスペーサ形状に加工してメモリセルのメモリゲート141を形成する。
次に、図56に示されるよいに、電源電圧動作のPMOSトランジスタ部のみへ加速エネルギ20keVの2弗化ボロンイオンを注入量2×1014/cm2と加速エネルギ10keVのリンイオンを注入量3×1013/cm2注入してp型イックステンション142を形成する。高耐圧NMOSトランジスタ部のみへ加速エネルギ30keVのリンイオンを注入量6×1012/cm2注入して低濃度n型ソース・ドレイン143を形成する。メモリセル領域のみへ加速エネルギ10keVの砒素イオンを注入量5×1014/cm2注入してメモリソース・ドレイン144を形成する。その後、CVD法で堆積しエッチバック法で加工した膜厚80nmの酸化膜サイドスペーサ145を形成し、周辺PMOSトランジスタ領域へ加速エネルギ20keVの2弗化ボロンイオンを注入量3×1015/cm2と注入して高濃度p型ソース・ドレインを、周辺NMOSトランジスタ領域へ30keVの砒素イオンを注入量3×1015/cm2注入して高濃度n型ソース・ドレインを形成する。その後、さらにCVD法で堆積した膜厚30nmの酸化膜146をメモリセル領域部のみを残してウエットエッチングにより除去し、周辺トランジスタのすべてのゲート電極上とソース・ドレイン上に膜厚40nmのコバルトシリサイド膜147を形成する。
最後に、図57に例示するように、CVD法により膜厚50nmのシリコン窒化膜148を堆積し、さらにCVD法により膜厚700nmのO3−TEOS膜149を堆積した後、接続すべき全てのゲート、およびソース・ドレイン上にプラグ穴を開口し、タングスティン(W)を埋め込んでプラグ150を形成し、膜厚200nmのタングスティン膜からなる第1金属配線151を形成して、本実施例の2ビット/セルフラッシュメモリの主要製造工程が完了する。さらに、図示はしないが、所望の金属配線を追加する工程と、パッシベーション膜の堆積とボンディング穴の開口を行って、最終工程まで完了する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、以上の説明では、本発明に係る不揮発性のメモリセルトランジスタのベストモードとしては、ドレイン側からのホットホールの注入と、ウェル領域からのエレクトロンの注入によって情報記憶を行なう構成を一例としたが、原理的にはそれに限定されない。エレクトロンの注入をメモリゲート側から行なうこと、FNトンネルの代わりにホットエレクトロンを注入すること、FNトンネルによるホットホール注入とホットエレクトロン注入との組み合わせを採用すること、等が可能である。また、書込み消去の概念が総体概念であり閾値電圧の高い状態を書込み、低い状態を消去と定義してもよい。書込み消去の各種印加電圧については当該メモリセルをオンチップするLSIの電源電圧、製造プロセスの世代、オンチップされる他の回路等との関係によって種々変更可能である。
電荷蓄積領域はシリコンナイトライド膜で構成することに限定されない。前記電荷蓄積領域には、絶縁膜に覆われた導電性浮遊ゲート電極(例えばポリシリコン電極)、又は絶縁膜に覆われた導電性微粒子層等を採用してよい。導電性微粒子層は、例えばポリシリコンをドット状とするナノドットによって構成することができる。
本発明に係る半導体集積回路装置はマイクロコンピュータのようなデータプロセッサに限定されず、更にはシステム・オンチップ化されたところの比較的論理規模の大きなシステムLSIなどにも広く適用することができる。