JP2002050706A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 所望のパターンを有するゲート電極およびコ
ントロールゲートを形成することができる、半導体装置
およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、不揮発性メモ
リトランジスタ１００におけるコントロールゲート１７
０と、電界効果型トランジスタ２００におけるゲート電
極２４０とを同時に形成する工程（ａ）を含む。工程
（ａ）は、コントロールゲート１６０およびゲート電極
２４０のための導電層５０を形成する工程（ａ−１）、
導電層５０を平坦化する工程（ａ−２）、導電層５０の
上に、パターニングされたレジスト層Ｒ２を形成する工
程（ａ−３）、およびレジスト層Ｒ２をマスクとして、
導電層５０の所定の部分を除去する工程（ａ−４）を含
む。
ントロールゲートを形成することができる、半導体装置
およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、不揮発性メモ
リトランジスタ１００におけるコントロールゲート１７
０と、電界効果型トランジスタ２００におけるゲート電
極２４０とを同時に形成する工程（ａ）を含む。工程
（ａ）は、コントロールゲート１６０およびゲート電極
２４０のための導電層５０を形成する工程（ａ−１）、
導電層５０を平坦化する工程（ａ−２）、導電層５０の
上に、パターニングされたレジスト層Ｒ２を形成する工
程（ａ−３）、およびレジスト層Ｒ２をマスクとして、
導電層５０の所定の部分を除去する工程（ａ−４）を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、不揮発性メモリトランジス
タと電界効果型トランジスタとを有する半導体装置およ
びその製造方法に関する。
その製造方法に関し、特に、不揮発性メモリトランジス
タと電界効果型トランジスタとを有する半導体装置およ
びその製造方法に関する。
【０００２】
【背景技術】近年、チップインターフェイス遅延の短
縮、ボード面積分のコスト低減、ボード設計開発のコス
ト低減などの観点から、各種回路の混載が要求されてい
る。
縮、ボード面積分のコスト低減、ボード設計開発のコス
ト低減などの観点から、各種回路の混載が要求されてい
る。
【０００３】
【発明が解決しようとする課題】本発明の目的は、所望
のパターンを有するゲート電極およびコントロールゲー
トを形成することができる、半導体装置およびその製造
方法を提供することにある。
のパターンを有するゲート電極およびコントロールゲー
トを形成することができる、半導体装置およびその製造
方法を提供することにある。
【０００４】本発明の他の目的は、スプリットゲート型
の不揮発性メモリトランジスタにおいて、安定した電気
的特性を有するコントロールゲートを形成することがで
きる半導体装置およびその製造方法を提供することにあ
る。
の不揮発性メモリトランジスタにおいて、安定した電気
的特性を有するコントロールゲートを形成することがで
きる半導体装置およびその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】（半導体装置の製造方
法）本発明の半導体装置の製造方法は、不揮発性メモリ
トランジスタと電界効果型トランジスタとを有する、半
導体装置の製造方法であって、前記不揮発性メモリトラ
ンジスタは、フローティングゲートと、コントロールゲ
ートとを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記コントロールゲートと前記ゲート電極
とを同時に形成する工程（ａ）を含み、前記工程（ａ）
は、前記コントロールゲートおよび前記ゲート電極のた
めの導電層を形成する工程（ａ−１）、前記導電層を平
坦化する工程（ａ−２）、前記導電層の上に、パターニ
ングされたレジスト層を形成する工程（ａ−３）、およ
び前記レジスト層をマスクとして、前記導電層の所定の
部分を除去する工程（ａ−４）を含む。
法）本発明の半導体装置の製造方法は、不揮発性メモリ
トランジスタと電界効果型トランジスタとを有する、半
導体装置の製造方法であって、前記不揮発性メモリトラ
ンジスタは、フローティングゲートと、コントロールゲ
ートとを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記コントロールゲートと前記ゲート電極
とを同時に形成する工程（ａ）を含み、前記工程（ａ）
は、前記コントロールゲートおよび前記ゲート電極のた
めの導電層を形成する工程（ａ−１）、前記導電層を平
坦化する工程（ａ−２）、前記導電層の上に、パターニ
ングされたレジスト層を形成する工程（ａ−３）、およ
び前記レジスト層をマスクとして、前記導電層の所定の
部分を除去する工程（ａ−４）を含む。
【０００６】本発明においては、前記工程（ａ）は、導
電層を平坦化する工程（ａ−２）を含む。そして、工程
（ａ−３）において、レジスト層は、平坦化された導電
層の上に形成される。このため、不揮発性メモリトラン
ジスタの形成予定領域におけるレジスト層の高さ分布
と、電界効果型トランジスタの形成予定領域におけるレ
ジスト層の高さ分布とを、均一にすることができる。こ
のため、レジスト層を露光する際において、不揮発性メ
モリトランジスタの形成予定領域におけるレジスト層の
焦点深度と、電界効果型トランジスタの形成予定領域に
おけるレジスト層の焦点深度とを均一にすることができ
る。その結果、本発明によれば、所望のパターンを有す
るレジスト層を形成することができる。したがって、所
望のパターンを有するコントロールゲートおよびゲート
電極を形成することができる。
電層を平坦化する工程（ａ−２）を含む。そして、工程
（ａ−３）において、レジスト層は、平坦化された導電
層の上に形成される。このため、不揮発性メモリトラン
ジスタの形成予定領域におけるレジスト層の高さ分布
と、電界効果型トランジスタの形成予定領域におけるレ
ジスト層の高さ分布とを、均一にすることができる。こ
のため、レジスト層を露光する際において、不揮発性メ
モリトランジスタの形成予定領域におけるレジスト層の
焦点深度と、電界効果型トランジスタの形成予定領域に
おけるレジスト層の焦点深度とを均一にすることができ
る。その結果、本発明によれば、所望のパターンを有す
るレジスト層を形成することができる。したがって、所
望のパターンを有するコントロールゲートおよびゲート
電極を形成することができる。
【０００７】前記工程（ａ−２）は、化学的機械的研磨
法により行われることができる。
法により行われることができる。
【０００８】前記工程（ａ−１）における導電層の厚さ
は、たとえば２３０〜４５０ｎｍである。前記工程（ａ
−２）において平坦化された導電層の上面の高さは、半
導体基板の表面を基準として、２３０〜４５０ｎｍであ
ることができる。
は、たとえば２３０〜４５０ｎｍである。前記工程（ａ
−２）において平坦化された導電層の上面の高さは、半
導体基板の表面を基準として、２３０〜４５０ｎｍであ
ることができる。
【０００９】前記電界効果型トランジスタは、前記不揮
発性メモリトランジスタを制御し若しくは駆動させるた
めの回路、又は前記不揮発性メモリトランジスタを使用
して動作する回路の構成要素であることができる。
発性メモリトランジスタを制御し若しくは駆動させるた
めの回路、又は前記不揮発性メモリトランジスタを使用
して動作する回路の構成要素であることができる。
【００１０】前記不揮発性メモリトランジスタは、スタ
ックド型であることができる。
ックド型であることができる。
【００１１】前記不揮発性メモリトランジスタは、スプ
リットゲート型であってもよい。不揮発性メモリトラン
ジスタがスプリットゲート型である場合には、コントロ
ールゲートの上面を平坦化することにより、次の効果が
奏される。コントロールゲートの上に、シリサイドを形
成するための金属層をスパッタ法により形成する際、金
属層のつきまわり特性が改善される。すなわち、コント
ロールゲートの上に、シリサイドを形成するための金属
層をより確実に形成することができる。その結果、より
安定した電気的特性を有するコントロールゲートを形成
することができる。
リットゲート型であってもよい。不揮発性メモリトラン
ジスタがスプリットゲート型である場合には、コントロ
ールゲートの上面を平坦化することにより、次の効果が
奏される。コントロールゲートの上に、シリサイドを形
成するための金属層をスパッタ法により形成する際、金
属層のつきまわり特性が改善される。すなわち、コント
ロールゲートの上に、シリサイドを形成するための金属
層をより確実に形成することができる。その結果、より
安定した電気的特性を有するコントロールゲートを形成
することができる。
【００１２】本発明の半導体装置の製造方法により得ら
れた半導体装置は、たとえば、次の態様を有する。
れた半導体装置は、たとえば、次の態様を有する。
【００１３】（半導体装置）本発明の半導体装置は、不
揮発性メモリトランジスタと電界効果型トランジスタと
を有する半導体装置であって、前記不揮発性メモリトラ
ンジスタは、フローティングゲートと、コントロールゲ
ートとを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記コントロールゲートの上面と、前記ゲ
ート電極の上面とは、同一のレベルにある。
揮発性メモリトランジスタと電界効果型トランジスタと
を有する半導体装置であって、前記不揮発性メモリトラ
ンジスタは、フローティングゲートと、コントロールゲ
ートとを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記コントロールゲートの上面と、前記ゲ
ート電極の上面とは、同一のレベルにある。
【００１４】ここで、「同一のレベル」とは、半導体基
板の表面を基準として、高さがほぼ同一であることをい
う。
板の表面を基準として、高さがほぼ同一であることをい
う。
【００１５】前記コントロールゲートの上面および前記
ゲート電極の上面は、平坦であることができる。
ゲート電極の上面は、平坦であることができる。
【００１６】前記ゲート電極の上面の高さは、半導体基
板の表面を基準として２３０〜４５０ｎｍである。
板の表面を基準として２３０〜４５０ｎｍである。
【００１７】前記コントロールゲートおよび前記ゲート
電極は、同一の成膜工程で形成されていることができ
る。
電極は、同一の成膜工程で形成されていることができ
る。
【００１８】前記電界効果型トランジスタは、前記不揮
発性メモリトランジスタを制御し若しくは駆動させるた
めの回路、又は前記不揮発性メモリトランジスタを使用
して動作する回路の構成要素であることができる。
発性メモリトランジスタを制御し若しくは駆動させるた
めの回路、又は前記不揮発性メモリトランジスタを使用
して動作する回路の構成要素であることができる。
【００１９】前記不揮発性メモリトランジスタは、スタ
ックド型またはスプリットゲート型であることができ
る。
ックド型またはスプリットゲート型であることができ
る。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２１】［半導体装置］以下、実施の形態に係る半
導体装置について説明する。図１は、実施の形態に係る
半導体装置を模式的に示す断面図である。
導体装置について説明する。図１は、実施の形態に係る
半導体装置を模式的に示す断面図である。
【００２２】半導体装置１０００は、不揮発性メモリト
ランジスタ１００と、ＭＯＳトランジスタ（電界効果型
トランジスタ）２００とを有する。
ランジスタ１００と、ＭＯＳトランジスタ（電界効果型
トランジスタ）２００とを有する。
【００２３】不揮発性メモリトランジスタ（以下「メモ
リトランジスタ」という）１００は、スタックド型であ
る。具体的には、メモリトランジスタ１００は、第１の
ゲート絶縁層１１０と、第１のソース領域１２０と、第
１のドレイン領域１３０とを有する。第１のゲート絶縁
層１１０の上には、フローティングゲート１４０、中間
絶縁層１５０およびコントロールゲート１６０が積層さ
れている。フローティングゲート１４０、中間絶縁層１
５０およびコントロールゲート１６０のサイドには、サ
イドウオール１７０が形成されている。第１のゲート絶
縁層１１０と第１のソース領域１２０との間の半導体基
板１０には、エクステンション層１２２が形成されてい
る。また、第１のゲート絶縁層１１０と第１のドレイン
領域１３０との間の半導体基板１０にも、エクステンシ
ョン層１３２が形成されている。コントロールゲート１
６０および第１のソース／ドレイン領域１２０，１３０
の上には、シリサイド層１８０が形成されている。
リトランジスタ」という）１００は、スタックド型であ
る。具体的には、メモリトランジスタ１００は、第１の
ゲート絶縁層１１０と、第１のソース領域１２０と、第
１のドレイン領域１３０とを有する。第１のゲート絶縁
層１１０の上には、フローティングゲート１４０、中間
絶縁層１５０およびコントロールゲート１６０が積層さ
れている。フローティングゲート１４０、中間絶縁層１
５０およびコントロールゲート１６０のサイドには、サ
イドウオール１７０が形成されている。第１のゲート絶
縁層１１０と第１のソース領域１２０との間の半導体基
板１０には、エクステンション層１２２が形成されてい
る。また、第１のゲート絶縁層１１０と第１のドレイン
領域１３０との間の半導体基板１０にも、エクステンシ
ョン層１３２が形成されている。コントロールゲート１
６０および第１のソース／ドレイン領域１２０，１３０
の上には、シリサイド層１８０が形成されている。
【００２４】ＭＯＳトランジスタ２００は、第２のゲー
ト絶縁層２１０と、第２のソース領域２２０と、第２の
ドレイン領域２３０とを有する。第２のゲート絶縁層２
１０の上には、ゲート電極２４０が形成されている。ゲ
ート電極２４０のサイドには、サイドウオール２７０が
形成されている。第２のゲート絶縁層２１０と第２のソ
ース領域２２０との間の半導体基板１０には、エクステ
ンション層２２２が形成されている。また、第２のゲー
ト絶縁層２１０と第２のドレイン領域２３０との間の半
導体基板１０にも、エクステンション層２３２が形成さ
れている。ゲート電極２４０および第２のソース／ドレ
イン領域２２０，２３０の上には、シリサイド層２８０
が形成されている。
ト絶縁層２１０と、第２のソース領域２２０と、第２の
ドレイン領域２３０とを有する。第２のゲート絶縁層２
１０の上には、ゲート電極２４０が形成されている。ゲ
ート電極２４０のサイドには、サイドウオール２７０が
形成されている。第２のゲート絶縁層２１０と第２のソ
ース領域２２０との間の半導体基板１０には、エクステ
ンション層２２２が形成されている。また、第２のゲー
ト絶縁層２１０と第２のドレイン領域２３０との間の半
導体基板１０にも、エクステンション層２３２が形成さ
れている。ゲート電極２４０および第２のソース／ドレ
イン領域２２０，２３０の上には、シリサイド層２８０
が形成されている。
【００２５】メモリトランジスタ１００のコントロール
ゲート１６０の上面と、ＭＯＳトランジスタ２００のゲ
ート電極２４０の上面とは、同一のレベルにある。ま
た、コントロールゲート１６０の上面およびゲート電極
２４０の上面は、平坦である。
ゲート１６０の上面と、ＭＯＳトランジスタ２００のゲ
ート電極２４０の上面とは、同一のレベルにある。ま
た、コントロールゲート１６０の上面およびゲート電極
２４０の上面は、平坦である。
【００２６】［半導体装置の製造方法］以下、実施の形
態に係る半導体装置の製造方法について説明する。図２
〜図５は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
態に係る半導体装置の製造方法について説明する。図２
〜図５は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
【００２７】（１）図２（ａ）に示すように、半導体基
板１０の上に、第１の酸化シリコン層２０を形成する。
第１の酸化シリコン層２０は、第１のゲート絶縁層１１
０を形成するために形成される。第１の酸化シリコン層
２０は、たとえば熱酸化法により形成することができ
る。第１の酸化シリコン層２０の厚さは、所望とする第
１のゲート絶縁層１１０の性能を考慮して規定され、た
とえば７．５〜１２ｎｍである。
板１０の上に、第１の酸化シリコン層２０を形成する。
第１の酸化シリコン層２０は、第１のゲート絶縁層１１
０を形成するために形成される。第１の酸化シリコン層
２０は、たとえば熱酸化法により形成することができ
る。第１の酸化シリコン層２０の厚さは、所望とする第
１のゲート絶縁層１１０の性能を考慮して規定され、た
とえば７．５〜１２ｎｍである。
【００２８】次に、第１の酸化シリコン層２０の上に、
第１のポリシリコン層３０を形成する。第１のポリシリ
コン層３０は、フローティングゲート１４０を形成する
ために形成される。第１のポリシリコン層３０は、たと
えばＣＶＤ法により形成することができる。第１のポリ
シリコン層３０の厚さは、所望とするフローティングゲ
ート１４０の性能を考慮して規定され、たとえば１００
〜１８０ｎｍである。
第１のポリシリコン層３０を形成する。第１のポリシリ
コン層３０は、フローティングゲート１４０を形成する
ために形成される。第１のポリシリコン層３０は、たと
えばＣＶＤ法により形成することができる。第１のポリ
シリコン層３０の厚さは、所望とするフローティングゲ
ート１４０の性能を考慮して規定され、たとえば１００
〜１８０ｎｍである。
【００２９】次に、第１のポリシリコン層３０の上に、
所定のパターンを有する第１のレジスト層Ｒ１を形成す
る。第１のレジスト層Ｒ１は、フローティングゲート１
４０の形成予定領域を覆っている。
所定のパターンを有する第１のレジスト層Ｒ１を形成す
る。第１のレジスト層Ｒ１は、フローティングゲート１
４０の形成予定領域を覆っている。
【００３０】（２）次に、第１のレジスト層Ｒ１をマス
クとして、第１のポリシリコン層３０および第１の酸化
シリコン層２０をエッチングする。こうして、図２
（ｂ）に示すように、メモリトランジスタ形成予定領域
Ａ１００において、第１のゲート絶縁層１１０およびフ
ローティングゲート１４０が形成される。その後、第１
のレジスト層Ｒ１を除去する。
クとして、第１のポリシリコン層３０および第１の酸化
シリコン層２０をエッチングする。こうして、図２
（ｂ）に示すように、メモリトランジスタ形成予定領域
Ａ１００において、第１のゲート絶縁層１１０およびフ
ローティングゲート１４０が形成される。その後、第１
のレジスト層Ｒ１を除去する。
【００３１】（３）次に、図３（ａ）に示すように、全
面に、第２の酸化シリコン層４０を形成する。第２の酸
化シリコン層４０は、中間絶縁層１５０および第２のゲ
ート絶縁層２１０を形成するために形成される。第２の
酸化シリコン層４０は、たとえばＣＶＤ法により形成さ
れる。第２の酸化シリコン層４０の厚さは、所望とする
中間絶縁層１５０および第２のゲート絶縁層２１０の性
能を考慮して規定され、たとえば１５〜５０ｎｍであ
る。
面に、第２の酸化シリコン層４０を形成する。第２の酸
化シリコン層４０は、中間絶縁層１５０および第２のゲ
ート絶縁層２１０を形成するために形成される。第２の
酸化シリコン層４０は、たとえばＣＶＤ法により形成さ
れる。第２の酸化シリコン層４０の厚さは、所望とする
中間絶縁層１５０および第２のゲート絶縁層２１０の性
能を考慮して規定され、たとえば１５〜５０ｎｍであ
る。
【００３２】次に、全面に、第２のポリシリコン層５０
を形成する。第２のポリシリコン層５０は、コントロー
ルゲート１６０およびゲート電極２４０を形成するため
に形成される。第２のポリシリコン層５０は、たとえば
ＣＶＤ法により形成することができる。第２のポリシリ
コン層５０の厚さは、たとえば２３０〜４５０ｎｍ、好
ましくは２５０〜３００ｎｍである。
を形成する。第２のポリシリコン層５０は、コントロー
ルゲート１６０およびゲート電極２４０を形成するため
に形成される。第２のポリシリコン層５０は、たとえば
ＣＶＤ法により形成することができる。第２のポリシリ
コン層５０の厚さは、たとえば２３０〜４５０ｎｍ、好
ましくは２５０〜３００ｎｍである。
【００３３】（４）次に、図３（ｂ）に示すように、第
２のポリシリコン層５０を平坦化する。この平坦化によ
り、メモリトランジスタ形成予定領域Ａ１００における
第２のポリシリコン層５０の上面と、ＭＯＳトランジス
タ形成予定領域Ａ２００における第２のポリシリコン層
５０の上面とが同一のレベルとなる。つまり、メモリト
ランジスタ形成予定領域Ａ１００における第２のポリシ
リコン層５０の上面の高さと、ＭＯＳトランジスタ形成
予定領域Ａ２００における第２のポリシリコン層５０の
上面の高さとが同程度となる。第２のポリシリコン層５
０を平坦化する方法は、特に限定されず、たとえば化学
的機械的研磨法（ＣＭＰ法）を挙げることができる。平
坦化後における第２のポリシリコン層５０の厚さは、所
望とするコントロールゲート１４０およびゲート電極２
４０の性能を考慮して規定され、たとえば、半導体基板
１０の表面を基準として２３０〜４５０ｎｍ、好ましく
は２５０〜３００ｎｍである。
２のポリシリコン層５０を平坦化する。この平坦化によ
り、メモリトランジスタ形成予定領域Ａ１００における
第２のポリシリコン層５０の上面と、ＭＯＳトランジス
タ形成予定領域Ａ２００における第２のポリシリコン層
５０の上面とが同一のレベルとなる。つまり、メモリト
ランジスタ形成予定領域Ａ１００における第２のポリシ
リコン層５０の上面の高さと、ＭＯＳトランジスタ形成
予定領域Ａ２００における第２のポリシリコン層５０の
上面の高さとが同程度となる。第２のポリシリコン層５
０を平坦化する方法は、特に限定されず、たとえば化学
的機械的研磨法（ＣＭＰ法）を挙げることができる。平
坦化後における第２のポリシリコン層５０の厚さは、所
望とするコントロールゲート１４０およびゲート電極２
４０の性能を考慮して規定され、たとえば、半導体基板
１０の表面を基準として２３０〜４５０ｎｍ、好ましく
は２５０〜３００ｎｍである。
【００３４】（５）次に、図４（ａ）に示すように、第
２のポリシリコン層５０の上に、第２のレジスト層Ｒ２
を塗布する。ここで、第２のポリシリコン層５０は平坦
化されていることから、メモリトランジスタ形成予定領
域Ａ１００における第２のレジスト層Ｒ２の高さ分布
と、ＭＯＳトランジスタ形成予定領域Ａ２００における
第２のレジスト層Ｒ２の高さ分布とが同程度となる。
２のポリシリコン層５０の上に、第２のレジスト層Ｒ２
を塗布する。ここで、第２のポリシリコン層５０は平坦
化されていることから、メモリトランジスタ形成予定領
域Ａ１００における第２のレジスト層Ｒ２の高さ分布
と、ＭＯＳトランジスタ形成予定領域Ａ２００における
第２のレジスト層Ｒ２の高さ分布とが同程度となる。
【００３５】次に、第２のレジスト層Ｒ２を露光、現像
することにより、図４（ｂ）に示すように、第２のレジ
スト層Ｒ２をパターニングする。メモリトランジスタ形
成予定領域Ａ１００における第２のレジスト層Ｒ２の幅
は、第２のレジスト層Ｒ２とフローティングゲート１４
０との間にマージンを確保する観点から、フローティン
グゲート１４０の幅より狭いことが好ましい。この第２
のレジスト層Ｒ２のパターニングにおいて、次のような
作用効果が奏される。
することにより、図４（ｂ）に示すように、第２のレジ
スト層Ｒ２をパターニングする。メモリトランジスタ形
成予定領域Ａ１００における第２のレジスト層Ｒ２の幅
は、第２のレジスト層Ｒ２とフローティングゲート１４
０との間にマージンを確保する観点から、フローティン
グゲート１４０の幅より狭いことが好ましい。この第２
のレジスト層Ｒ２のパターニングにおいて、次のような
作用効果が奏される。
【００３６】メモリトランジスタ形成予定領域Ａ１００
における第２のレジスト層Ｒ２の高さ分布と、ＭＯＳト
ランジスタ形成予定領域Ａ２００における第２のレジス
ト層Ｒ２の高さ分布とが同程度ある。このため、メモリ
トランジスタ形成予定領域Ａ１００における第２のレジ
スト層Ｒ２の焦点深度と、ＭＯＳトランジスタ形成予定
領域Ａ２００における第２のレジスト層Ｒ２の焦点深度
とが同程度になる。その結果、所望のパターンを有する
第２のレジスト層Ｒ２を形成することができる。
における第２のレジスト層Ｒ２の高さ分布と、ＭＯＳト
ランジスタ形成予定領域Ａ２００における第２のレジス
ト層Ｒ２の高さ分布とが同程度ある。このため、メモリ
トランジスタ形成予定領域Ａ１００における第２のレジ
スト層Ｒ２の焦点深度と、ＭＯＳトランジスタ形成予定
領域Ａ２００における第２のレジスト層Ｒ２の焦点深度
とが同程度になる。その結果、所望のパターンを有する
第２のレジスト層Ｒ２を形成することができる。
【００３７】次に、図４（ｃ）に示すように、第２のレ
ジスト層Ｒ２をマスクとして、第２のポリシリコン層５
０および第２の酸化シリコン層４０をエッチングする。
そして、さらに、フローティングゲート１４０および第
１のゲート絶縁層１５０の両端部をエッチングする。こ
うして、メモリトランジスタ形成予定領域Ａ１００にお
いて中間絶縁層１５０およびコントロールゲート１６０
が形成され、ＭＯＳトランジスタ形成予定領域Ａ２００
においてゲート電極２４０および第２のゲート絶縁層２
１０が形成される。そして、フローティングゲート１４
０および第１のゲート絶縁層１１０の一部がエッチング
されることから、コントロールゲート１６０および中間
絶縁層１５０の側面と、フローティングゲート１４０お
よび第１のゲート絶縁層１１０の側面とが面一となる。
その後、第２のレジスト層Ｒ２を除去する。
ジスト層Ｒ２をマスクとして、第２のポリシリコン層５
０および第２の酸化シリコン層４０をエッチングする。
そして、さらに、フローティングゲート１４０および第
１のゲート絶縁層１５０の両端部をエッチングする。こ
うして、メモリトランジスタ形成予定領域Ａ１００にお
いて中間絶縁層１５０およびコントロールゲート１６０
が形成され、ＭＯＳトランジスタ形成予定領域Ａ２００
においてゲート電極２４０および第２のゲート絶縁層２
１０が形成される。そして、フローティングゲート１４
０および第１のゲート絶縁層１１０の一部がエッチング
されることから、コントロールゲート１６０および中間
絶縁層１５０の側面と、フローティングゲート１４０お
よび第１のゲート絶縁層１１０の側面とが面一となる。
その後、第２のレジスト層Ｒ２を除去する。
【００３８】次に、図５（ａ）に示すように、半導体基
板１０内に、不純物をイオン注入し、エクステンション
層１２２，１３２，２２２，２３２を形成する。
板１０内に、不純物をイオン注入し、エクステンション
層１２２，１３２，２２２，２３２を形成する。
【００３９】次に、フローティングゲート１４０および
コントロールゲート１６０のサイドにおいて、サイドウ
オール１７０を形成する。また、同時に、ゲート電極２
４０のサイドにおいて、サイドウオール２５０を形成す
る。サイドウオール１７０，２７０は、たとえば次のよ
うにして形成することができる。ＣＶＤ法などによっ
て、シリコン酸化膜（図示せず）を全面に形成する。次
いで、反応性イオンエッチングなどによって、シリコン
酸化膜を異方性エッチングすることにより、サイドウォ
ール１７０，２７０を形成することができる。
コントロールゲート１６０のサイドにおいて、サイドウ
オール１７０を形成する。また、同時に、ゲート電極２
４０のサイドにおいて、サイドウオール２５０を形成す
る。サイドウオール１７０，２７０は、たとえば次のよ
うにして形成することができる。ＣＶＤ法などによっ
て、シリコン酸化膜（図示せず）を全面に形成する。次
いで、反応性イオンエッチングなどによって、シリコン
酸化膜を異方性エッチングすることにより、サイドウォ
ール１７０，２７０を形成することができる。
【００４０】次に、半導体基板１０内に、不純物をイオ
ン注入し、第１のソース／ドレイン領域１２０，１３２
および第２のソース／ドレイン領域２２０，２３０を形
成する。
ン注入し、第１のソース／ドレイン領域１２０，１３２
および第２のソース／ドレイン領域２２０，２３０を形
成する。
【００４１】次に、図５（ｂ）に示すように、全面に、
シリサイド層１８０，２８０のための金属層８０を形成
する。金属層８０は、たとえばスパッタ法により形成す
ることができる。金属層８０の材質としては、たとえば
チタン、コバルト、ニッケルを挙げることができる。金
属層８０の膜厚は、たとえば１０〜２５ｎｍである。
シリサイド層１８０，２８０のための金属層８０を形成
する。金属層８０は、たとえばスパッタ法により形成す
ることができる。金属層８０の材質としては、たとえば
チタン、コバルト、ニッケルを挙げることができる。金
属層８０の膜厚は、たとえば１０〜２５ｎｍである。
【００４２】次に、図１に示すように、熱処理して、シ
リサイド層１８０，２８０を形成する。具体的には、第
１および第２のソース／ドレイン領域１２０，１３０，
２２０，２３０におけるシリコン基板１０の上面、コン
トロールゲート１６０の上面およびゲート電極２４０の
上面をシリサイド化する。こうして、第１および第２の
ソース／ドレイン領域１２０，１３０，２２０，２３
０、コントロールゲート１６０およびゲート電極２４０
の上において、シリサイド層１８０，２８０が形成され
る。熱処理の温度は、シリサイド化ができれば特に限定
されず、たとえば、チタンの場合７００〜７５０℃であ
る。熱処理の時間は、熱処理の温度を考慮して規定さ
れ、たとえば１０〜３０秒である。その後、未反応の金
属層８０を除去する。こうして、メモリトランジスタ１
００およびＭＯＳトランジスタ２００が形成される。
リサイド層１８０，２８０を形成する。具体的には、第
１および第２のソース／ドレイン領域１２０，１３０，
２２０，２３０におけるシリコン基板１０の上面、コン
トロールゲート１６０の上面およびゲート電極２４０の
上面をシリサイド化する。こうして、第１および第２の
ソース／ドレイン領域１２０，１３０，２２０，２３
０、コントロールゲート１６０およびゲート電極２４０
の上において、シリサイド層１８０，２８０が形成され
る。熱処理の温度は、シリサイド化ができれば特に限定
されず、たとえば、チタンの場合７００〜７５０℃であ
る。熱処理の時間は、熱処理の温度を考慮して規定さ
れ、たとえば１０〜３０秒である。その後、未反応の金
属層８０を除去する。こうして、メモリトランジスタ１
００およびＭＯＳトランジスタ２００が形成される。
【００４３】以下、実施の形態に係る半導体装置の製造
方法の作用効果を説明する。
方法の作用効果を説明する。
【００４４】実施の形態に係る半導体装置の製造方法に
おいては、第２のポリシリコン層５０を厚く堆積させ、
その第２のポリシリコン層５０を平坦化している。この
ため、メモリトランジスタ形成予定領域Ａ１００におけ
る第２のレジスト層Ｒ２の焦点深度と、ＭＯＳトランジ
スタ形成予定領域Ａ２００における第２のレジスト層Ｒ
２の焦点深度とを合わすことができる。その結果、所望
のパターンを有する第２のレジスト層Ｒ２を形成するこ
とができる。したがって、本実施の形態によれば、所望
のパターンを有するコントロールゲート１６０およびゲ
ート電極２４０を形成することができる。
おいては、第２のポリシリコン層５０を厚く堆積させ、
その第２のポリシリコン層５０を平坦化している。この
ため、メモリトランジスタ形成予定領域Ａ１００におけ
る第２のレジスト層Ｒ２の焦点深度と、ＭＯＳトランジ
スタ形成予定領域Ａ２００における第２のレジスト層Ｒ
２の焦点深度とを合わすことができる。その結果、所望
のパターンを有する第２のレジスト層Ｒ２を形成するこ
とができる。したがって、本実施の形態によれば、所望
のパターンを有するコントロールゲート１６０およびゲ
ート電極２４０を形成することができる。
【００４５】［変形例］上記の実施の形態は、たとえば
次の変更が可能である。
次の変更が可能である。
【００４６】メモリトランジスタは、図６に示すよう
に、スプリットゲート型のメモリトランジスタ３００で
あってもよい。この場合、スプリットゲート型のメモリ
トランジスタ３００のコントロールゲート３６０と、Ｍ
ＯＳトランジスタ２００のゲート電極２４０とを同時に
形成することができる。また、スプリットゲート型のメ
モリトランジスタ３００の中間絶縁層３５０と、ＭＯＳ
トランジスタ２００の第２のゲート絶縁層２１０を同時
に形成することができる。
に、スプリットゲート型のメモリトランジスタ３００で
あってもよい。この場合、スプリットゲート型のメモリ
トランジスタ３００のコントロールゲート３６０と、Ｍ
ＯＳトランジスタ２００のゲート電極２４０とを同時に
形成することができる。また、スプリットゲート型のメ
モリトランジスタ３００の中間絶縁層３５０と、ＭＯＳ
トランジスタ２００の第２のゲート絶縁層２１０を同時
に形成することができる。
【００４７】不揮発性メモリトランジスタ３００がスプ
リットゲート型である場合には、コントロールゲート３
６０の上面を平坦化することにより、次の効果が奏され
る。コントロールゲート３６０の上に、シリサイド層１
８０を形成するための金属層をスパッタ法により形成す
る際、金属層のつきまわり特性が改善される。すなわ
ち、コントロールゲート３６０の上に、シリサイド層１
８０を形成するための金属層をより確実に形成すること
ができる。その結果、より安定した電気的特性を有する
コントロールゲート３６０を形成することができる。
リットゲート型である場合には、コントロールゲート３
６０の上面を平坦化することにより、次の効果が奏され
る。コントロールゲート３６０の上に、シリサイド層１
８０を形成するための金属層をスパッタ法により形成す
る際、金属層のつきまわり特性が改善される。すなわ
ち、コントロールゲート３６０の上に、シリサイド層１
８０を形成するための金属層をより確実に形成すること
ができる。その結果、より安定した電気的特性を有する
コントロールゲート３６０を形成することができる。
【００４８】［エンベデット半導体装置への適用例］上
記実施の形態の半導体装置が適用された、エンベデット
半導体装置のレイアウトを示す模式図である。この例で
は、エンベデット半導体装置２０００は、フラッシュメ
モリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、
アナログ回路９６とがＳＯＧ（Sea of Gate）に混載
されている。実施の形態に係るメモリトランジスタ１０
０，３００は、フラッシュメモリ９０の構成要素であ
る。実施の形態に係るＭＯＳトランジスタ２００は、Ｓ
ＲＡＭメモリ９２、ＲＩＳＣ９４またはアナログ回路９
６の構成要素として適用させることができる。また、実
施の形態に係るＭＯＳトランジスタ２００は、フラッシ
ュメモリ９０における、Ｙゲート、センスアンプ、入出
力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ
またはアドレスバッファに適用させることができる。
記実施の形態の半導体装置が適用された、エンベデット
半導体装置のレイアウトを示す模式図である。この例で
は、エンベデット半導体装置２０００は、フラッシュメ
モリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、
アナログ回路９６とがＳＯＧ（Sea of Gate）に混載
されている。実施の形態に係るメモリトランジスタ１０
０，３００は、フラッシュメモリ９０の構成要素であ
る。実施の形態に係るＭＯＳトランジスタ２００は、Ｓ
ＲＡＭメモリ９２、ＲＩＳＣ９４またはアナログ回路９
６の構成要素として適用させることができる。また、実
施の形態に係るＭＯＳトランジスタ２００は、フラッシ
ュメモリ９０における、Ｙゲート、センスアンプ、入出
力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ
またはアドレスバッファに適用させることができる。
【００４９】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図６】変形例に係る半導体装置を模式的に示す断面図
である。
である。
【図７】本発明の半導体装置を適用したエンベデット半
導体装置の一例を模式的に示す平面図である。
導体装置の一例を模式的に示す平面図である。
１０ 半導体基板 ２０ 第１の酸化シリコン層 ３０ 第１のポリシリコン層 ４０ 第２の酸化シリコン層 ５０ 第２のポリシリコン層 １００ 不揮発性メモリトランジスタ １１０ ゲート絶縁層 １２０ ソース領域 １３０ ドレイン領域 １２２，１３２ エクステンション層 １４０ フローティングゲート １５０ 中間絶縁層 １６０ コントロールゲート １７０ サイドウオール １８０ シリサイド層 ２００ ＭＯＳトランジスタ ２１０ ゲート絶縁層 ２２０ ソース領域 ２３０ ドレイン領域 ２２２，２３２ エクステンション層 ２４０ ゲート電極 ２７０ サイドウオール ２８０ シリサイド層 １０００ 半導体装置 Ａ１００ メモリトランジスタ形成予定領域 Ａ２００ ＭＯＳトランジスタ形成予定領域 Ｒ１，Ｒ２，Ｒ３，Ｒ４ レジスト層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA01 AA09 AA21 AA22 AA25 AA33 AA63 AB03 AB08 AD15 AD16 AD41 AD62 AG07 AG30 AG40 5F083 BS00 EP02 EP03 EP14 EP23 EP24 EP33 EP62 EP67 ER22 JA35 JA39 JA53 PR34 PR40 PR43 PR45 PR53 PR55 ZA05 ZA07 ZA12 ZA13 ZA14
Claims (14)
- 【請求項１】 不揮発性メモリトランジスタと電界効果
型トランジスタとを有する、半導体装置の製造方法であ
って、 前記不揮発性メモリトランジスタは、フローティングゲ
ートと、コントロールゲートとを有し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記コントロールゲートと前記ゲート電極とを同時に形
成する工程（ａ）を含み、 前記工程（ａ）は、前記コントロールゲートおよび前記
ゲート電極のための導電層を形成する工程（ａ−１）、 前記導電層を平坦化する工程（ａ−２）、 前記導電層の上に、パターニングされたレジスト層を形
成する工程（ａ−３）、および前記レジスト層をマスク
として、前記導電層の所定の部分を除去する工程（ａ−
４）を含む、半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記工程（ａ−２）は、化学的機械的研磨法により行わ
れる、半導体装置の製造方法。 - 【請求項３】 請求項１または２において、 前記工程（ａ−１）における導電層の厚さは、２３０〜
４５０ｎｍである、半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記工程（ａ−２）において平坦化された導電層の上面
の高さは、半導体基板の表面を基準として、２３０〜４
５０ｎｍである、半導体装置の製造方法。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記電界効果型トランジスタは、前記不揮発性メモリト
ランジスタを制御し若しくは駆動させるための回路、又
は前記不揮発性メモリトランジスタを使用して動作する
回路の構成要素である、半導体装置の製造方法。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記不揮発性メモリトランジスタは、スタックド型であ
る、半導体装置の製造方法。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記不揮発性メモリトランジスタは、スプリットゲート
型である、半導体装置の製造方法。 - 【請求項８】 不揮発性メモリトランジスタと電界効果
型トランジスタとを有する半導体装置であって、 前記不揮発性メモリトランジスタは、フローティングゲ
ートと、コントロールゲートとを有し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記コントロールゲートの上面と、前記ゲート電極の上
面とは、同一のレベルにある、半導体装置。 - 【請求項９】 請求項８において、 前記コントロールゲートの上面および前記ゲート電極の
上面は、平坦である、半導体装置。 - 【請求項１０】 請求項８または９において、 前記ゲート電極の上面の高さは、半導体基板の表面を基
準として２３０〜４５０ｎｍである、半導体装置。 - 【請求項１１】 請求項８〜１０のいずれかにおいて、 前記コントロールゲートおよび前記ゲート電極は、同一
の成膜工程で形成された、半導体装置。 - 【請求項１２】 請求項８〜１１のいずれかにおいて、 前記電界効果型トランジスタは、前記不揮発性メモリト
ランジスタを制御し若しくは駆動させるための回路、又
は前記不揮発性メモリトランジスタを使用して動作する
回路の構成要素である、半導体装置。 - 【請求項１３】 請求項８〜１２のいずれかにおいて、 前記不揮発性メモリトランジスタは、スタックド型であ
る、半導体装置。 - 【請求項１４】 請求項８〜１２のいずれかにおいて、 前記不揮発性メモリトランジスタは、スプリットゲート
型である、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234465A JP2002050706A (ja) | 2000-08-02 | 2000-08-02 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234465A JP2002050706A (ja) | 2000-08-02 | 2000-08-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050706A true JP2002050706A (ja) | 2002-02-15 |
Family
ID=18726831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000234465A Withdrawn JP2002050706A (ja) | 2000-08-02 | 2000-08-02 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP2002050706A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP2006032761A (ja) * | 2004-07-20 | 2006-02-02 | Renesas Technology Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2006253652A (ja) * | 2005-03-08 | 2006-09-21 | Magnachip Semiconductor Ltd | 不揮発性メモリ素子及びその製造方法 |
-
2000
- 2000-08-02 JP JP2000234465A patent/JP2002050706A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032761A (ja) * | 2004-07-20 | 2006-02-02 | Renesas Technology Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2006253652A (ja) * | 2005-03-08 | 2006-09-21 | Magnachip Semiconductor Ltd | 不揮発性メモリ素子及びその製造方法 |
| US8541277B2 (en) | 2005-03-08 | 2013-09-24 | Magnachip Semiconductor Ltd. | Non-volatile memory device and method for fabricating the same |
| JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP4541220B2 (ja) * | 2005-04-13 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071002 |