JP2006253652A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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Abstract

【課題】選択ゲートがフローティングゲートの両方の壁に形成されて不揮発性メモリセルのチャネル長が増加するのを防止して、セル電流が減少することを防止しながら、セルの面積を減少させることのできる不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ素子は、基板と、該基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、前記誘電体膜の一方の壁に形成された選択ゲートと、該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域とを含む。
【選択図】図５

Description

本発明は、不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法に関し、特に、スプリットゲート型（split gate type）セル構造を有する不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法に関する。
通常、不揮発性メモリ素子（nonvolatile memory device）は、電源が遮断されてもメモリセルに格納されたデータが損失されないという長所を持っているので、ＰＣバイアス用、セットトップボックス、プリンタ及びネットワークサーバなどのデータ格納用に多く使用されている。特に、最近では、大衆的に広く普及して使用されているデジタルカメラ、携帯電話及びスマートカードなどでも多く使用されている。
代表的な不揮発性メモリ素子には、フラッシュメモリ素子とＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）素子が広く使用されている。このうち、ＥＥＰＲＯＭ素子のセルのプログラム動作は、熱電子（hot electron）注入方式を利用して行い、消去動作は、Ｆ−Ｎ（Fouler Nordheim）トンネルリング方式を利用して行う。
熱電子注入方式は、セルのドレインに電圧を印加して、ドレイン側に熱電子を形成させた後、コントロールゲートに高電圧を印加して、ドレイン側に形成された熱電子をフローティングゲートに注入させて、セルのしきい電圧を高める方式である。Ｆ−Ｎトンネルリング方式は、ソースまたは基板に高電圧を印加して、プログラム動作によりフローティングゲートに注入された電子を放出させて、セルのしきい電圧を低くする方式である。
ＥＥＰＲＯＭ素子のセルは、単純積層構造のＥＴＯＸ（Electrically Tunneling Oxide）セルと１セル当たり２つのトランジスタからなるスプリットゲート型セルに区分される。
ＥＴＯＸセルは、ゲートを構成する電荷格納用フローティングゲート及び駆動電源が印加されるコントロールゲートが積層された構造からなる。これに対し、スプリットゲート型セルは、選択トランジスタとセルトランジスタの２つを１つの選択ゲートで利用し、選択ゲートの一部がフローティングゲートとオーバーラップされ、選択ゲートの他の部分が基板表面に水平に配置された構造からなる。
ＥＴＯＸセルは、セルのサイズがスプリットゲート型セルに比べて非常に小さくて高集積化に有利であり、プログラム動作の際、熱電子注入方式を使用するため、プログラム電流が非常に大きいという利点はあるが、プログラム及び読み出し動作の際、セル間の干渉が発生し、消去動作の際、過消去が発生して、素子の動作信頼性が低下されるという短所がある。
これに対し、スプリットゲート型セルは、セルのサイズが大きくて、高集積メモリ素子には適していないが、いろいろな動作信頼性が優れているため、半導体業界でメモリ素子に多く使用されつつある。スプリットゲート型セルは、ＥＴＯＸセルで問題となる過消去問題がほとんど発生しなという大きな利点がある。これは、選択トランジスタがセルのしきい電圧を一定に維持させるためである。すなわち、消去動作後フローティングゲートが空乏（depletion）特性を示すとしても、単位セル全体は、選択トランジスタのしきい電圧を認識するためである。
このような利点のため、スプリットゲート型セルは、半導体メモリ素子に広く私用されている。しかし、スプリットゲート型セルは、選択トランジスタのチャネル長（channel lengh）がリソグラフィ（lithography）工程により決定されるので、リソグラフィ装備の整列技術によって選択トランジスタのチャネル長が不均一な分布を有するようになる。
したがって、前記のような問題点を解決するための１つの方法として、従来には、スプリットゲート型セルの選択トランジスタをセルフアライメント（self-align）方式で形成する技術、すなわちセルフアライメント形成された選択トランジスタを有するスプリットゲート型セルが提案された。
以下では、図１、図２Ａないし図２Ｉを参照して、従来の技術に係るセルフアライメント方式で形成されたスプリットゲート型セルの構造及びその製造方法を簡略に説明する。
図１は、従来の技術に係るセルフアライメントスプリットゲート型セルの単位セルを示す平面図であり、図２Ａないし図２Ｉは、従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。ここでは、その一例として、２個のスプリットゲート型セルが１対で動作し、ロジック素子が同時に形成される半導体素子の製造方法を示した。また、図２Ａないし図２Ｉにより形成された１つのスプリットゲート型セルは、図１に示されたＸ−Ｘ´断面図により図示される。
図１及び図２Ａに示されているように、半導体基板１０に素子分離膜１１を形成して、スプリットゲート型セルが形成される領域ＣＥＬＬ（以下、「セル領域」と記す）と、ロジック素子が形成されるロジック領域または周辺回路領域ＰＥＲＩ（以下、「ペリー領域」と記す）を画定する。
次に、図２Ｂに示されているように、素子分離膜１１が形成された半導体基板１０上にトンネル酸化膜１２を形成する。そして、トンネル酸化膜１２上にフローティングゲート用の第１ポリシリコン膜１３、ＩＰＤ（Inter-Poly Dielectric）膜（図示せず）及びハードマスク層１４を順次蒸着する。
次に、図２Ｃに示されているように、マスク工程を行って、ハードマスク層１４上にフローティングゲートを形成するための第１フォトレジストパターン１５を形成する。
次に、第１フォトレジストパターン１５を利用したエッチング工程１６を行って、セル領域ＣＥＬＬの半導体基板１０上に第１フローティングゲート１７Ａ及び第２フローティングゲート１７Ｂを形成する。ここで、図面符号１２Ｘ、１３Ｘ、１４Ｘは、パターニングされたトンネル酸化膜、パターニングされた第１ポリシリコン膜、パターニングされたハードマスク層を示す。
次に、図２Ｄに示されているように、ストリップ工程を行って、第１フォトレジストパターン１５を除去した後、エッチング工程を行って、残っているパターニングされたハードマスク層１４Ｘ及びパターニングされたＩＰＤ膜を除去する。
次に、絶縁膜を蒸着した後、ドライエッチング工程を行って、第１フローティングゲート１７Ａ及び第２フローティングゲート１７Ｂをそれぞれ覆うように、ＩＰＤ膜で誘電体膜１８を形成する。
次に、図２Ｅに示されているように、半導体基板１０の上部にゲート絶縁膜１９を形成する。この時、ゲート絶縁膜１９は、セル領域ＣＥＬＬとペリー領域ＰＥＲＩでそれぞれ異なる厚さで形成できる。例えば、まずセル領域ＣＥＬＬ及びペリー領域ＰＥＲＩの半導体基板１０上に第１ゲート絶縁膜１９Ａを形成した後、写真エッチング工程を行って、ペリー領域ＰＥＲＩの半導体基板１０上に存在する第１ゲート絶縁膜１９Ａを除去する。次に、ペリー領域ＰＥＲＩの半導体基板１０上に酸化工程を行って、第１ゲート絶縁膜１９Ａと異なる厚さで第２ゲート絶縁膜１９Ｂを形成する。
次に、ゲート絶縁膜１９が形成された全体構造の上部の段差に沿って、セル領域ＣＥＬＬの選択ゲート用（または、ペリー領域ＰＥＲＩのゲート電極用）第２ポリシリコン膜２０を蒸着する。
次に、図２Ｆに示されているように、マスク工程を行って、第２ポリシリコン膜２０上にペリー領域ＰＥＲＩのゲート電極形成のための第２フォトレジストパターン２１を形成する。
次に、第２フォトレジストパターン２１をマスクとして利用したエッチング工程２２を行って、第２ポリシリコン膜２０及び第２ゲート絶縁膜１９Ｂをエッチングする。これにより、ペリー領域ＰＥＲＩの半導体基板１０上にロジック素子用トランジスタのゲート電極２３が形成される。ここで、図面符号２０´と１９Ｂ´は、それぞれパターニングされた第２パターニングされた第２ポリシリコン膜とパターニングされた第２ゲート絶縁膜を示す。
次に、図２Ｇに示されているように、ストリップ工程を行って、第２フォトレジストパターン２１を除去した後、マスク工程を行って、セル領域ＣＥＬＬの選択ゲート形成のための第３フォトレジストパターン２４を形成する。
次に、第３フォトレジストパターン２４をマスクとして利用したエッチング工程２５を行って、第１フローティングゲート１７Ａ及び第２フローティングゲート１７Ｂそれぞれの誘電体膜１８を覆うように、上部及び両方の壁に第１選択ゲート２０Ａ及び第２選択ゲート２０Ｂを形成する。この時、第１選択ゲート２０Ａ及び第２選択ゲート２０Ｂは、ワードラインＷＬとして機能する。ここでは、エッチング工程２５の際、フローティングゲート１７Ａ及び１７Ｂの両方の壁に選択ゲート（２０Ａ及び２０Ｂ）が一定の厚さでセルフアライメント方式で形成される。ここで、図面符号１９Ｃは、パターニングされた第１ゲート絶縁膜を示す。
次に、図２Ｈに示されているように、ストリップ工程を行って、第３フォトレジストパターン２４を除去する。
次に、ＬＤＤ（Lightly Doped Drain）イオン注入工程を行って、第１選択ゲート２０Ａ及び第２選択ゲート２０Ｂとゲート電極２３の両側に露出された半導体基板１０にＬＤＤイオン注入領域２６を形成する。
次に、第１選択ゲート２０Ａ、第２選択ゲート２０Ｂ及びゲート電極２３の両方の壁に絶縁膜からなるスペーサ２７を形成する。
次に、スペーサ２７をマスクとするソース／ドレインイオン注入工程を行って、スペーサ２７の両側に露出されたＬＤＤイオン注入領域２６内にＬＤＤイオン注入領域２６より深いソース／ドレイン領域２８Ａ／２８Ｂを形成する。これにより、セル領域ＣＥＬＬの半導体基板１０上には、２つのスプリットゲート型セルが形成される。
次に、サリサイド工程を行って、シリコンが露出された領域すなわち、第１選択ゲート２０Ａ及び第２選択ゲート２０Ｂの上部、ソース／ドレイン領域２８Ａ／２８Ｂ及びゲート電極２３の上部にシリサイド層２９を形成する。
次に、図２Ｉに示されているように、シリサイド層２９が形成された結果物上に層間絶縁膜３０を蒸着した後、エッチング工程を行って、ソース／ドレイン領域２８Ａ／２８Ｂを露出させる複数のコンタクトホール（図示せず）を形成する。
次に、複数のコンタクトホールを埋め込む導電層（図示せず）を蒸着して、複数のコンタクトプラグ３１を形成し、写真エッチング工程を行って、複数のコンタクトプラグ３１上に各々導電層からなる配線層を形成する。
すなわち、２個のスプリットゲート型セル間の半導体基板１０に存在する共通ソース領域２８Ａと接続される第１配線層３２Ａと、２個のスプリットゲート型セルの一方のコンタクトプラグ３１を介してドレイン領域２８Ｂとそれぞれ接続される第２配線層３２Ｂを形成する。また、ペリー領域ＰＥＲＩのコンタクトプラグ３１を介してドレイン領域２８Ｂと接続される第３配線層３２Ｃを形成する。この時、第１配線層３２Ａは、ソースラインＳＬ（接地ライン）の役割を果たし、第２配線層３２Ｂは、ビットラインＢＬの役割を果たす。
一方、図３は、図２Ａないし図２Ｉを介して製造された従来の技術に係るメモリセルアレイを示す平面図である。図３に示されているように、従来の技術に係るメモリセルアレイは、ビットラインＢＬとソースラインＳＬとがセル領域全体にかけて最小線幅を有し、互いに平行に配置されることが分かる。未説明の図面符号「Ａ」は、アクティブ領域である。
しかし、上記のような従来の技術に係るスプリットゲート型セル製造方法により製造されたスプリットゲート型セルでは、次のような様々な問題点が発生する。
第１に、選択ゲート用第２ポリシリコン膜のエッチング工程の際、ポリマーが発生して、セル領域ＣＥＬＬに形成される選択ゲートパターンに異常（図４の「Ｂ」部分参照）が発生する。このような異常ゲートパターンが異質物として作用して、製品の不良を誘発するという問題がある。
第２に、上述したポリマーを除去するために過度エッチングを行う場合、選択ゲートの両方の壁が不規則に形成されて、選択ゲートの側壁にスペーサが形成されない。したがって、後続工程により形成されるシリサイド層により選択ゲートと半導体基板とが短絡（図４の「Ｃ」部分参照）されるという問題がある。
第３に、上述した短絡（図４の「Ｃ」部分参照）を防止するために、シリサイド層を形成しない場合、ソース／ドレイン領域のコンタクト抵抗及び選択ゲートの抵抗が増加するようになる。一方、コンタクト抵抗を減少させるためには、コンタクト面積を増加させなければならない。このようなコンタクト面積の増加は、半導体素子の全体的な面積増加を誘発する。
第４に、フローティングゲートの上部にも選択ゲートが積層されるので、全体的なメモリセルの高さが増加する。したがって、ソース／ドレイン形成のためにチルト（tilt）イオン注入工程を行うことができず、コンタクトプラグの高さが増加して、後続工程であるコンタクト及び配線工程の難易度が増加するという問題がある。これは結局、半導体素子の歩留まり及び信頼性を減少させるという問題を誘発する。
第５に、セルフアライメント方式で選択ゲートを形成することは可能であるが、工程変化及び装備状況により、選択ゲートがフローティングゲートとミスアライメント（図４の「Ｄ」部分参照）されて形成されることができる。このようなミスアライメント（図４の「Ｄ」部分参照）現象は、選択ゲートの厚さが薄いほど増加するが、最近では、半導体素子の微細化傾向にしたがい、選択ゲートの厚さが薄くなる傾向にある。したがって、ミスアライメント（図４の「Ｄ」部分参照）現象が次第に増加して、選択ゲートの大きさが変化するので、メモリセルの均一度が低下するという問題がある。
第６に、セル構造上の配線工程を行う時、コンタクトホール及び金属配線が最小の大きさに形成される。これによって、高電圧が印加されるビットラインと接地されるソースラインとが、セル領域全体にかけて最小線幅を有して互いに平行に配置され、これによりビットラインとソースラインとの間の寄生キャパシタンス（capacitance）によるカップリング（coupling）現象が発生する。さらに、このようなカップリング現象により、ビットラインとソースラインとの間に干渉現象が発生する。このような干渉現象は、半導体素子の誤動作を起こすか、プログラム及び消去動作速度を低下させるだけでなく、読み出し動作のためのアクセス時間を増加させる。
第７に、単位セル当たり選択ゲートがフローティングゲートの両方の壁に位置して、単位セルのチャネル長（フローティングゲート長＋（選択ゲート長×２））が増加する。これにより、チャネル領域に流れる電流量が減少するようになる。特に、半導体素子の微細化傾向にしたがい、読み出し電圧が減少されれば、メモリセルの電流量が急激に減少する。
したがって、本発明は、上記した従来の技術の問題点を解決するためになされたものであって、その目的は、選択ゲートがフローティングゲートの両方の壁に形成されて、不揮発性メモリセルのチャネル長が増加することを防止して、セル電流が減少することを防止しながらセルの面積を減少させることのできる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、ビットラインとワードラインとの間に発生するカップリング現象による干渉現象を防止して、素子の誤動作を防止できる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、ビットラインとワードラインとの間に発生するカップリング現象による干渉現象を防止して、素子のプログラム及び消去動作速度の低下を防止できる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、ビットラインとワードラインとの間に発生するカップリング現象による干渉現象を防止して、素子の読み出しアクセスタイムを減少させ得る不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、不揮発性メモリセルの高さを減少させて、後続工程を行う際の不便さを減少させ得る不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、半導体素子の微細化にともない、選択ゲートの厚さが減少しても選択ゲートがミスアライメントされることを防止できる不揮発性メモリ素子及びその製造方法を提供することにある。
本発明のさらなる目的は、不揮発性メモリ素子のセルとロジック素子のトランジスタとが１つのチップ内に同時に具現された半導体素子の製造方法を提供することにある。
上記目的を達成するための本発明の第１の側面は、基板と、該基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成されたフローティングゲートと、フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、誘電体膜の一方の壁に形成された選択ゲートと、該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域とを含む不揮発性メモリ素子を提供する。
また、上記目的を達成するための本発明の第２の側面は、基板と、該基板上に一定の距離が離隔されて形成された第１トンネル絶縁膜及び第２トンネル絶縁膜と、該第１トンネル絶縁膜及び第２トンネル絶縁膜上にそれぞれ形成された第１フローティングゲートと、該第１フローティングゲートと分離されて、前記第２トンネル絶縁膜上に形成された第２フローティングゲートと、前記第１フローティングゲートの上部と一方の壁を覆うように形成された第１誘電体膜と、前記第２フローティングゲートの上部と一方の壁を覆うように形成された第２誘電体膜と、前記第１誘電体膜の一方の壁を覆うように形成された第１選択ゲートと、前記第２誘電体膜の一方の壁を覆うように形成された第２選択ゲートと、前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板に形成された共通ソース領域と、前記第１選択ゲートの一方に露出された前記基板に形成された第１ドレイン領域と、前記第２選択ゲートの一方に露出された前記基板に形成された第２ドレイン領域とを含む不揮発性メモリ素子を提供する。
また、上記目的を達成するための本発明の第３の側面は、第１フローティングゲートと第２フローティングゲートとの間に形成された共通ソース領域を共有する第１セル及び第２セルと、該第１セルを選択するために、前記第１セルの第１選択ゲートと接続された第１ワードラインと、前記第２セルを選択するために、前記第２セルの第２選択ゲートと接続された第２ワードラインと、前記第１ワードラインと第２ワードラインとの間に形成された前記共通ソース領域と接続されたソースラインと、前記第１ワードライン、前記第２ワードライン及び前記ソースラインと交差し、前記第１セルの第１ドレイン領域と前記第２セルの第２ドレイン領域とそれぞれ接続されたビットラインとを含む不揮発性メモリ素子を提供する。
また、上記目的を達成するための本発明の第４の側面は、基板上にトンネル絶縁膜と第１ポリシリコン膜とを順次形成するステップと、前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングするステップと、エッチングされた前記第１ポリシリコン膜と前記トンネル絶縁膜とを覆うように、誘電体膜を形成するステップと、前記誘電体膜の両方に露出される前記基板上にゲート絶縁膜を形成するステップと、前記誘電体膜を覆うように、第２ポリシリコン膜を蒸着するステップと、前記第２ポリシリコン膜、前記誘電体膜、前記第１ポリシリコン膜及び前記トンネル絶縁膜をエッチングして、互いに一定の距離で２分割される第１フローティングゲート及び第２フローティングゲートを形成するステップと、エッチング工程を行って、前記第１フローティングゲート及び第２フローティングゲートの一方の壁とそれぞれ重なり、前記ゲート絶縁膜により前記基板と分離されるように、前記誘電体膜の側壁にそれぞれ第１選択ゲート及び第２選択ゲートを形成するステップと、前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板にソース／ドレイン領域を形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
また、上記目的を達成するための本発明の第５の側面は、セル領域とペリー領域とに画定された基板を提供するステップと、前記基板上にトンネル絶縁膜と第１ポリシリコン膜とを順次形成するステップと、前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングして、前記ペリー領域に形成された前記第１ポリシリコン膜と前記トンネル絶縁膜とを全て除去するステップと、エッチングされた前記第１ポリシリコン膜と前記トンネル絶縁膜とを覆うように、誘電体膜を形成するステップと、前記誘電体膜の両方に露出される前記基板上にゲート絶縁膜を形成するステップと、誘電体膜を覆うように、第２ポリシリコン膜を蒸着するステップと、前記ペリー領域に蒸着される前記第２ポリシリコン膜と前記ゲート絶縁膜とをエッチングして、ゲート電極を形成するステップと、前記セル領域に蒸着される第２ポリシリコン膜、前記誘電体膜、前記第１ポリシリコン膜及び前記トンネル絶縁膜をエッチングして、互いに一定の距離で２分割される第１フローティングゲート及び第２フローティングゲートを形成するステップと、エッチング工程を行って、前記セル領域に前記第１フローティングゲート及び第２フローティングゲートの一方の壁と各々重なり、前記ゲート絶縁膜により前記基板と分離されるように、前記誘電体膜の側壁にそれぞれ第１選択ゲート及び第２選択ゲートを形成するステップと、前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板に第１ソース／ドレイン領域を形成すると共に、前記ゲート電極の両方に露出された前記基板に第２ソース／ドレイン領域を形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
本発明によれば、第１に、単位セル当たり選択ゲートをフローティングゲートの一方の壁だけに形成することによって、全体的なメモリセルのチャネル長を減少させながら、メモリ素子の面積を減少させることができる。すなわち、従来の技術に係る不揮発性メモリ素子の単位セルでは、チャネル長が「フローティングゲート長＋（選択ゲート長×２）」であるのに対し、本発明の好ましい実施の形態に係る単位セルのチャネル長は、「フローティングゲート長＋選択ゲート長」となる。したがって、単位セル当たり１つの選択ゲート長だけチャネル長を減少させることができる。
第２に、単位セルのチャネル長の減少は、全体メモリセルの面積を減少させるだけでなく、セル電流を増加させる。この時、セル面積の減少率は、少なくとも２０％程度となる。
第３に、２つの単位セルが１つのソース領域を共同に使用するによって、ビットラインとソースラインとの間の間隔が広くなる。これにより、両ライン間に寄生キャパシタンスによるカップリング現象が発生しなくなり、これによって干渉現象が発生しない。したがって、プログラム及び消去動作のエラーを防止し、読み出しアクセスタイムを減少させることができる。
第４に、フローティングゲートの上部に選択ゲートが存在しないため、メモリセルの全体的な高さを減少させることが可能であり、これにより後続イオン注入工程及びエッチング工程の際の困難さを減少させることができる。また、フローティングゲートと選択ゲートとの間のカップリング比（Coupling ratio）を増加させるために、フローティングゲートの高さを自由に調整できる。
第５に、ドレイン領域だけに選択ゲートが形成されることによって、プログラム動作の際、チャネル熱電子注入方式を使用することができるため、プログラム動作速度をＦ−Ｎトンネルリング方式に比べて１０００倍以上速くすることができる。
第６に、ビットラインとソースライン（接地ライン）との間の間隔が、従来の技術に比べて広いため、後続工程が簡便となり、導電性微細異物による歩留まり低下を防止できる。
第７に、エッチバック工程を行って、選択ゲートを形成するによって、選択ゲートの一方の壁が均一な形状になって、スペーサが選択ゲートの一方の壁に均一に形成されることによって、後続工程により金属シリサイド層を形成するとしても、均一に形成されたスペーサにより選択ゲートと基板とが互いに短絡される現象は起こらない。
第８に、金属シリサイド層を形成することによって、選択ゲートの抵抗及びコンタクト抵抗を減少させて、全体的なメモリセル面積を減少させることができる。
第９に、エッチバック工程によりセルフアライメント方式で選択ゲートを形成することによって、素子の高集積化にともない選択ゲートとして機能する第２ポリシリコン膜を減少させるとしても、安定して選択ゲートを形成できる。
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
以下で説明され、本発明の好ましい実施の形態によって図に示された図面符号のうち、同じ図面符号は、同じ機能を果たす同じ構成要素である。
図５は、本発明の好ましい実施の形態に伴う不揮発性メモリ素子の単位セルを示す平面図であり、図６は、図５に示されたＸ−Ｘ´断面図であり、図７は、図５に示されたＹ−Ｙ´断面図である。ここで、図６及び図７は、本発明の好ましい実施の形態に係る不揮発性メモリ素子を説明するための一例であって、１対をなす２個のメモリセルとロジック素子を同時に示した断面図である。
図５、図６及び図７に示されているように、本発明の好ましい実施の形態に係る不揮発性メモリ素子は、半導体基板２１０上に２個の単位セルが形成され、２個の単位セルは、１つのソース領域２２８Ａを共通に使用して１対で形成される。この共通ソース領域２２８Ａ上には、ソースコンタクト２３１が形成される。この時、ソースコンタクト２３１は、全てのメモリセルに共通に接続されて、１つのソースラインＳＬとして機能する。
まず、図６において、左側に示された単位セル（以下、「第１セル」と記す）は、トンネル酸化膜２１２により基板２１０と分離されたフローティングゲート２１３と、フローティングゲート２１３の上部と一方の壁を覆う誘電体膜２１８と、誘電体膜２１８の一方の壁にそれぞれ形成され、ゲート絶縁膜２１９Ａにより基板２１０と分離された選択ゲート２２０Ａと、選択ゲート２２０Ａの一方と選択ゲート２２０Ａが形成されないフローティングゲート２１３の一方とに露出された基板２１０に形成されたソース／ドレイン領域２２８Ａ、２２８Ｂとを含む。ここで、ソース領域２２８Ａは、図６において、右側に示された単位セル（以下、「第２セル」と記す）のソース領域としても機能し、ソースラインＳＬと接続される。ここで、図面符号２１７Ａは、フローティングゲート電極を示す。
また、第２セルは、第１セルと共にソース領域２２８Ａを共有する。このような第２セルは、第１セルと対称的に形成される。第２セルは、トンネル酸化膜２１２により基板２１０と分離されたフローティングゲート２１３と、フローティングゲート２１３の上部と一方の壁を覆う誘電体膜２１８と、誘電体膜２１８の一方の壁にそれぞれ形成され、ゲート絶縁膜２１９Ｂにより基板２１０と分離された選択ゲート２２０Ｂと、選択ゲート２２０Ｂの一方に露出されたドレイン領域２２８Ｂと、第１セルと共通に使用するソース領域２２８Ａとを含む。ここで、図面符号２１７Ｂは、フローティングゲート電極を示す。
上記で説明した通り、第１セルと第２セルとは、ソース領域２２８Ａを間に置いて互いに対称的に形成され、互いに対向する方向の反対側のフローティングゲート２１３の各側壁と重なるように、それぞれ誘電体膜２１８の一方の壁に選択ゲート２２０Ａ、２２０Ｂが形成される。そして、各セルは共通にソース領域２２８Ａを共有する。
一方、図８に示されているように、第１セル及び第２セルが１対からなるメモリセルアレイが示されている。ここで、図５ないし図７と同じ要素に対しては、同じ図面符号を付するものとする。本発明の好ましい実施の形態に係る不揮発性メモリ素子のメモリセルアレイは、ソースラインＳＬと垂直した一方向に交差するように複数のビットラインＢＬが形成され、各セルのフローティングゲート２１３の外側の側壁を覆うように、ワードラインＷＬが形成される。ここで、ワードラインＷＬは、選択ゲート２２０Ａ、２２０Ｂである。
同図に示されているが、説明していない「Ａ」は、アクティブ領域である。
上記した構造の本発明の好ましい実施の形態に係る不揮発性メモリ素子は、次のような利点がある。
第１に、単位セル当たり選択ゲートをフローティングゲートの一方の壁だけに形成することによって、全体的なメモリセルのチャネル長を減少させながら、メモリ素子の面積を減少させることができる。すなわち、従来の技術に係る不揮発性メモリ素子の単位セルでは、チャネル長が「フローティングゲート長＋（選択ゲート長×２）」であるのに対し、本発明の好ましい実施の形態に係る単位セルのチャネル長は、「フローティングゲート長＋選択ゲート長」となる。したがって、単位セル当たり１つの選択ゲート長だけチャネル長を減少させることができる。
第２に、単位セルのチャネル長の減少は、全体メモリセルの面積を減少させるだけでなく、セル電流を増加させる。この時、セル面積の減少率は、少なくとも２０％程度となる。
第３に、２つの単位セルが１つのソース領域を共同に使用するによって、ビットラインとソースラインとの間の間隔が広くなる。これにより、両ライン間に寄生キャパシタンスによるカップリング現象が発生しなくなり、これによって干渉現象が発生しない。したがって、プログラム及び消去動作のエラーを防止し、読み出しアクセスタイムを減少させることができる。
第４に、フローティングゲートの上部に選択ゲートが存在しないため、メモリセルの全体的な高さを減少させることが可能であり、これにより後続イオン注入工程及びエッチング工程の際の困難さを減少させることができる。また、フローティングゲートと選択ゲートとの間のカップリング比（Coupling ratio）を増加させるために、フローティングゲートの高さを自由に調整できる。
第５に、ドレイン領域だけに選択ゲートが形成されることによって、プログラム動作の際、チャネル熱電子注入方式を使用することができるため、プログラム動作速度をＦ−Ｎトンネルリング方式に比べて１０００倍以上速くすることができる。
第６に、ビットラインとソースライン（接地ライン）との間の間隔が、従来の技術に比べて広いため、後続工程が簡便となり、導電性微細異物による歩留まり低下を防止できる。
以下では、図９Ａないし図９Ｊを参照して、本発明の好ましい実施の形態に係る不揮発性メモリ素子の製造方法を説明する。ここでは、説明の便宜上、２つの単位セルと１つのロジック素子用トランジスタとが共に具現された半導体素子の製造方法を説明する。
まず、図９Ａに示されているように、半導体基板１１０に素子分離膜１１１を形成して、スプリットゲート型セルが形成される領域ＣＥＬＬ（以下、「セル領域」と記す）と、ロジック素子が形成されるロジック領域または周辺回路領域ＰＥＲＩ（以下、「ペリー領域」と記す）とを画定する。この時、素子分離膜１１１は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）工程または変更された（Modified）ＬＯＣＯＳ工程により形成する。しかし、サブクォーターミクロン（Sub-quarter micron）級半導体素子では、ＳＴＩ（Shallow Trench Isolation）工程により形成する。
次に、図９Ｂに示されているように、素子分離膜１１１が形成された半導体基板１１０の全面にトンネル絶縁膜１１２を形成させる。この時、トンネル絶縁膜１１２は、酸化膜、窒化膜またはこれらが混合された酸化窒化膜で形成する。酸化窒化膜は、酸化膜に窒素成分が一定量含有される。このようなトンネル絶縁膜１１２は、５０ないし５００Åの厚さに形成する。好ましくは、６０ないし２５０Åの厚さに形成する。例えば、酸化膜である場合には、半導体基板１１０に熱酸化工程を行って形成できる。
次に、トンネル絶縁膜１１２上にフローティングゲート用の第１ポリシリコン膜１１３を蒸着する。この時、第１ポリシリコン膜１１３は、ドープまたはドープされていないポリシリコン膜を利用して、１００Åないし５０００Åの厚さに形成する。例えば、ドープされたポリシリコン膜の場合、ＳｉＨ４とＰＨ３またはＳｉ２Ｈ６とＰＨ３ガスを利用したＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）方式で１５００ないし５０００Åの厚さに形成する。これに対し、ドープされていないポリシリコン膜の場合には、ＳｉＨ４またはＳｉ２Ｈ６ガスを利用したＬＰＣＶＤ方式で形成した後、後続不純物イオン注入工程を行って、ドープされていないポリシリコン膜を不純物イオンでドープさせる。
次に、トンネル絶縁膜１１２上にＩＰＤ膜（図示せず）を蒸着する。この時、ＩＰＤ膜は、酸化膜、窒化膜またはこれらが積層された積層膜で形成する。例えば、ＯＮ（Oxide／Nitride）膜またはＯＮＯ（Oxide-Nitride-Oxide）膜で形成する。
次に、ＩＰＤ膜上にハードマスク層１１４を蒸着する。この時、ハードマスク層１１４は、酸化膜、窒化膜またはこれらが積層された積層膜であって、１００Åないし５０００Åの厚さに形成する。例えば、ＯＮ（Oxide-Nitride）構造で形成するか、酸化窒化膜で形成する。
次に、図９Ｃに示されているように、マスク工程を行って、ハードマスク層１１４上にセル領域ＣＥＬＬにおけるフローティングゲート形成のための第１フォトレジストパターン１１５を形成する。
次に、第１フォトレジストパターン１１５を利用したエッチング工程１１６を行って、ハードマスク層１１４、ＩＰＤ膜（図示せず）、第１ポリシリコン膜１１３及びトンネル絶縁膜１１２を順次にエッチングする。ここで、図面符号１１２Ｘ、１１３Ｘ、１１４Ｘは、それぞれパターニングされたトンネル絶縁膜、パターニングされたポリシリコン膜、パターニングされたハードマスク層を示す。この時、エッチング工程１１６は、第１フォトレジストパターン１１５を利用してハードマスク層１１４、ＩＰＤ膜（図示せず）、第１ポリシリコン膜１１３及びトンネル絶縁膜１１２を全てエッチングするか、第１フォトレジストパターン１１５により残られたパターニングされたハードマスク層１１４Ｘ及び残られたパターニングされたＩＰＤ膜をエッチングマスクとして利用して、第１ポリシリコン膜１１３及びトンネル絶縁膜１１２をエッチングすることも可能である。
次に、図９Ｄに示されているように、ストリップ工程を行って第１フォトレジストパターン１１５を除去した後、残留されたパターニングされたハードマスク層１１４Ｘ及びパターニングされたＩＰＤ膜（図示せず）を除去して、セル領域ＣＥＬＬの半導体基板１１０上にパターニングされた第１ポリシリコン膜１１３Ｘを露出させる。
次に、スペーサ用ＩＰＤ膜（図示せず）を蒸着した後、ドライエッチング工程を行って、エッチングされた第１ポリシリコン膜１１３Ｘを覆うように誘電体膜１１８を形成する。この時、誘電体膜１１８は、酸化膜、窒化膜またはこれらが積層された積層膜で形成する。その厚さは５０Åないし５００Åになるようにする。
次に、図９Ｅに示されているように、露出された半導体基板１１０の上部にゲート絶縁膜１１９を形成する。この時、ゲート絶縁膜１１９は、酸化工程またはＣＶＤ（Chemical Vapor Deposition）工程により、５０Åないし５００Åの厚さに形成する。ゲート絶縁膜１１９は、セル領域ＣＥＬＬとペリー領域ＰＥＲＩでそれぞれ異なる厚さで形成することもできる。例えば、ペリー領域ＰＥＲＩに形成されるトランジスタが高電圧素子である場合、厚く形成する。このように、セル領域ＣＥＬＬとペリー領域ＰＥＲＩでゲート絶縁膜１１９の厚さを異なるように形成するためには、まず、セル領域ＣＥＬＬ及びペリー領域ＰＥＲＩの半導体基板１１０上に第１ゲート絶縁膜１１９Ａを形成した後、写真エッチング工程を行って、ペリー領域ＰＥＲＩの半導体基板１１０上に存在する第１ゲート絶縁膜１１９Ａを除去する。その後、ペリー領域ＰＥＲＩの半導体基板１１０上に第１ゲート絶縁膜１１９Ａと異なる厚さで第２ゲート絶縁膜１１９Ｂを形成する。他の方法には、セル領域ＣＥＬＬとペリー領域ＰＥＲＩとの半導体基板１１０上に酸化工程を行って、第１ゲート絶縁膜１１９Ａを形成した後、ペリー領域ＰＥＲＩのみに再び酸化工程を行って、第２ゲート絶縁膜１１９Ｂを形成する。ここで、第１ゲート絶縁膜１１９Ａは、選択ゲートと基板１１０とを電気的に分離させる機能を果たし、ペリー領域ＰＥＲＩに形成された第２ゲート絶縁膜１１９Ｂは、ロジック素子用トランジスタのゲート絶縁膜として機能する。
次に、ゲート絶縁膜１１９が形成された全体構造の上部の段差に沿って、セル領域ＣＥＬＬの選択ゲート用及びペリー領域ＰＥＲＩのゲート電極用第２ポリシリコン膜１２０を蒸着する。この時、第２ポリシリコン膜１２０は、第１ポリシリコン膜１１３と同様に、ＬＰＣＶＤ法を利用してドープされていないポリシリコン膜またはドープされたポリシリコン膜で５００ないし４０００Åの厚さに蒸着する。好ましくは、１５００ないし４０００Åの厚さに形成する。
次に、図９Ｆに示されているように、マスク工程を行って、第２ポリシリコン膜１２０上にペリー領域ＰＥＲＩのゲート電極形成のための第２フォトレジストパターン１２１を形成する。この時、第２フォトレジストパターン１２１は、ペリー領域ＰＥＲＩはもちろん、セル領域ＣＥＬＬの第２ポリシリコン膜１２０の一部が開放されるように形成する。
次に、第２フォトレジストパターン１２１をマスクとして利用したエッチング工程１２２を行う。これにより、ペリー領域ＰＥＲＩでは、第２ポリシリコン膜１２０及び第２ゲート絶縁膜１１９Ｂがエッチングされて、ゲート電極１２３が形成され、セル領域ＣＥＬＬでは、誘電体膜１１８の上部が一部露出される。ここで、図面符号１１９Ｂ´と１２０´は、パターニングされた第２ゲート絶縁膜とパターニングされた第２ポリシリコン膜とを示す。
次に、図９Ｇに示されているように、ストリップ工程を行って、第２フォトレジストパターン１２１を除去した後、マスク工程を行って、ペリー領域ＰＥＲＩを覆う第３フォトレジストパターン１２４を形成する。
次に、ポリシリコン膜と誘電体膜とのエッチング選択比を利用したエッチング工程１２５を行って、ハードマスクとして機能する誘電体膜１１８をまずエッチングした後、パターニングされた第１ポリシリコン膜１１３Ｘを露出させる。ここで、パターニングされた誘電体膜は、図面符号１１８Ｘで示す。その後、エッチバックのような全面エッチング工程によりパターニングされた第１ポリシリコン膜１１３Ｘとパターニングされたトンネル絶縁膜１１２Ｘとをエッチングして、２分割された２ビット用第１、第２フローティングゲート電極１１７Ａ、１１７Ｂを形成し、エッチングされた各誘電体膜１１８の一方の壁を覆う第１選択ゲート１２０Ａ及び２選択ゲート１２０Ｂを形成する。以下、図面符号１１３Ｙは、フローティングゲートと言う。一方、前記エッチング工程及びエッチバック工程の際、ペリー領域ＰＥＲＩのゲート電極１２３は、第３フォトレジストパターン１２４により覆われているので、エッチングされない。ここで、図面符号１１９Ｃは、パターニングされた第１ゲート絶縁膜を示す。また、図面符号１１２Ｙは、さらにパターニングされたトンネル絶縁膜を示す。
次に、図９Ｈに示されているように、ストリップ工程を行って、第３フォトレジストパターン１２４を除去する。
次に、低濃度ＬＤＤ（Lightly Doped Drain）イオン注入工程を行って、セル領域ＣＥＬＬに第１選択ゲート１２０Ａ及び第２選択ゲート１２０Ｂとフローティングゲート１１３Ｙとの間に露出された基板１１０にＬＤＤイオン注入領域１２６を形成すると共に、ペリー領域ＰＥＲＩのゲート電極１２３の両側に露出された基板１１０にＬＤＤイオン注入領域１２６を形成する。ここでは、一例で、セル領域ＣＥＬＬとペリー領域ＰＥＲＩとに同時にＬＤＤイオン注入領域１２６を形成したが、互いに異なるイオン注入エネルギーとドーピング濃度にて形成することもできる。
次に、ＬＤＤイオン注入領域１２６が形成された全体構造の上部に絶縁膜（図示せず）を蒸着した後、エッチバックのような全面エッチング工程を行って、選択ゲート１２０Ａ、１２０Ｂの側壁と、フローティングゲート１１３Ｙの側壁と、ゲート電極１２３の両方の壁にスペーサ１２７をそれぞれ形成する。この時、スペーサ１２７は、酸化膜、窒化膜またはこれらが積層された積層膜で形成する。
次に、スペーサ１２７をマスクとして利用した高濃度ソース／ドレインイオン注入工程を行って、スペーサ１２７の両側に露出された基板１１０内にＬＤＤイオン注入領域１２６より深いソース／ドレイン領域１２８Ａ／１２８Ｂを形成する。これにより、セル領域ＣＥＬＬの半導体基板１１０上には、２個の単位セルが共通に共有するソース領域１２８Ａが形成される。この時、ソース領域１２８Ａとドレイン領域１２８Ｂとは互いに同じ濃度で形成されるか、プログラム方式やセル特性に合せてそれぞれ異なる濃度で形成することもできる。
次に、サリサイド工程を行って、シリコンが露出された領域、すなわち第１選択ゲート１２０Ａ及び第２選択ゲート１２０Ｂの上部、ソース／ドレイン領域（１２８Ａ／１２８Ｂ）及びゲート電極（１２３）の上部に金属シリサイド層１２９を形成する。この時、金属シリサイド層１２９はチタニウム、コバルト、ニッケル、チタニウムとコバルトとニッケルの混合物及びチタニウムとコバルトとニッケルの化合物のうち、いずれかを使用して形成する。
次に、図９Ｉに示されているように、金属シリサイド層１２９が形成された全体構造の上部に酸化膜系の物質で第１層間絶縁膜１３０を蒸着した後、リソグラフィ工程を行って、セル領域ＣＥＬＬのソース領域１２８Ａを露出させるコンタクトホール（図示せず）を形成する。
次に、ＣＭＰ工程または高温熱処理工程を行って、第１層間絶縁膜１３０を平坦化できる。
次に、コンタクトホールが埋め込まれるように、全体構造の上部に導電層（図示せず）を蒸着して、ソースコンタクト１３１を形成する。この時、ソースコンタクト１３１は、ソースラインＳＬとして機能する。そして、ソースコンタクト１３１を形成するための導電層には、タングステン、アルミニウム、チタニウム、窒化チタニウム、白金、ルセニウム、これらの混合物及び化合物のうち、いずれかを使用する。
次に、ＣＶＤまたはＰＶＤ法を利用して、ソースコンタクト１３１が形成された第１層間絶縁膜１３０上に第２層間絶縁膜１３２を蒸着する。
この時、第２層間絶縁膜１３２及び第１層間絶縁膜１３０は、酸化膜系の物質で形成する。例えば、第１層間絶縁膜１３０及び第２層間絶縁膜１３２は、ＨＤＰ（High Density Plasma）酸化膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、ＰＳＧ（Phosphorus Silicate Glass）膜、ＰＥＴＥＯＳ（Plasma Enhanced Tetra Ethyle Ortho Silicate）膜、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）膜、ＵＳＧ（Un-doped Silicate Glass）膜、ＦＳＧ（Fluorinated Silicate Glass）膜、ＣＤＯ（Carbon Doped Oxide）膜及びＯＳＧ（Organo Silicate Glass）膜のうち、いずれかを利用して、断層膜またはこれらが積層された積層膜で形成する。
次に、ＣＭＰ工程または高温熱処理工程を行って、第２層間絶縁膜１３２を平坦化できる。
次に、図９Ｊに示されているように、リソグラフィ工程を行って、セル領域ＣＥＬＬ及びペリー領域ＰＥＲＩのドレイン領域１２８Ｂを露出させる複数のコンタクトホール（図示せず）を形成した後、複数のコンタクトホールを埋め込む複数のコンタクトプラグ１３３を形成する。
次に、リソグラフィ工程を行って、複数のコンタクトプラグ１３３上に導電層からなる複数の配線層１３４Ａ、１３４Ｂを形成する。
すなわち、セル領域ＣＥＬＬのコンタクトプラグ１３３上には、第１配線層１３４Ａを形成し、ペリー領域ＰＥＲＩのコンタクトプラグ１３３上には、第２配線層１３４Ｂを形成する。この時、第１配線層１３４Ａは、ビットラインＢＬとして機能し、第２配線層１３４Ｂは、ロジック素子の配線として機能する。
上述した本発明の好ましい実施の形態に係る不揮発性メモリ素子の製造方法では、エッチバック工程を行って、選択ゲート１２０Ａ、１２０Ｂを形成するため、選択ゲート１２０Ａ、１２０Ｂの側壁が均一した形状となって、スペーサ１２７が選択ゲート１２０Ａ、１２０Ｂの側壁に均一に形成される。したがって、後続工程により金属シリサイド層１２９を形成するとしても、均一に形成されたスペーサ１２７により選択ゲート１２０Ａ、１２０Ｂと基板１１０とが互いに短絡される現象は起こらない。これにより、本発明の好ましい実施の形態では、金属シリサイド層１２９を全てのセルの選択ゲート１２０Ａ、１２０Ｂ上に形成することが可能である。周知のように、金属シリサイド層１２９は、選択ゲート１２０Ａ、１２０Ｂの抵抗及びコンタクト抵抗を減少させて、全体的なメモリセル面積を減少させることができる。また、素子の高集積化にともない、選択ゲートとして機能する第２ポリシリコン膜１２０を減少させるとしても、エッチバック工程により、セルフアライメント方式で選択ゲート１２０Ａ、１２０Ｂを安定的に形成できる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るセルフアライメントスプリットゲート型セルの単位セルを示した平面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型セルの製造方法を説明するための工程断面図である。 従来の技術に係るセルフアライメントスプリットゲート型メモリセルのメモリセルアレイを示した平面図である。 従来の技術に係る問題点を説明するための断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの単位セルを示した平面図である。 図５に示したＸ−Ｘ´断面図である。 図５に示したＹ−Ｙ´断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルのメモリセルアレイを示した平面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。 本発明の好ましい実施の形態に係る不揮発性メモリセルの製造方法及びこれを利用した半導体素子の製造方法を説明するための工程断面図である。
符号の説明
ＢＬ ビットライン
ＷＬ ワードライン
ＳＬ ソースライン
Ａ アクティブ領域
ＣＥＬＬ セル領域
ＰＥＲＩ ペリー領域
１１０ 半導体基板
１１１ 素子分離膜
１１２ トンネル絶縁膜
１１３ 第１ポリシリコン膜
１１４ ハードマスク層
１１５ 第１フォトレジストパターン
１１６、１２２ エッチング工程
１２５ 全面エッチング工程
１１８ 誘電体膜
１１９ ゲート絶縁膜
１１９Ａ 第１ゲート絶縁膜
１１９Ｂ 第２ゲート絶縁膜
１２０ 第２ポリシリコン膜
１２１ 第２フォトレジストパターン
１２３ ゲート電極
１２４ 第３フォトレジストパターン
１１７Ａ 第１フローティングゲート
１１７Ｂ 第２フローティングゲート
１２０Ａ 第１選択ゲート
１２０Ｂ 第２選択ゲート
１２６ ＬＤＤイオン注入領域
１２７ スペーサ
１２８Ａ／１２８Ｂ ソース／ドレイン領域
１２９ シリサイド層
１３０ 第１層間絶縁膜
１３１ ソースコンタクト
１３２ 第２層間絶縁膜
１３３ コンタクトプラグ
１３４Ａ 第１配線層
１３４Ｂ 第２配線層

Claims (39)

  1. 基板と、
    該基板上に形成されたトンネル絶縁膜と、
    該トンネル絶縁膜上に形成されたフローティングゲートと、
    該フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、
    該誘電体膜の一方の壁に形成された選択ゲートと、
    該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域と
    を含むことを特徴とする不揮発性メモリ素子。
  2. 前記選択ゲートと前記基板との間に形成されて、前記選択ゲートと前記基板とを電気的に分離させるゲート絶縁膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記選択ゲートの上部と前記ソース／ドレイン領域の上部とに形成された金属シリサイド層をさらに含むことを特徴とする請求項１または２に記載の不揮発性メモリ素子。
  4. 前記トンネル絶縁膜と前記ゲート絶縁膜とは、互いに異なる厚さに形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記ゲート絶縁膜は、前記トンネル酸化膜より厚く形成されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記選択ゲートの一部に形成されたスペーサをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記スペーサが形成されない前記選択ゲートの一方部に形成された金属シリサイド層をさらに含むことを特徴とする請求項６に記載の不揮発性メモリ素子。
  8. 前記スペーサは、前記誘電体膜が形成されずに露出された前記フローティングゲートの一方の壁に形成されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
  9. 基板と、
    該基板上に一定の距離が離隔されて形成された第１トンネル絶縁膜及び第２トンネル絶縁膜と、
    該第１トンネル絶縁膜及び第２トンネル絶縁膜上にそれぞれ形成された第１フローティングゲートと、
    該第１フローティングゲートと分離されて、前記第２トンネル絶縁膜上に形成された第２フローティングゲートと、
    前記第１フローティングゲートの上部と一方の壁を覆うように形成された第１誘電体膜と、
    前記第２フローティングゲートの上部と一方の壁を覆うように形成された第２誘電体膜と、
    前記第１誘電体膜の一方の壁を覆うように形成された第１選択ゲートと、
    前記第２誘電体膜の一方の壁を覆うように形成された第２選択ゲートと、
    前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板に形成された共通ソース領域と、
    前記第１選択ゲートの一方に露出された前記基板に形成された第１ドレイン領域と、
    前記第２選択ゲートの一方に露出された前記基板に形成された第２ドレイン領域と
    を含むことを特徴とする不揮発性メモリ素子。
  10. 前記第１選択ゲートと前記基板との間に形成されて、前記第１選択ゲートと前記基板とを電気的に分離させる第１ゲート絶縁膜をさらに含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記第２選択ゲートと前記基板との間に形成されて、前記第２選択ゲートと前記基板とを電気的に分離させる第２ゲート絶縁膜をさらに含むことを特徴とする請求項９または１０に記載の不揮発性メモリ素子。
  12. 前記第１ゲート絶縁膜及び第２ゲート絶縁膜は、互いに同じ厚さに形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  13. 前記第１選択ゲート及び第２選択ゲートと、前記共通ソース領域と、前記第１ドレイン領域及び第２ドレイン領域上にそれぞれ形成された金属シリサイド層とをさらに含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
  14. 前記第１トンネル絶縁膜及び第２トンネル絶縁膜は、互いに同じ厚さに形成されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
  15. 前記第１選択ゲート及び第２選択ゲートの一部に形成されたスペーサをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子。
  16. 前記スペーサが形成されない前記第１選択ゲート及び第２選択ゲートの一方部にそれぞれ形成された金属シリサイド層をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子。
  17. 前記スペーサは、前記誘電体膜が形成されずに露出された前記第１フローティングゲート及び第２フローティングゲートの一方の壁を覆うようにそれぞれ形成されたことを特徴とする請求項１５に記載の不揮発性メモリ素子。
  18. 第１フローティングゲートと第２フローティングゲートとの間に形成された共通ソース領域を共有する第１セル及び第２セルと、
    該第１セルを選択するために、前記第１セルの第１選択ゲートと接続された第１ワードラインと、
    前記第２セルを選択するために、前記第２セルの第２選択ゲートと接続された第２ワードラインと、
    前記第１ワードラインと第２ワードラインとの間に形成された前記共通ソース領域と接続されたソースラインと、
    前記第１ワードライン、前記第２ワードライン及び前記ソースラインと交差し、前記第１セルの第１ドレイン領域と前記第２セルの第２ドレイン領域とそれぞれ接続されたビットラインと
    を含むことを特徴とする不揮発性メモリ素子。
  19. 前記第１フローティングゲートと前記第１選択ゲートとの間に形成された第１誘電体膜をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  20. 前記第１誘電体膜は、前記第１フローティングゲートの上部と一方の壁とに形成されたことを特徴とする請求項１９に記載の不揮発性メモリ素子。
  21. 前記第２フローティングゲートと前記第２選択ゲートとの間に形成された第２誘電体膜をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  22. 前記第２誘電体膜は、前記第２フローティングゲートの上部と一方の壁とに形成されたことを特徴とする請求項２１に記載の不揮発性メモリ素子。
  23. 前記第１選択ゲート及び第２選択ゲート上にそれぞれ形成された金属シリサイド層をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  24. 前記第１セル及び第２セルは、互いに対称的に形成されたことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  25. 前記第１選択ゲート及び第２選択ゲートと前記基板とを分離させるために、前記第１選択ゲート及び第２選択ゲートと前記基板との間にそれぞれ形成された第１ゲート絶縁膜及び第２ゲート絶縁膜をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  26. 基板上にトンネル絶縁膜と第１ポリシリコン膜とを順次形成するステップと、
    前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングするステップと、
    エッチングされた前記第１ポリシリコン膜と前記トンネル絶縁膜とを覆うように、誘電体膜を形成するステップと、
    前記誘電体膜の両方に露出される前記基板上にゲート絶縁膜を形成するステップと、
    前記誘電体膜を覆うように、第２ポリシリコン膜を蒸着するステップと、
    前記第２ポリシリコン膜、前記誘電体膜、前記第１ポリシリコン膜及び前記トンネル絶縁膜をエッチングして、互いに一定の距離で２分割された第１フローティングゲート及び第２フローティングゲートを形成するステップと、
    エッチング工程を行って、前記第１フローティングゲート及び第２フローティングゲートの一方の壁とそれぞれ重なり、前記ゲート絶縁膜により前記基板と分離されるように、前記誘電体膜の側壁にそれぞれ第１選択ゲート及び第２選択ゲートを形成するステップと、
    前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板にソース／ドレイン領域を形成するステップと
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  27. 前記ソース／ドレイン領域を形成する前に、
    前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板にＬＤＤイオン注入領域を形成するステップと、
    前記第１選択ゲート及び第２選択ゲートの側壁と、前記第１フローティングゲート及び第２フローティングゲートの一方の壁とにそれぞれスペーサを形成するステップと
    をさらに含むことを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
  28. 前記ソース／ドレイン領域を形成した後、
    前記第１選択ゲート及び第２選択ゲートと前記ソース／ドレイン領域上とに金属シリサイド層を形成するステップをさらに含むことを特徴とする請求項２６または２７に記載の不揮発性メモリ素子の製造方法。
  29. 前記エッチング工程は、エッチバック工程で行うことを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
  30. 前記第１ポリシリコン膜を形成した後、
    前記第１ポリシリコン膜上にＩＰＤ膜とハードマスク層とを順次形成するステップをさらに含むことを特徴とする請求項２６に記載の不揮発性メモリ素子の製造方法。
  31. 前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングする前に、
    前記ＩＰＤ膜と前記ハードマスク層とをエッチングするステップをさらに含むことを特徴とする請求項３０に記載の不揮発性メモリ素子の製造方法。
  32. 前記第１ポリシリコン膜と前記トンネル絶縁膜とのエッチング工程の際エッチングされた前記ハードマスク層と前記ＩＰＤ膜とを、エッチングマスクとして利用することを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
  33. セル領域とペリー領域とに画定された基板を提供するステップと、
    前記基板上にトンネル絶縁膜と第１ポリシリコン膜とを順次形成するステップと、
    前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングして、前記ペリー領域に形成された前記第１ポリシリコン膜と前記トンネル絶縁膜とを全て除去するステップと、
    エッチングされた前記第１ポリシリコン膜と前記トンネル絶縁膜とを覆うように、誘電体膜を形成するステップと、
    前記誘電体膜の両方に露出される前記基板上にゲート絶縁膜を形成するステップと、
    誘電体膜を覆うように、第２ポリシリコン膜を蒸着するステップと、
    前記ペリー領域に蒸着された前記第２ポリシリコン膜と前記ゲート絶縁膜とをエッチングして、ゲート電極を形成するステップと、
    前記セル領域に蒸着された第２ポリシリコン膜、前記誘電体膜、前記第１ポリシリコン膜及び前記トンネル絶縁膜をエッチングして、互いに一定の距離で２分割される第１フローティングゲート及び第２フローティングゲートを形成するステップと、
    エッチング工程を行って、前記セル領域に前記第１フローティングゲート及び第２フローティングゲートの一方の壁と各々重なり、前記ゲート絶縁膜により前記基板と分離されるように、前記誘電体膜の側壁にそれぞれ第１選択ゲート及び第２選択ゲートを形成するステップと、
    前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板に第１ソース／ドレイン領域を形成すると共に、前記ゲート電極の両方に露出された前記基板に第２ソース／ドレイン領域を形成するステップと
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  34. 前記第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成する前に、
    前記第１選択ゲートの一方、前記第２選択ゲートの一方及び前記第１フローティングゲートと第２フローティングゲートとの間に露出された前記基板に第１ＬＤＤイオン注入領域を形成すると共に、前記ゲート電極の両方に露出された前記基板に第２ＬＤＤイオン注入領域を形成するステップと、
    前記第１選択ゲート及び第２選択ゲートの側壁と、前記第１フローティングゲート及び第２フローティングゲートの一方の壁と、前記ゲート電極の両方の壁にそれぞれスペーサを形成するステップと、
    をさらに含むことを特徴とする請求項３３に記載の不揮発性メモリ素子の製造方法。
  35. 前記第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した後、
    前記第１選択ゲート及び第２選択ゲートと、前記ゲート電極と、前記第１ソース／ドレイン領域及び第２ソース／ドレイン領域上にそれぞれ金属シリサイド層を形成するステップをさらに含むことを特徴とする請求項３３または３４に記載の不揮発性メモリ素子の製造方法。
  36. 前記エッチング工程は、エッチバック工程で行うことを特徴とする請求項３３に記載の不揮発性メモリ素子の製造方法。
  37. 前記第１ポリシリコン膜を形成した後、
    前記第１ポリシリコン膜上にＩＰＤ膜とハードマスク層とを順次形成するステップをさらに含むことを特徴とする請求項３３に記載の不揮発性メモリ素子の製造方法。
  38. 前記第１ポリシリコン膜と前記トンネル絶縁膜とをエッチングする前に、
    前記ＩＰＤ膜と前記ハードマスク層とをエッチングするステップをさらに含むことを特徴とする請求項３７に記載の不揮発性メモリ素子の製造方法。
  39. 前記第１ポリシリコン膜と前記トンネル絶縁膜とのエッチング工程の際エッチングされた前記ハードマスク層と前記ＩＰＤ膜とを、エッチングマスクとして利用することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7700439B2 (en) * 2006-03-15 2010-04-20 Freescale Semiconductor, Inc. Silicided nonvolatile memory and method of making same
KR100751680B1 (ko) * 2006-09-29 2007-08-23 주식회사 하이닉스반도체 플래시 메모리 소자
KR100884975B1 (ko) * 2006-11-27 2009-02-23 동부일렉트로닉스 주식회사 플래시 메모리 소자의 형성 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8816409B2 (en) * 2010-07-15 2014-08-26 United Microelectronics Corp. Metal-oxide semiconductor transistor
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8163615B1 (en) * 2011-03-21 2012-04-24 Freescale Semiconductor, Inc. Split-gate non-volatile memory cell having improved overlap tolerance and method therefor
KR101906167B1 (ko) * 2011-10-27 2018-10-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
CN102693946B (zh) * 2012-06-11 2017-04-05 上海华虹宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US8871598B1 (en) * 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9269792B2 (en) 2014-06-09 2016-02-23 International Business Machines Corporation Method and structure for robust finFET replacement metal gate integration
US9397176B2 (en) * 2014-07-30 2016-07-19 Freescale Semiconductor, Inc. Method of forming split gate memory with improved reliability
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
US10204917B2 (en) * 2016-12-08 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing embedded non-volatile memory
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US11264396B2 (en) * 2019-05-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-type high voltage devices fabrication for embedded memory
KR102479666B1 (ko) 2021-05-07 2022-12-21 주식회사 키파운드리 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023986A (ja) * 1988-01-25 1990-01-09 Catalyst Semiconductor Inc 高密度分割ゲート不揮発性メモリセルの製造方法
JP2001028403A (ja) * 1999-07-13 2001-01-30 Sanyo Electric Co Ltd 半導体記憶装置
JP2002050706A (ja) * 2000-08-02 2002-02-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2002368077A (ja) * 2001-06-07 2002-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2003086716A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2004266279A (ja) * 2003-02-28 2004-09-24 Samsung Electronics Co Ltd フローティングゲートの形成方法及びこれを利用した不揮発性メモリ装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204126B1 (en) 2000-02-18 2001-03-20 Taiwan Semiconductor Manufacturing Company Method to fabricate a new structure with multi-self-aligned for split-gate flash
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6531734B1 (en) * 2002-05-24 2003-03-11 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell having an integrated source-side erase structure and its contactless flash memory arrays
US6784039B2 (en) * 2002-10-16 2004-08-31 Taiwan Semiconductor Manufacturing Company Method to form self-aligned split gate flash with L-shaped wordline spacers
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
US7148098B2 (en) * 2004-06-22 2006-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of forming a split-gate flash memory structure
KR100674958B1 (ko) * 2005-02-23 2007-01-26 삼성전자주식회사 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023986A (ja) * 1988-01-25 1990-01-09 Catalyst Semiconductor Inc 高密度分割ゲート不揮発性メモリセルの製造方法
JP2001028403A (ja) * 1999-07-13 2001-01-30 Sanyo Electric Co Ltd 半導体記憶装置
JP2002050706A (ja) * 2000-08-02 2002-02-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2002368077A (ja) * 2001-06-07 2002-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2003086716A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2004266279A (ja) * 2003-02-28 2004-09-24 Samsung Electronics Co Ltd フローティングゲートの形成方法及びこれを利用した不揮発性メモリ装置の製造方法

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