CN102693946B - 半导体器件制造方法以及存储器制造方法 - Google Patents
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Abstract
本发明提供用于90nm嵌入式闪存的半导体器件制造方法以及存储器制造方法。形成第一介质层、第一传导层、第二介质层、第二传导层以及第一刻蚀阻挡层。在第一器件区域内的第一刻蚀阻挡层上开窗口并去除覆盖衬底上第一器件区域外部分表面的第一刻蚀阻挡层，并在上述刻蚀侧壁形成第一隔离介质层。以第一刻蚀阻挡层及第一隔离介质层作掩膜，刻蚀至暴露出衬底表面，得到位于结构表面的第一沟槽。沉积第三传导层。去除第二器件区域表面的第三传导层以及第三隔离介质层。沉积隔离介质和传导材料，以在第二器件区域表面上重新形成第三传导层以及第三隔离介质层，在第一器件区域表面上形成附加传导层以及附加隔离介质层。沉积第二刻蚀阻挡层和第三刻蚀阻挡层。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种包括分栅式结构以及MOS晶体管的半导体器件的制造方法、以及采用该半导体器件制造方法的存储器制造方法，所述半导体器件制造方法以及存储器制造方法尤其适用于90nm嵌入式闪存。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构。
此外，在存储器件结构改进的同时，由于存储器阵列中每一位线须连接一导电金属接触线，因此在圆片上一定要有相当高密度的金属线。而增高单元的密度将会增加金属线的密度，如此在制造上很困难，因为所需的遮蔽和刻蚀步骤将需要产生非常细致的线。因此，通过增加存储器单元数量的方式增加其密度的方案对工艺的要求非常的高，不适合普及和推广。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种半导体器件制造方法以及存储器制造方法，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题，在提高存储器阵列密度、保障引出电极质量的同时，完成存储器引出电极与芯片上其他半导体器件引出电极的制备，并且能够有效地制造包含分栅式结构以及任意厚度栅氧的MOS晶体管的结构。
根据本发明的第一方面，提供了一种半导体器件制造方法，所述半导体器件包括分栅式结构以及MOS晶体管，其特征在于所述半导体器件制造方法包括：(1)提供一半导体衬底，其上具有第一器件区域和第二器件区域；(2)在所述半导体衬底上依次形成第一介质层、第一传导层、第二介质层、第二传导层以及第一刻蚀阻挡层；(3)在所述第一器件区域内的第一刻蚀阻挡层上开窗口并去除覆盖半导体衬底上第一器件区域外部分表面的第一刻蚀阻挡层，并在上述刻蚀侧壁形成第一隔离介质层；(4)以所述第一刻蚀阻挡层及第一隔离介质层作掩膜，刻蚀至暴露出所述半导体衬底表面，得到位于半导体结构表面的第一沟槽；(5)在步骤(4)得到的结构表面沉积第三传导层；(6)去除第二器件区域表面的第三传导层以及第三隔离介质层；(7)在步骤(6)所得到的半导体结构表面依次沉积隔离介质和传导材料，从而在第二器件区域表面上重新形成第三传导层以及第三隔离介质层，此外在第一器件区域表面上形成附加传导层以及附加隔离介质层；(8)在步骤(7)得到的结构表面依次沉积第二刻蚀阻挡层和第三刻蚀阻挡层；(9)去除覆盖第一器件区域表面的第三刻蚀阻挡层、第二刻蚀阻挡层、附加传导层以及附加隔离介质层，并平坦化至暴露出所述第一刻蚀阻挡层表面；(10)在所述第一沟槽内填充的第三传导层表面覆盖第四刻蚀阻挡层，并以此为掩膜，去除覆盖结构表面的第一刻蚀阻挡层和第三刻蚀阻挡层；(11)以所述第四刻蚀阻挡层为掩膜，在所述半导体衬底上的第一器件区域域进行刻蚀至暴露出所述半导体衬底表面；(12)光刻构图去除所述第一器件区域外多余的第二传导层和第三隔离介质层，形成与外电源连接的电极。
优选地，所述第一器件区域的第三隔离介质层的厚度不同于所述第二器件区域的附加隔离介质层的厚度。
优选地，所述步骤(2)包括形成STI浅沟槽隔离结构的步骤，其具体包括：(201)在所述半导体衬底上依次形成第一介质层、第一传导层、STI刻蚀阻挡层；(202)在所述STI刻蚀阻挡层上开窗口，依次刻蚀第一传导层、第一介质层及部分半导体衬底形成第STI沟槽；(203)在所述STI沟槽中填充绝缘材料，并去除所述STI刻蚀阻挡层及多余的填充材料，得到STI浅沟槽隔离结构；(204)在步骤(203)得到的结构表面依次形成第二介质层、第二传导层和第一刻蚀阻挡层。
优选地，所述步骤(4)包括：(401)刻蚀所述第二传导层、第二介质层至暴露出第一传导层表面；(402)在所述第二传导层侧壁形成第二隔离介质层；(403)刻蚀所述第一传导层、第一介质层至暴露出所述半导体衬底表面；(404)在所述第一传导层、第一介质层侧壁及第一隔离介质层、第二隔离介质层、暴露出的半导体衬底表面形成第三隔离介质层。
优选地，所述第一介质层为栅氧化层，其厚度为
优选地，所述第二介质层、第二隔离介质层均为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构；其中，所述第二介质层厚度为所述第二隔离介质层在沟道长度方向的宽度范围为
优选地，所述第三隔离介质层为隧穿氧化层，其介质材料为氧化硅或氮化硅或二者的复合结构，其在沟道长度方向的宽度范围为其厚度为
优选地，所述第一传导层介质材料为多晶硅或氮化硅或具有导电性的纳米晶体材料；所述第二传导层介质材料为多晶硅或金属；所述第三传导层介质材料为多晶硅或金属。
优选地，所述第一刻蚀阻挡层、第三刻蚀阻挡层介质材料为氮化硅。
优选地，所述第一隔离介质层、第二刻蚀阻挡层、第四刻蚀阻挡层均为二氧化硅。
优选地，所述填充在第一沟槽内的第三传导层作为字线，并同时形成存储器单元的栅极；所述步骤(9)中剩余的第一传导层、第二传导层分别作为存储器的浮栅和控制栅。
根据本发明的第二方面，提供了一种存储器制造方法，所述存储器包括分栅式结构以及MOS晶体管，其特征在于所述存储器是通过根据本发明的第一方面所述的半导体器件制造方法制成的。
本发明的技术效果是，该存储器制备方法通过使两个存储位单元共享使用同一个字线，以对字线，两个控制栅以及存储器源漏极区域施加不同的工作电压实现对存储位单元的读取、擦除以及采用热电子注入方式进行的编程动作。该方法中，共享字线的存储器使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题。此外，本发明提供的存储器制备方法在不对存储器引出电极造成损伤和影响的情况下，同时实现了芯片上其他半导体器件引出电极的制备，且并不增加工艺步骤和工艺难度。并且，能够有效地制造包含分栅式结构以及任意厚度栅氧的MOS晶体管的结构。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图19是根据本发明优选实施例的存储器制造方法的各个步骤的剖面结构示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
下面将参考附图来描述根据本发明优选实施例的存储器制造方法。
如图1所述，首先在第一步骤中提供半导体衬底100。在该步骤中，半导体衬底一般为硅衬底或SOI衬底。如图1所示，半导体衬底100上具有第一器件区域010和第二器件区域020。
其次，在第二步骤中在半导体衬底上100依次形成第一介质层101、第一传导层110、第二介质层102、第二传导层120以及第一刻蚀阻挡层111。
其中，第一介质层101为栅氧化层，其介质材料通常为二氧化硅或氮氧化硅。随着器件特征尺寸的进一步缩小，第一介质层101的材料优选为氧化铪、氧化锆、氧化铝等高介电常数材料，以减小器件的漏电流。第一介质层101的制备工艺可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化法等。本具体实施方式中，第一介质层101的厚度为更优的，第一介质层101的厚度为
其中，第一传导层110用以制备存储器的浮栅FG，其介质材料为多晶硅或氮化硅或具有导电性的纳米晶体材料，为获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，如：N型杂质磷或P型杂质硼。形成第一传导层110的方法包括：化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)等。本具体实施方式中，第一传导层110的厚度为更优的，第一传导层110的厚度为
其中，第二介质层102为绝缘层间介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其制备工艺可以为化学气相沉积(CVD)。本具体实施方式中，第二介质层102的厚度为更优的，第二介质层102的厚度为
并且其中，第二传导层120用以制备存储器的控制栅CG，其介质材料为多晶硅或金属，其材料为多晶硅时，多晶硅的掺杂类型原则上与半导体衬底的掺杂类型相同，其制备工艺可以为化学气相沉积(CVD)等。本具体实施方式中，第二传导层120的厚度为更优的，第二传导层120的厚度为
其中，在半导体衬底100中可优选地同时形成浅沟槽隔离结构200(或有源区隔离结构)。具体地说，在形成沟槽隔离结构200(或有源区隔离结构)的实施例中，可执行下述四个子步骤来完成第二步骤：
第一子步骤：如图2所示，在半导体衬底100上依次形成第一介质层101、第一传导层110、STI刻蚀阻挡层131；STI刻蚀阻挡层131用于在形成STI浅沟槽隔离结构200过程中作为掩膜层，保护第一器件区域010和第二器件区域020的各膜层结构不被刻蚀，其介质材料为氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其制备工艺可以为化学气相沉积(CVD)。
第二子步骤：如图3所示，在STI刻蚀阻挡层131上开窗口，依次刻蚀第一传导层110、第一介质层101及部分半导体衬底100形成STI沟槽132；
第三子步骤：如图4所示，在STI沟槽132中填充绝缘材料，并去除STI刻蚀阻挡层131及多余的填充材料，得到STI浅沟槽隔离结构200；
第四子步骤：如图5所示，在第三子步骤得到的结构表面依次形成第二介质层102、第二传导层120和第一刻蚀阻挡层111。第一刻蚀阻挡层111用于在随后的刻蚀工艺中作为掩膜层，保护其下面的膜层不被刻蚀，其介质材料为氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其制备工艺可以为化学气相沉积(CVD)。本具体实施方式中，第一刻蚀阻挡层111的厚度为更优的，第一刻蚀阻挡层111的厚度为
该第三步骤中，在第一器件区域010内第一刻蚀阻挡层111上开窗口以及去除覆盖半导体衬底100上第二器件区域020表面的第一刻蚀阻挡层111如图6所示；并且，在刻蚀形成的第一刻蚀阻挡层111侧壁形成第一隔离介质层201(如图7所示)。
上述步骤的工艺为本领域技术人员熟知的任何现有技术，例如：采用旋涂工艺在第一刻蚀阻挡层111上形成光刻胶层，然后采用曝光、显影工艺处理，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，刻蚀第一刻蚀阻挡层111，将光刻胶上的开口图案转移到第一刻蚀阻挡层111上。
并且，该第一隔离介质层201位于第一刻蚀阻挡层111的所有刻蚀侧壁，外围轮廓为弧形，其形成工艺与半导体制备工艺中侧墙的形成工艺近似，可以为：在所开窗口内沉积第一隔离介质材料，采用等离子刻蚀工艺刻蚀该第一隔离介质材料，并在等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除窗口中间部分的第一隔离介质材料，刻蚀工艺完成后，即在窗口的两个侧壁形成弧形的第一隔离介质层201。该具体实施方式中，第一隔离介质层201的介质材料为二氧化硅。
之后执行第四步骤：以第一刻蚀阻挡层111以及第一隔离介质层201作掩膜，刻蚀至暴露出第一介质层101表面，得到位于半导体结构表面的第一沟槽210。具体地说，可首先刻蚀第二传导层120、第二介质层102至暴露出第一传导层110表面；然后在第二传导层120侧壁形成第二隔离介质层202(如图8所示)；之后刻蚀第一传导层110、第一介质层101至暴露出半导体衬底100表面；最后在第一传导层110、第一介质层101侧壁及第一隔离层201、第二隔离层202和暴露出的半导体衬底100表面形成第三隔离介质层203(如图9所示)。
第三隔离介质层203为隧穿氧化层，用于将随后形成的第三传导层130与第一传导层110及半导体衬底100隔离开，并实现存储器的读写等编程操作。第三隔离介质层203的介质材料为氧化硅或氮化硅或二者的复合结构。在本具体实施方式中，第三隔离介质层203在沟道长度方向的宽度范围为其厚度范围为更优的，第三隔离介质层203在沟道长度方向的宽度范围为厚度为本具体实施方式中，第三隔离介质层203同时覆盖半导体衬底100上的第二器件区域020表面，用以充当该区域引出电极的栅氧化层。该步骤中，所涉及的刻蚀工艺为等离子干法刻蚀或反应离子刻蚀，也可以选用湿法腐蚀工艺。刻蚀过程中根据介质层材料的变化，变换不同的刻蚀剂，为本领域技术人员熟知的现有技术。
此后执行第五步骤：在第四步骤得到的半导体结构表面沉积第三传导层130，如图10所示。第三传导层130的制备工艺可选用化学气相沉积(CVD)方法，其介质材料为多晶硅或金属。
此后执行第六步骤：去除第二器件区域020表面的第三传导层130以及第三隔离介质层203，如图11所示。
此后执行第七步骤：在第六步骤所得到的半导体结构表面依次沉积隔离介质和传导材料，从而在第一器件区域010表面上形成附加传导层1301以及附加隔离介质层2031，并且在第二器件区域020表面上重新形成附加传导层1301以及附加隔离介质层2031。
需要说明的是，第六步骤和第七步骤的作用在于，可以去除原本的第二器件区域020表面上的第三隔离介质层203，并重新形成第二器件区域020表面上的附加隔离介质层2031，这样在重新形成第二器件区域020表面上的附加隔离介质层2031时，可以有效地控制第二器件区域020表面上的附加隔离介质层2031的厚度，而第二器件区域020表面上的附加隔离介质层2031在后面可用作MOS晶体管(普通MOS晶体管)的栅极氧化物，从而第六步骤和第七步骤使得能够有效地调节控制MOS晶体管的栅极氧化物的厚度，从而在制造分栅式器件结构的同时制造出具有任意栅极氧化物的厚度的MOS晶体管。
此后执行第八步骤：在第四步骤得到的半导体结构表面依次沉积第二刻蚀阻挡层112和第三刻蚀阻挡层113。该步骤中，如图13所示，其中，第三刻蚀阻挡层113介质材料为氮化硅。本具体实施方式中，第三刻蚀阻挡层113的厚度为更优的，第三刻蚀阻挡层113的厚度为
此后执行第九步骤：去除覆盖第一器件区域010表面的第三刻蚀阻挡层113和第二刻蚀阻挡层112、附加传导层1301以及附加隔离介质层2031(如图14所示)，并平坦化至暴露出第一刻蚀阻挡层111表面(如图15所示)。该步骤中，如图15所示，例如可采用化学机械抛光(CMP)方法对结构表面进行平坦化至暴露出第一刻蚀阻挡层111表面，此时，填充在第一沟槽210内的第三传导层130a表面与第一刻蚀阻挡层111表面基本持平。第三传导层130a作为存储器阵列的字线WL，并形成了存储器单元的栅极。
此后执行第十步骤：在第一沟槽210内填充的第三传导层130a表面覆盖第四刻蚀阻挡层114(如图16所示)，并以此为掩膜，去除覆盖结构表面的第一刻蚀阻挡层111和第三刻蚀阻挡层113(如图17所示)。
该步骤中，如图16所示，在第一沟槽210内填充的第三传导层130a表面形成第四刻蚀阻挡层114。第四刻蚀阻挡层114起到保护层的作用，在随后的刻蚀工艺中保护存储器结构及位于其中的字线(即：第三传导层130a)，其介质材料为二氧化硅。如图17所示，覆盖结构表面的第一刻蚀阻挡层111和第三刻蚀阻挡层113的去除均可采用湿法腐蚀工艺进行，可选的腐蚀剂为热磷酸等。本具体实施方式中，在第一刻蚀阻挡层111和第三刻蚀阻挡层113的腐蚀过程中，第二刻蚀阻挡层112也被同步腐蚀去除。
此后执行第十一步骤：以第四刻蚀阻挡层114为掩膜，在半导体衬底100上的第一器件区域010进行刻蚀至暴露出所述半导体衬底100表面。该步骤中，如图18所示，以第四刻蚀阻挡层114为掩膜，依次去除第一器件区域010表面的第二传导层120、第二介质层102、第一传导层110以及第一介质层101，至暴露出半导体衬底100表面。刻蚀后保留的第一传导层110为分栅式闪存存储器的浮栅FG，刻蚀后保留的第二传导层120为分栅式闪存存储器的控制栅CG。该步骤中，半导体衬底100上的第二器件区域020被光刻胶掩膜覆盖，刻蚀去除上述介质层的工艺为本领域技术人员熟知的任何现有技术。
此后执行第十二步骤：光刻构图形成与外电源连接的电极。
该步骤中，如图19所示，在半导体衬底100上的第二器件区域020内根据设计结构光刻构图，并去除多余的附加传导层1301和附加隔离介质层2031，形成半导体衬底100上其他半导体器件与外电源连接的电极130b。该过程中，多余第三传导层230和第一介质层101的去除工艺为本领域技术人员熟知的现有技术。
本具体实施方式提供的存储器制备方法中，还包括形成存储器单元源掺杂区、漏掺杂区以及与源/漏掺杂区连接的位线、字线WL/栅极旁侧的侧墙、以及常规的金属连接等步骤，这些结构的实现可采用本领域技术人员熟知的任何现有技术。
如图19所示，半导体衬底100上具有STI浅沟槽200隔离的第一器件区域010和第二器件区域020，存储器位于第一器件区域010内。本具体实施方式提供的存储器制备方法得到的存储器结构为分栅式闪存存储器，每一个存储器单元包括两个存储位单元，每个存储位单元分别具有第一传导层110形成的浮栅FG和间隔设置其上的第二传导层120形成的控制栅CG，两个存储位单元共用一字线130a。该存储器结构中，字线130a与浮栅FG(即：第一传导层110)及半导体衬底100之间设置有隧穿氧化层(即：第三隔离介质层203)；浮栅FG(即：第一传导层110)与半导体衬底100之间均设置有栅氧化层；浮栅FG(即：第一传导层110)与控制栅CG(即第二传导层120)之间设置有层间介质层(即：第二介质层102)。存储位单元通过在字线130a上加高压擦除电荷，而编程动作则采用热电子注入方式进行。
如图19所示，半导体衬底100上第二器件区域020上其他半导体器件引出电极130b旁侧具有侧墙213，其制备方法可以为本领域技术人员熟知的任何方法，其介质材料为氧化硅或多孔二氧化硅。
作为最佳实施例，本具体实施方式提供的存储器制备方法中，第一介质层101、第二介质层102、第三介质层103、第二刻蚀阻挡层112、第四刻蚀阻挡层114、第一隔离介质层201、第二隔离介质层202、第三隔离介质层203、附加隔离介质层2031均为二氧化硅；第一传导层110、第二传导层120、第三传导层130、附加传导层1301均为多晶硅；第一刻蚀阻挡层111、第三刻蚀阻挡层113均为氮化硅。其中，第一介质层101的厚度为第二介质层102的厚度为第一传导层110的厚度为第二传导层120的厚度为第一刻蚀阻挡层111的厚度为第三刻蚀阻挡层113的厚度为第二隔离介质层202在沟槽长度方向的宽度为第三隔离介质层203在沟道长度方向的宽度为厚度为此时，存储位单元上通过在字线130a上施加高压擦除电荷，并采用多晶硅对多晶硅之间的擦除方式，而编程动作则采用热电子注入方式进行。
作为可选实施例，本具体实施方式提供的存储器制备方法中，第一介质层101为、第二介质层102、第三介质层103、第二刻蚀阻挡层112、第四刻蚀阻挡层、第一隔离介质层201、第二隔离介质层202、第三隔离介质层203、附加隔离介质层2031均为二氧化硅；第一传导层110、第二传导层120均为具有导电性的纳米晶体材料，第三传导层130为金属；第一刻蚀阻挡层111、第三刻蚀阻挡层113均为氮化硅。其中，第一介质层101的厚度为第二介质层102的厚度为第一传导层110的厚度为第二传导层120的厚度为第一刻蚀阻挡层111的厚度为第三刻蚀阻挡层113的厚度为第二隔离介质层202在沟槽长度方向的宽度为第三隔离介质层203在沟道长度方向的宽度为厚度为此时，存储位单元上通过在字线130a上施加高压擦除电荷，而编程动作则采用热电子注入方式进行。
本具体实施方式提供的存储器制备方法，通过使两个存储位单元共享使用同一个字线130a，以对字线130a，两个控制栅(即：第二传导层120)以及存储器源漏极区域施加不同的工作电压实现对存储位单元的读取、擦除以及采用热电子注入方式进行的编程动作。该方法中，共享字线130a的存储器使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题。此外，本具体实施方式提供的存储器制备方法中，存储器阵列字线130a(即：存储器单元栅极G)与衬底上其他半导体器件的引出电极130b同步完成，不增加任何工艺步骤和工艺难度，制备过程中不会对存储器等半导体结构造成损伤和影响。
而且，对于同时存在分栅式结构以及栅氧的MOS晶体管的存储器，在某些设计下希望能够提供任意厚度的MOS晶体管，因此上述存储器制造方法有效地制造了包含分栅式结构以及任意厚度栅氧的MOS晶体管的结构。
对于任何熟悉本领域的技术人员而言，可以理解的是，虽然示出了分栅式结构与的MOS晶体管相邻布置的情况，但是，实际上，本发明实施例所提供的制造方法的的分栅式结构以及MOS晶体管可以不是相邻布置，即本发明同样能够制造包括非相邻布置的分栅式结构以及MOS晶体管的半导体结构。
而且，虽然示出了分栅式结构以及MOS晶体管之间布置了沟槽隔离的情况，但是所示的沟槽隔离是优选的，用于改进器件性能以及工作性能。
并且，对于任何熟悉本领域的技术人员而言，可以理解的是，虽然以存储器装置为示例说明了本发明的制造方法，但是需要说明的是，上述制造方法并不限于制造存储器装置，而是可以应用于对包含上述半导体结构(例如包含阵列以及任意厚度栅氧的MOS晶体管的结构，或者包含分栅式结构以及任意厚度栅氧的MOS晶体管的结构)的半导体器件的制造。
并且，上述半导体器件制造方法以及存储器制造方法尤其适用于90nm嵌入式闪存。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种半导体器件制造方法，所述半导体器件包括分栅式结构以及MOS晶体管，其特征在于所述半导体器件制造方法包括：
(1)提供一半导体衬底，其上具有第一器件区域和第二器件区域；
(2)在所述半导体衬底上依次形成第一介质层、第一传导层、第二介质层、第二传导层以及第一刻蚀阻挡层；
(3)在所述第一器件区域内的第一刻蚀阻挡层上开窗口并去除覆盖半导体衬底上第一器件区域外部分表面的第一刻蚀阻挡层，并在剩余的第一刻蚀阻挡层侧壁形成第一隔离介质层；
(4)以所述第一刻蚀阻挡层及第一隔离介质层作掩膜，刻蚀至暴露出所述半导体衬底表面，得到位于半导体结构表面的第一沟槽；所述步骤(4)包括：
(401)刻蚀所述第二传导层、第二介质层至暴露出第一传导层表面；
(402)在所述第二传导层侧壁形成第二隔离介质层；
(403)刻蚀所述第一传导层、第一介质层至暴露出所述半导体衬底表面；
(404)在所述第一传导层、第一介质层侧壁及第一隔离介质层、第二隔离介质层、暴露出的半导体衬底表面形成第三隔离介质层；
(5)在步骤(4)得到的结构表面沉积第三传导层；
(6)去除第二器件区域表面的第三传导层以及第三隔离介质层；
(7)在步骤(6)所得到的半导体结构表面依次沉积隔离介质和传导材料，从而在第二器件区域表面上重新形成第三传导层以及第三隔离介质层，此外在第一器件区域表面上形成附加传导层以及附加隔离介质层；
(8)在步骤(7)得到的结构表面依次沉积第二刻蚀阻挡层和第三刻蚀阻挡层；
(9)去除覆盖第一器件区域表面的第三刻蚀阻挡层、第二刻蚀阻挡层、附加传导层以及附加隔离介质层，并平坦化至暴露出所述第一刻蚀阻挡层表面；
(10)在所述第一沟槽内填充的第三传导层表面覆盖第四刻蚀阻挡层，并以此为掩膜，去除覆盖结构表面的第一刻蚀阻挡层和第三刻蚀阻挡层；
(11)以所述第四刻蚀阻挡层为掩膜，在所述半导体衬底上的第一器件区域进行刻蚀至暴露出所述半导体衬底表面；
(12)光刻构图去除所述第一器件区域外多余的第二传导层和第三隔离介质层，形成与外电源连接的电极。
2.根据权利要求1所述的半导体器件制造方法，其特征在于，所述第一器件区域的第三隔离介质层的厚度不同于所述第二器件区域的附加隔离介质层的厚度。
3.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述步骤(2)包括形成STI浅沟槽隔离结构的步骤，其具体包括：
(201)在所述半导体衬底上依次形成第一介质层、第一传导层、STI刻蚀阻挡层；
(202)在所述STI刻蚀阻挡层上开窗口，依次刻蚀第一传导层、第一介质层及部分半导体衬底形成STI沟槽；
(203)在所述STI沟槽中填充绝缘材料，并去除所述STI刻蚀阻挡层及多余的填充材料，得到STI浅沟槽隔离结构；
(204)在步骤(203)得到的结构表面依次形成第二介质层、第二传导层和第一刻蚀阻挡层。
4.根据权利要求1所述的半导体器件制造方法，其特征在于，所述第一介质层为栅氧化层，其厚度为
5.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述第二介质层、第二隔离介质层均为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构；其中，所述第二介质层厚度为所述第二隔离介质层在沟道长度方向的宽度范围为
6.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述第三隔离介质层为隧穿氧化层，其介质材料为氧化硅或氮化硅或二者的复合结构，其在沟道长度方向的宽度范围为其厚度为
7.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述第一传导层介质材料为多晶硅或氮化硅或具有导电性的纳米晶体材料；所述第二传导层介质材料为多晶硅或金属；所述第三传导层介质材料为多晶硅或金属。
8.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述第一刻蚀阻挡层、第三刻蚀阻挡层介质材料为氮化硅。
9.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述第一隔离介质层、第二刻蚀阻挡层、第四刻蚀阻挡层均为二氧化硅。
10.根据权利要求1或2所述的半导体器件制造方法，其特征在于，所述填充在第一沟槽内的第三传导层作为字线，并同时形成存储器单元的栅极；所述步骤(9)中剩余的第一传导层、第二传导层分别作为存储器的浮栅和控制栅。
11.一种存储器制造方法，所述存储器包括分栅式结构以及MOS晶体管，其特征在于所述存储器是通过根据权利要求1至10之一所述的半导体器件制造方法制成的。
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