CN109830481A - 分栅式闪存及其制造方法 - Google Patents
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Abstract
本发明提供了一种分栅式闪存及其制造方法，该分栅式闪存包括半导体衬底和字线，形成在半导体衬底上且位于所述字线两侧的第一介质层、浮栅、第二介质层、控制栅和第三介质层，覆盖两侧的第三介质层、控制栅和第二介质层的侧壁的第一隔离结构，至少部分覆盖所述第一隔离结构的侧壁和覆盖浮栅两侧的侧壁第二隔离结构，形成在半导体衬底与字线之间的隧穿层，以及形成在隧穿层下方的半导体衬底上的字线离子注入区，所述字线离子注入区注入有硼离子。该方法包括采用硼离子为离子源通过开口对曝露的半导体衬底进行字线离子注入工艺，形成字线离子注入区。本发明能够降低漏电流。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种分栅式闪存及其制造方法。
背景技术
闪存(Flash)存储器是一种非易失性半导体存储器，包括叠栅式闪存和分栅式闪存。分栅式闪存相比于叠栅式闪存来说，字线结构避免了过擦除效应，具有较高的编程效率。公开号为CN102593062A的中国专利文献公开了一种分栅式闪存，包括半导体衬底，分布在半导体衬底上的第一存储位单元、第二存储位单元和字线，其中第一存储位单元、第二存储位单元分别与半导体衬底之间布置了介质层，第一存储位单元包括层叠的第一浮栅和第一控制栅，其中第一浮栅和第一控制栅之间以及第一控制栅之上布置了介质层，第二存储位单元包括第二浮栅和第二控制栅，其中第二浮栅和第二控制栅之间以及第二控制栅之上布置了介质层，其中两个控制栅之上的介质层为氮化硅。第一存储位单元、第二存储位单元与字线之间由隧穿氧化层隔开。该分栅式闪存的制造方法，包括以下步骤：
提供半导体衬底；
在半导体衬底上依次形成第一介质层、第一多晶硅层、第二介质层、第二多晶硅层和第三介质层；
刻蚀第三介质层形成第一开口，以及在第一开口的两侧形成第一侧第三介质层和第二侧第三介质层；
通过第一开口刻蚀第二多晶硅层和第二介质层形成第二开口，以在第二开口的两侧形成第一侧控制栅、第二侧控制栅、第一侧第二介质层、第二侧第二介质层；
在第一开口和第二开口的侧壁上形成覆盖第一侧第三介质层、第一侧控制栅和第一侧第二介质层的第一侧第一隔离结构以及覆盖第二侧第三介质层、第二侧控制栅和第二侧第二介质层的第二侧第一隔离结构；
以第一侧第一隔离结构和第二侧第一隔离结构为掩模刻蚀第一多晶硅层和第一介质层暴露出半导体衬底形成第三开口，以及在第三开口的两侧形成第一侧浮栅、第二侧浮栅、第一侧第一介质层、第二侧第一介质层；
覆盖第一侧第一隔离结构、第二侧第一隔离结构和第三开口沉积与第一介质层相同的材料，以在暴露的半导体衬底上形成隧穿层，以及覆盖第一侧第一隔离结构、第一侧浮栅形成的第一侧第二隔离结构，以及覆盖第二侧第一隔离结构和第二侧浮栅形成的第二侧第二隔离结构；
覆盖第一侧第三介质层、第二侧第三介质层、第一侧第一隔离结构、第二侧第一隔离结构、第一侧第二隔离结构、第二侧第二隔离结构和隧穿层沉积多晶硅形成字线。
此种结构的分栅式闪存及其制造方法，字线的阈值电压较高，从而导致漏电流较大。
发明内容
本发明的目的在于提供一种分栅式闪存及其制造方法，以降低漏电流。
为解决上述技术问题，本发明提供一种分栅式闪存的制造方法，包括以下步骤：
提供半导体衬底；
在半导体衬底上依次形成第一介质层、第一多晶硅层、第二介质层、第二多晶硅层和第三介质层；
刻蚀第三介质层形成第一开口，以及在第一开口的两侧形成第一侧第三介质层和第二侧第三介质层；
通过第一开口刻蚀第二多晶硅层和第二介质层形成第二开口，以在第二开口的两侧形成第一侧控制栅、第二侧控制栅、第一侧第二介质层、第二侧第二介质层；
在第一开口和第二开口的侧壁上形成覆盖第一侧第三介质层、第一侧控制栅和第一侧第二介质层的侧壁的第一侧第一隔离结构以及覆盖第二侧第三介质层、第二侧控制栅和第二侧第二介质层的侧壁的第二侧第一隔离结构；
以第一侧第一隔离结构和第二侧第一隔离结构为掩模刻蚀第一多晶硅层和第一介质层暴露出半导体衬底形成第三开口，以及在第三开口的两侧形成第一侧浮栅、第二侧浮栅、第一侧第一介质层、第二侧第一介质层；
采用硼离子为离子源通过第三开口对曝露的半导体衬底进行字线离子注入工艺，形成字线离子注入区；
覆盖第一侧第一隔离结构、第二侧第一隔离结构和第三开口沉积与所述第一介质层相同的材料，以在暴露的半导体衬底上形成隧穿层，以及至少部分覆盖第一侧第一隔离结构和覆盖第一侧浮栅形成的第一侧第二隔离结构，以及至少部分覆盖第二侧第一隔离结构和覆盖第二侧浮栅形成的第二侧第二隔离结构；
覆盖第一侧第三介质层、第二侧第三介质层、第一侧第一隔离结构、第二侧第一隔离结构、第一侧第二隔离结构、第二侧第二隔离结构和隧穿层沉积多晶硅形成字线。
进一步的，本发明提供的分栅式闪存的制造方法，所述隧穿层的厚度大于或者等于第一介质层的厚度。
进一步的，本发明提供的分栅式闪存的制造方法，所述第一介质层的厚度为90埃；和/或所述第一介质层的材料为二氧化硅。
进一步的，本发明提供的分栅式闪存的制造方法，所述第二介质层为单层介质层或叠层介质层。
进一步的，本发明提供的分栅式闪存的制造方法，所述叠层介质层依次包括氧化物、氮化物和氧化物形成的ONO叠层介质结构。
进一步的，本发明提供的分栅式闪存的制造方法，所述第三介质层的材料为氮化硅或者氮氧化硅；和/或所述第三介质层的厚度为3300埃。
进一步的，本发明提供的分栅式闪存的制造方法，所述第一多晶硅层的厚度为300埃；和/或所述第二多晶硅层的厚度为600埃。
进一步的，本发明提供的分栅式闪存的制造方法，所述第一侧第一隔离结构和第二侧第一隔离结构为复合隔离结构。
进一步的，本发明提供的分栅式闪存的制造方法，所述复合隔离结构包括覆盖第一开口两侧的第三介质层的侧壁形成的氧化物隔离结构以及覆盖所述氧化物隔离结构、第二开口两侧的浮栅和第二介质层的侧壁形成的氮化物隔离结构。
进一步的，本发明提供的分栅式闪存的制造方法，所述复合隔离结构包括覆盖第一开口两侧的第三介质层、第二开口两侧的浮栅和第二介质层形成的氧化物隔离结构以及覆盖所述氧化物隔离结构的侧壁的氮化物隔离结构。
进一步的，本发明提供的分栅式闪存的制造方法，所述字线的厚度为2000埃。
为解决上述技术问题，本发明还提供一种分栅式闪存，包括半导体衬底和字线，形成在半导体衬底上且位于所述字线两侧的第一介质层、浮栅、第二介质层、控制栅和第三介质层，覆盖两侧的第三介质层、控制栅和第二介质层的侧壁的第一隔离结构，至少部分覆盖所述第一隔离结构的侧壁和覆盖浮栅两侧的侧壁第二隔离结构，形成在半导体衬底与字线之间的隧穿层，以及形成在隧穿层下方的半导体衬底上的字线离子注入区，所述字线离子注入区注入有硼离子。
本发明提供的分栅式闪存及其制造方法，在形成隧穿层和第二隔离结构之前，采用硼离子为离子源通过第三开口对曝露的半导体衬底进行离子注入工艺，形成字线离子注入区，以提高字线的阈值电压，使字线与半导体衬底之间的隧穿氧层下面更难反型，因此降低了漏电流。
附图说明
图1至图8是本发明一实施例分栅式闪存的制造过程截面示意图；
图9是本发明一实施例的分栅式闪存的第一隔离结构的截面示意图；
图10是有无字线离子注入工艺的漏电流对比图。
具体实施方式
以下结合附图对本发明进一步详细说明。
实施例一
本实施例一提供一种分栅式闪存的制造方法，包括以下步骤：
步骤S1，请参考图1，提供半导体衬底110。
步骤S2，请参考图1，在半导体衬底110上依次形成第一介质层120、第一多晶硅层130、第二介质层140、第二多晶硅层150和第三介质层160。
步骤S3，请参考图2，刻蚀第三介质层160形成第一开口201，以及在第一开口201的两侧形成第一侧第三介质层161和第二侧第三介质层162。
步骤S4，请参考图3，通过第一开口201刻蚀第二多晶硅层150层和第二介质层140形成第二开口202，以在第二开口202的两侧形成第一侧控制栅151、第二侧控制栅152、第一侧第二介质层141、第二侧第二介质层142。
步骤S5，请参考图4，在第一开口201和第二开口202的侧壁上形成覆盖第一侧第三介质层161、第一侧控制栅151和第一侧第二介质层141的侧壁的第一侧第一隔离结构171以及覆盖第二侧第三介质层162、第二侧控制栅152和第二侧第二介质层142的侧壁的第二侧第一隔离结构172；其中第一侧第一隔离结构171和第二侧第一隔离结构172构成第一隔离结构170。
步骤S6，请参考图5，以第一侧第一隔离结构171和第二侧第一隔离结构172为掩模刻蚀第一多晶硅层130和第一介质层120暴露出半导体衬底110形成第三开口203，以及在第三开口203的两侧形成第一侧浮栅131、第二侧浮栅132、第一侧第一介质层121、第二侧第一介质层122。
步骤S7，请参考图6，采用硼离子为离子源通过第三开口203对曝露的半导体衬底110进行字线离子注入(WL IMP)工艺，形成字线离子注入区。
步骤S8，请参考图7，覆盖第一侧第一隔离结构171、第二侧第一隔离结构172和第三开口203沉积与所述第一介质层120相同的材料，以在暴露的半导体衬底110上形成隧穿层123，以及覆盖第一侧第一隔离结构171和第一侧浮栅131形成的第一侧第二隔离结构181，以及覆盖第二侧第一隔离结构172和第二侧浮栅132形成的第二侧第二隔离结构182；其中第一侧第二隔离结构181与第二侧第二隔离结构182构成第二隔离结构180，隧穿层123与第二隔离结构180为一次工艺形成。
步骤S9，请参考图8，覆盖第一侧第三介质层161、第二侧第三介质层162、部分第一侧第一隔离结构171、部分第二侧第一隔离结构172、第一侧第二隔离结构181、第二侧第二隔离结构182和隧穿层123沉积多晶硅形成字线190。
请参考图1至图8，本实施例一提供的分栅式闪存的制造方法，所述第一介质层120的厚度可以为90埃。所述隧穿层123的厚度大于或者等于第一介质层120的厚度。所述第一介质层120的材料可以为二氧化硅。所述第三介质层160的材料可以为氮化硅或者氮氧化硅。所述第三介质层160的厚度可以为3300埃。所述第一多晶硅层130的厚度可以为300埃。所述第二多晶硅层150层的厚度可以为600埃。
请参考图2，本实施例一提供的分栅式闪存的制造方法，所述第二介质层140为单层介质层，也可以为叠层介质层。其中叠层介质层可以为依次包括二氧化硅等氧化物、氮化硅等氮化物和二氧化硅等氧化物形成的ONO叠层介质结构(未图示)。
请参考图4，本实施例一提供的分栅式闪存的制造方法，所述复合隔离结构包括覆盖第一开口201两侧的第三介质层161、162、第二开口202两侧的浮栅151、152和第二介质层141、142形成的氧化物隔离结构以及覆盖所述氧化物隔离结构171a、172a的侧壁的氮化物隔离结构。其中氧化物隔离结构包括第一侧氧化物隔离结构171a和第二侧氧化物隔离结构172a。氮化物隔离结构包括第一侧氮化物隔离结构171b和第二侧氮化物隔离结构172b。
请参考图8，本实施例一提供的分栅式闪存的制造方法，所述字线190的厚度为2000埃，以其中一侧第三介质层的顶部向上计算，忽略了沉积在第三介质层与隧穿层123之间的字线厚度。
本实施例一中的第一介质层120、第一多晶硅层130、第二介质层140、第二多晶硅层150和第三介质层160的厚度不限于上述具体数值，可以根据实际需要进行适应性的调整。
实施例二
本实施例二是在实施例一的基础上改进而成，其区别在于第一隔离结构的形成位置关系的变化。请参考图9，本实施例二提供的分栅式闪存的制造方法，所述第一侧第一隔离结构171和第二侧第一隔离结构172构成的第一隔离结构170为复合隔离结构。该复合隔离结构包括覆盖第一开口201两侧的第三介质层161、162的侧壁形成的氧化物隔离结构以及覆盖所述氧化物隔离结构、第二开口202两侧的浮栅和第二介质层141、142的侧壁形成的氮化物隔离结构。其中氧化物隔离结构包括在第一开口201的侧壁上形成覆盖第一侧第三介质层161的侧壁的第一侧氧化物隔离结构171a以及覆盖第二侧第三介质层162的侧壁的第二侧第一氧化物隔离结构172a。氮化物隔离结构包括至少部分覆盖第一侧氧化物隔离结构171a、覆盖第一侧浮栅131、第一侧第二介质层141的侧壁形成的第一侧氮化物隔离结构171b，以及覆盖第二侧氧化物隔离结构172a、覆盖第二侧浮栅132和第二侧第二介质层142的侧壁形成的第二侧氮化物隔离结构172b。
实施例三
请参考图4、图7至图8或者图9和图7至图8，本实施例三提供一种基于实施例一或二的分栅式闪存100，包括半导体衬底110和字线190，依次形成在半导体衬底110上且位于所述字线190两侧的第一介质层121、122，浮栅131、132，第二介质层141、142，控制栅151、152和第三介质层161、162；覆盖第三介质层161、162，控制栅151、152和第二介质层141、142的侧壁的第一隔离结构171；至少部分覆盖所述第一隔离结构171的侧壁和覆盖浮栅131、132两侧的侧壁的第二隔离结构180，形成在半导体衬底110与字线190之间的隧穿层123，以及形成在隧穿层123下方的半导体衬底110上的字线离子注入区，所述字线190离子注入区注入有硼离子。
本发明实施例提供的分栅式闪存及其制造方法，在形成隧穿层123和第二隔离结构之前，采用硼离子为离子源通过第三开口203对曝露的半导体衬底110进行离子注入工艺，形成字线190离子注入区，以提高字线190的阈值电压，使字线190与半导体衬底110之间的隧穿氧层下面更难反型，因此降低了漏电流。
请参考图10，横坐标表示有无字线离子注入工艺，其中WL IMP:B020K60E2表示有字线离子注入工艺，NA表示无字线离子注入工艺，纵坐标表示隧穿层123的漏电流值。其中Ir01_C表示第一侧浮栅131状态为编程后的漏电流值。在无字线离子注入工艺时，漏电流值为9.505E-03μA，如图10中顶部端点坐标；在有字线离子注入工艺时，漏电流值为8.948E-05μA，如图10中底部端点坐标，即椭圆标记指示位置，顶部端点坐标和底部端点坐标之间连线为有无字线离子注入工艺的漏电流的差值。由此可知，有这字线离子注入工艺的漏电流值比无字线离子注入工艺的漏电流值低了一个数量级，从而降低了漏电流。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种分栅式闪存的制造方法，其特征在于，
提供半导体衬底；
在半导体衬底上依次形成第一介质层、第一多晶硅层、第二介质层、第二多晶硅层和第三介质层；
刻蚀第三介质层形成第一开口，以及在第一开口的两侧形成第一侧第三介质层和第二侧第三介质层；
通过第一开口刻蚀第二多晶硅层和第二介质层形成第二开口，以在第二开口的两侧形成第一侧控制栅、第二侧控制栅、第一侧第二介质层、第二侧第二介质层；
在第一开口和第二开口的侧壁上形成覆盖第一侧第三介质层、第一侧控制栅和第一侧第二介质层的侧壁的第一侧第一隔离结构以及覆盖第二侧第三介质层、第二侧控制栅和第二侧第二介质层的侧壁的第二侧第一隔离结构；
以第一侧第一隔离结构和第二侧第一隔离结构为掩模刻蚀第一多晶硅层和第一介质层暴露出半导体衬底形成第三开口，以及在第三开口的两侧形成第一侧浮栅、第二侧浮栅、第一侧第一介质层、第二侧第一介质层；
采用硼离子为离子源通过第三开口对曝露的半导体衬底进行字线离子注入工艺，形成字线离子注入区；
覆盖第一侧第一隔离结构、第二侧第一隔离结构和第三开口沉积与所述第一介质层相同的材料，以在暴露的半导体衬底上形成隧穿层，以及至少部分覆盖第一侧第一隔离结构和覆盖第一侧浮栅形成的第一侧第二隔离结构，以及至少部分覆盖第二侧第一隔离结构和覆盖第二侧浮栅形成的第二侧第二隔离结构；
覆盖第一侧第三介质层、第二侧第三介质层、第一侧第一隔离结构、第二侧第一隔离结构、第一侧第二隔离结构、第二侧第二隔离结构和隧穿层沉积多晶硅形成字线。
2.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述隧穿层的厚度大于或者等于第一介质层的厚度。
3.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述第一介质层的厚度为90埃；和/或所述第一介质层的材料为二氧化硅。
4.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述第二介质层为单层介质层或叠层介质层。
5.如权利要求4所述的分栅式闪存的制造方法，其特征在于，所述叠层介质层依次包括氧化物、氮化物和氧化物形成的ONO叠层介质结构。
6.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述第三介质层的材料为氮化硅或者氮氧化硅；和/或所述第三介质层的厚度为3300埃。
7.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述第一多晶硅层的厚度为300埃；和/或所述第二多晶硅层的厚度为600埃。
8.如权利要求1所述的分栅式闪存的制造方法，其特征在于，所述第一侧第一隔离结构和第二侧第一隔离结构为复合隔离结构。
9.如权利要求8所述的分栅式闪存的制造方法，其特征在于，所述复合隔离结构包括覆盖第一开口两侧的第三介质层的侧壁形成的氧化物隔离结构以及覆盖所述氧化物隔离结构、第二开口两侧的浮栅和第二介质层的侧壁形成的氮化物隔离结构。
10.如权利要求8所述的分栅式闪存的制造方法，其特征在于，所述复合隔离结构包括覆盖第一开口两侧的第三介质层、第二开口两侧的浮栅和第二介质层形成的氧化物隔离结构以及覆盖所述氧化物隔离结构的侧壁的氮化物隔离结构。
11.如权利要求8所述的分栅式闪存的制造方法，其特征在于，所述字线的厚度为2000埃。
12.一种分栅式闪存，其特征在于，包括半导体衬底和字线，形成在半导体衬底上且位于所述字线两侧的第一介质层、浮栅、第二介质层、控制栅和第三介质层，覆盖两侧的第三介质层、控制栅和第二介质层的侧壁的第一隔离结构，至少部分覆盖所述第一隔离结构的侧壁和覆盖浮栅两侧的侧壁第二隔离结构，形成在半导体衬底与字线之间的隧穿层，以及形成在隧穿层下方的半导体衬底上的字线离子注入区，所述字线离子注入区注入有硼离子。
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| Application Number | Priority Date | Filing Date | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190531 |
|
| RJ01 | Rejection of invention patent application after publication |