CN109768010B - 改善半导体器件良率的方法 - Google Patents
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Abstract
本发明提供了一种改善半导体器件良率的方法，提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。本发明提供的改善半导体器件良率的方法最终使得在所述衬底的边缘区域剩余浅沟槽隔离的高度和所述衬底的中心区域剩余浅沟槽隔离的高度都达到标准，避免了半导体器件失效，改善了半导体器件的良率。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种改善半导体器件良率的方法。
背景技术
在目前的半导体产业中，存储器件在集成电路产品中占了相当大的比例。存储器中的快闪存储器的发展尤为迅速。其存储单元是在传统的MOS晶体管结构基础上，增加了一个浮栅(Floating Gate，FG)和一层隧穿氧化层(Tunnel Oxide)，并利用浮栅来存储电荷，实现存储内容的非挥发性，而存储单元与存储单元之间需要浅沟槽隔离(STI，ShallowTrench Isolation)结构进行电隔离。
快闪存储器分为两种类型：叠栅(stackgate)器件和分栅(splitgate)器件，叠栅器件具有浮栅和控制栅，控制栅位于浮栅上方。分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅。
在形成共字线分栅快闪存储器中的浅沟槽隔离时，需要通过刻蚀来调节浅沟槽隔离的高度。而浅沟槽隔离的高度会影响控制栅和浮栅之间的耦合比和电池性能漂移。若刻蚀的浅沟槽隔离过少，使得所述浅沟槽隔离的高度大于了标准高度，可能会降低控制栅与浮栅之间的耦合比。若刻蚀的浅沟槽隔离过多，使得浅沟槽隔离的高度过低，则可能降低闪存位线的击穿电压。上述情况都会导致半导体器件的良率下降。因此需要使浅沟槽隔离的高度在一个合适的范围内。
发明内容
本发明的目的在于提供一种改善半导体器件良率的方法，以解决现有技术中在调节快闪存储器中浅沟槽隔离的高度时，浅沟槽隔离高度过高或过低而引起的半导体器件的良率下降的问题。
为了达到上述目的，本发明提供了一种改善半导体器件良率的方法，包括以下步骤：
提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；
在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及
依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。
可选的，所述边缘区域包括所述衬底中距离所述衬底外边界的距离为20～30mm的区域；所述中心区域包括所述衬底中距离所述衬底中心的距离为70～80mm的区域可选的，采用高密度等离子体气相沉积的方法形成所述掩膜层。
可选的，在高密度等离子体反应室内进行所述高密度等离子体气相沉积；通过向高密度等离子体反应室内提供气体混合物以形成所述掩膜层。
可选的，所述高密度等离子体反应室包括多个气体输入口，所述气体输入口的位置与所述中心区域或所述边缘区域的位置对应。
可选的，通过对应所述中心区域的所述气体输入口向所述中心区域提供所述气体混合物；通过对应所述边缘区域的所述气体输入口向所述边缘区域提供所述气体混合物。
可选的，通过控制所述中心区域处的所述气体混合物供给量调节所述中心区域形成的掩膜层厚度。
可选的，通过控制所述边缘区域处的所述气体混合物供给量调节所述衬底的边缘区域形成的掩膜层厚度。
可选的，所述气体混合物包括四氢化硅气体和氧气。
可选的，所述衬底的边缘区域形成的所述掩膜层的厚度范围为880～920A；所述衬底的中心区域形成的所述掩膜层的厚度范围为780～820A。
可选的，刻蚀所述掩膜层和部分所述浅沟槽隔离时，所述边缘区域的刻蚀速率大于所述中心区域的刻蚀速率。
综上所述，在本发明提供的闪存的制备方法中，在本发明提供的改善半导体器件良率的方法中，提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。本发明提供的改善半导体器件良率的方法可以使在所述衬底的边缘区域形成的掩膜层的厚度大于在所述衬底的中心区域形成的掩膜层的厚度，最终使得在所述衬底的边缘区域剩余浅沟槽隔离的高度和所述衬底的中心区域剩余浅沟槽隔离的高度都达到标准，避免了半导体器件失效，改善了半导体器件的良率。
附图说明
图1为现有的一半导体结构的示意图；
图2为图1中闪存区结构的剖视图；
图3为刻蚀掩膜层后闪存区结构的示意图；
图4为刻蚀浅沟槽隔离后闪存区结构的示意图；
图5为本发明实施例提供的改善半导体器件良率的方法的流程示意图；
图6为本发明实施例提供的形成掩膜层前的半导体结构示意图；
图7为本发明实施例提供的形成掩膜层后的半导体结构示意图；
图8为本发明实施例提供的等离子体反应室内顶部的气体混合物供给量、等离子体反应室内侧边的气体混合物供给量以及最佳气体混合物供给量的曲线图；
图9为本发明实施例提供的刻蚀掩膜层后的半导体结构示意图；
图10为本发明实施例提供的刻蚀浅沟槽隔离后的半导体结构示意图；
其中，11-衬底，12-耦合氧化层，13-浮栅层，14-层间介质层，15-浅沟槽隔离，16-掩膜层，21-衬底，22-介电层，23-浮栅层，24-介质层，25-牺牲层，26-掩膜层，31-等离子体反应室内顶部的气体混合物供给量曲线，32-等离子体反应室内底部的气体混合物供给量曲线，33-最佳气体混合物供给量的曲线。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
如背景技术中所述的，在调节共字线分栅快闪存储器中的浅沟槽隔离的高度时，若刻蚀的浅沟槽隔离较少，会使得剩余的浅沟槽隔离高度过高；若刻蚀的浅沟槽隔离较多，会使得剩余的浅沟槽隔离的高度过低。而浅沟槽隔离的高度过高或者过低都会对形成的半导体器件的良率造成影响。
参阅图1，在现有技术中形成浅沟槽隔离的过程包括：提供半导体衬底11，在半导体衬底11上依次形成耦合氧化层12、浮栅层13、和层间介质层14。然后再依次刻蚀所述层间介质层14、浮栅层13、耦合氧化层12以及部分半导体衬底11，形成浅沟槽。之后在所述浅沟槽中填充满绝缘介质材料形成浅沟槽隔离15，采用化学机械研磨的方法平坦化所述绝缘介质材料表面使之与层间介质层的表面齐平。
进一步的，继续参阅图1，在快闪存储器中包括闪存区和外围区，在浅沟槽隔离15平坦化之后，还需要浅沟槽隔离15进行刻蚀使所述浅沟槽隔离15的高度达到要求。具体的，在闪存区和外围区的层间介质层14上还依次形成有掩膜层16和光刻胶层。所述光刻胶层用于定义需要刻蚀的区域。在需要刻蚀闪存区域的浅沟槽隔离15时，光刻胶层把闪存区域打开，把外围区覆盖。所述掩膜层16用于后续在去掉闪存区域的层间介质层14时，保护外围区的层间介质层14不被去除。
参阅图2至图4，在调节所述浅沟槽隔离15的高度时，先利用光刻胶层定义出所述刻蚀的区域，本实施例中为定义出闪存区，然后把闪存区的掩膜层16刻蚀掉，接着再把浅沟槽隔离15刻蚀一部分。刻蚀完成后，所述浅沟槽隔离15的高度基本与浮栅层13齐平。但是经发明人研究发现，在进行上述刻蚀时由于使用的机台结构以及刻蚀方法的原因会导致对衬底的边缘区域的浅沟槽隔离的刻蚀速率大于对衬底的中心区域的浅沟槽隔离的刻蚀速率。最终使得在位于衬底的中心区域的浅沟槽隔离的高度达到要求的情况下，位于衬底的边缘区域的浅沟槽隔离刻蚀得太多,剩余的浅沟槽隔离的高度不符合要求，导致形成的闪存失效，降低了半导体器件的良率。
因此，在制造半导体器件时，为了解决上述问题，本发明提供了一种改善半导体器件良率的方法。
参阅图5，其为本发明实施例提供的改善半导体器件良率的方法的流程示意图，如图5所示，所述改善半导体器件良率的方法包括以下步骤：
步骤S1：提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；
步骤S2：在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及
步骤S3：依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。
具体的，在一个实施例中，所述边缘区域可以包括所述衬底中距离所述衬底外边界的距离为20～30mm的区域；所述中心区域可以包括所述衬底中距离所述衬底中心的距离为70～80mm的区域。
具体的，参阅图6，为步骤S1中形成的半导体结构的示意图，所述半导体结构包括一衬底21，位于所述衬底21上的介电层22，位于所述介电层22上的浮栅层23、位于所述浮栅层23上的层间介质层24。在所述衬底21、所述介电层22、所述浮栅层23以及所述层间介质层24中形成有浅沟槽隔离25，所述浅沟槽隔离25的表面与所述层间介质24的表面齐平。在一个实施例中，所述衬底21可以为单晶硅衬底，所述介电层22为可以氧化层，所述层间介质层24可以为氮化硅层；所述介电层22的厚度范围为87～93埃，所述浮栅层23的厚度范围为290～310埃，所述层间介质层24的厚度范围为720～880埃。所述浅沟槽隔离25的高度范围为3600～3800埃。
所述步骤S1完成后，进行步骤S2，参阅图7，在所述层间介质层24以及所述浅沟槽隔离25的表面形成掩膜层26。进一步的，在前述调节浅沟槽隔离的高度时发明人发现在对浅沟槽隔离进行刻蚀时由于使用的机台结构以及刻蚀方法的原因会导致对衬底的边缘区域的浅沟槽隔离的刻蚀速率大于对衬底的中心区域的浅沟槽隔离的刻蚀速率。使得在位于衬底的中心区域的浅沟槽隔离的高度达到要求的情况下，位于衬底的边缘区域的浅沟槽隔离高度刻蚀得太多，没有达到高度的要求，而如果想通过改变机台结构或是调节对衬底的边缘区域或中心区域的浅沟槽隔离的刻蚀速率是比较困难的，因此，在本发明所提供的实施例中，发明人通过改变衬底的中心区域和衬底的边缘区域形成的掩膜层的厚度来解决对不同区域的浅沟槽隔离刻蚀速率的不同而导致半导体器件良率下降的问题。
具体的，参阅图7，在步骤S2中，所述掩膜层26可使用一种或多种重氢化合物通过化学气相沉积的方法形成，需要说明的是，重氢可指氘(D)或氚(T)，重氢化合物可指具有一个、多个或者全部氢原子被D和/或T取代程度高于相应重同位素的自然丰度水平的化合物；更具体的，可通过高密度等离子体化学气相沉积(HDP-CVD)在重氢溅射气体、含有重氢的前体化合物或者重氢前体和重氢溅射气体两者都存在的条件下形成。在一个实施例中，所述掩膜层26可包括绝缘材料，例如为氧化硅，具体的可以为二氧化硅或掺杂的二氧化硅。
进一步的，形成所述掩膜层的具体过程为：将步骤S1中形成的半导体结构提供到高密度等离子体反应室中，并将形成所述掩膜层所需的气体混合物供给到所述高密度等离子体反应室中。进一步的，所述高密度等离子体反应室具有多个气体输入口，所述高密度等离子体反应室在对应所述衬底的中心区域或所述衬底的边缘区域的位置都设有所述气体输入口。在提供的半导体结构的表面形成所述掩膜层时，可以分别通过对应所述衬底的中心区域处的所述气体输入口向所述中心区域提供所述气体混合物和通过对应所述衬底的边缘区域处所述气体输入口向所述边缘区域提供所述气体混合物。具体的，所述气体混合物中至少包括有一种具有重氢同位素成分的化合物，一种或多种惰性气体，例如氩气和在某些情况下包括一种或多种O2、O3和NO3的氧化剂气体；需要说明的是，也可使用H2或者He来取代部分或者全部的惰性气体。在一个实施例中，所述气体混合物至少包括四氢化硅气体(SiH4)，氧气以及少量的氩气、氦气或氢气。所述气体混合物在所述高密度等离子体反应室中发生反应可以产生高密度等离子体以在所述半导体结构的表面进行所述掩膜层的化学气相沉积。具体的，气体混合物发生反应后生成生成二氧化硅和一些副产物。
更进一步的，参阅图7，由于所述高密度等离子体反应室在对应衬底的中心区域和衬底的边缘区域都设有气体输入口，则可以分别通过控制所述衬底的中心区域处的所述气体混合物的供给量调节所述衬底的中心区域形成的掩膜层26的厚度；通过控制所述衬底的边缘区域处的所述气体混合物的供给量调节所述衬底的边缘区域形成的掩膜层26的厚度，使得最后形成的所述掩膜层26在所述衬底的边缘区域的厚度大于所述掩膜层26在所述衬底的中心区域的厚度。进一步的所述气体输入口可以设置在所述等离子体反应室的上半部分，具体的，可以设置在所述等离子体反应室的顶部和两侧，则可以从反应室的顶部和旁边输入所述气体混合物。参阅图8，图8中显示了等离子体反应室内顶部的气体混合物供给量曲线31、等离子体反应室内侧边的气体混合物供给量曲线32以及最佳气体混合物供给量曲线33，图8中的横坐标从左到右表示从衬底一边到另外一边，直径的距离。其中衬底中心处的坐标为0。在所述衬底的某一区域可以通过调节所述等离子体反应室内顶部的气体混合物供给量和所述等离子体反应室内侧边的气体混合物供给量得到最佳气体混合物供给量。具体的，从所述气体输入口输送所述气体混合物，在衬底的中心区域，可以通过调节衬底的中心区域对应的等离子体反应室内顶部气体混合物的输入量以及等离子体反应室内侧边的气体混合物的输入量来取得衬底的中心区域的最佳气体输入量，同理，在衬底的边缘区域，通过调节衬底的边缘区域对应的等离子体反应室内顶部的气体混合物输入量以及等离子体反应室内侧边的气体混合物输入量来取得衬底的边缘区域的最佳气体输入量。
在一个实施例中，所述衬底的边缘区域形成的所述掩膜层26的厚度范围可以为880～920埃；例如，890埃、900埃或910埃；所述衬底的中心区域形成的所述掩膜层26的厚度范围可以为780～820埃；例如，790埃，800埃或810埃。
进一步的，参阅图7、图9和图10，采用到达时间停止刻蚀的方式依次刻蚀所述掩膜层和所述浅沟槽隔离；在刻蚀时间一定的情况下，采用干法刻蚀的方法依次刻蚀所述掩膜层26和所述浅沟槽隔离25，最后在衬底的边缘区域剩余的浅沟槽隔离25的高度与在衬底的中心区域剩余的浅沟槽隔离25的高度基本一致且达到要求。具体的，如图10所示，在衬底的边缘区域剩余的浅沟槽隔离25与在衬底的中心区域剩余的浅沟槽隔离25基本与浮栅层23齐平。具体的，刻蚀所述掩膜层26可以采用CHF3气体或CF4气体，刻蚀所述浅沟槽隔离25可以采用C4F8气体。
综上所述，在本发明提供的改善半导体器件良率的方法中，提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；在所述层间介电层的表面以及所述浅沟槽隔离的表面形成掩膜层；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。本发明提供的改善半导体器件良率的方法可以使在所述衬底的边缘区域形成的掩膜层的厚度大于在所述衬底的中心区域形成的掩膜层的厚度，最终使得在所述衬底的边缘区域剩余浅沟槽隔离的高度和所述衬底的中心区域剩余浅沟槽隔离的高度都达到标准，避免了半导体器件失效，改善了半导体器件的良率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种改善半导体器件良率的方法，其特征在于，包括，
提供一衬底，在所述衬底上依次形成介电层、浮栅层以及层间介质层；所述衬底、介电层、浮栅层以及层间介质层中形成有浅沟槽隔离，所述浅沟槽隔离的表面与所述层间介质层的表面齐平；
采用高密度等离子体气相沉积的方法，在所述层间介质层的表面以及所述浅沟槽隔离的表面形成掩膜层，所述掩膜层的材质包括氧化硅；所述衬底包括中心区域和边缘区域，所述掩膜层在所述边缘区域的厚度大于所述掩膜层在衬底中心和所述中心区域的厚度；以及
依次刻蚀所述掩膜层和部分所述浅沟槽隔离直至所述浅沟槽隔离达到高度标准。
2.如权利要求1所述的改善半导体器件良率的方法，其特征在于，所述边缘区域包括所述衬底中距离衬底外边界的距离为20～30mm的区域；所述中心区域包括所述衬底中距离所述衬底中心的距离为70～80mm的区域。
3.如权利要求1所述的改善半导体器件良率的方法，其特征在于，在高密度等离子体反应室内进行所述高密度等离子体气相沉积；通过向高密度等离子体反应室内提供气体混合物以形成所述掩膜层。
4.如权利要求3所述的改善半导体器件良率的方法，其特征在于，所述高密度等离子体反应室包括多个气体输入口，所述气体输入口的位置与所述中心区域或所述边缘区域的位置对应。
5.如权利要求4所述的改善半导体器件良率的方法，其特征在于，通过对应所述中心区域的所述气体输入口向所述中心区域提供所述气体混合物；通过对应所述边缘区域的所述气体输入口向所述边缘区域提供所述气体混合物。
6.如权利要求5所述的改善半导体器件良率的方法，其特征在于，通过控制所述中心区域处的所述气体混合物供给量调节所述中心区域形成的掩膜层厚度。
7.如权利要求5所述的改善半导体器件良率的方法，其特征在于，通过控制所述边缘区域处的所述气体混合物供给量调节所述边缘区域形成的掩膜层厚度。
8.如权利要求3所述的改善半导体器件良率的方法，其特征在于，所述气体混合物包括四氢化硅气体和氧气。
9.如权利要求1所述的改善半导体器件良率的方法，其特征在于，所述边缘区域形成的所述掩膜层的厚度范围为880～920Å；所述中心区域形成的所述掩膜层的厚度范围为780～820Å。
10.如权利要求1所述的改善半导体器件良率的方法，其特征在于，刻蚀所述掩膜层和部分所述浅沟槽隔离时，所述边缘区域的刻蚀速率大于所述中心区域的刻蚀速率。
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111341653B (zh) * | 2020-03-13 | 2022-12-02 | 上海华虹宏力半导体制造有限公司 | 浮栅层的形成方法 |
| CN112382635B (zh) * | 2020-11-12 | 2023-11-10 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344416B1 (en) * | 2000-03-10 | 2002-02-05 | International Business Machines Corporation | Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions |
| CN1538507A (zh) * | 2003-04-14 | 2004-10-20 | 华邦电子股份有限公司 | 半导体机台气体反应室的气体配送系统及方法 |
| CN101459107A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 形成浅沟槽隔离结构及刻蚀方法 |
| CN101924078A (zh) * | 2009-06-11 | 2010-12-22 | 华邦电子股份有限公司 | 快闪存储器的制造方法 |
| CN102054684A (zh) * | 2009-11-10 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105428319A (zh) * | 2016-01-26 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | 闪存结构的制造方法 |
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187132A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置 |
-
2019
- 2019-01-22 CN CN201910057328.XA patent/CN109768010B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344416B1 (en) * | 2000-03-10 | 2002-02-05 | International Business Machines Corporation | Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions |
| CN1538507A (zh) * | 2003-04-14 | 2004-10-20 | 华邦电子股份有限公司 | 半导体机台气体反应室的气体配送系统及方法 |
| CN101459107A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 形成浅沟槽隔离结构及刻蚀方法 |
| CN101924078A (zh) * | 2009-06-11 | 2010-12-22 | 华邦电子股份有限公司 | 快闪存储器的制造方法 |
| CN102054684A (zh) * | 2009-11-10 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105428319A (zh) * | 2016-01-26 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | 闪存结构的制造方法 |
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
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| CN109768010A (zh) | 2019-05-17 |
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