CN106158757A - 闪存器件制造方法 - Google Patents

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Abstract

本发明提供一种闪存器件制造方法，通过将测量出的平坦化后的浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度反馈到对所述半导体衬底上方用于形成字线多晶硅层等区域的浅沟槽隔离结构的回刻蚀工艺中，进而通过最合适的回刻蚀深度来保证后续形成的字线多晶硅层下方的氧化层的厚度以及浅沟槽隔离结构台阶高度的稳定性，从而避免因浅沟槽隔离结构台阶高度过低引起闪存产品的编程以及编程干扰失效或者因浅沟槽隔离结构台阶高度过高引起多晶硅残留问题，提高闪存产品的可靠性和良率。

Description

闪存器件制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种闪存器件制造方法。
背景技术
一般而言，闪存(flash memory)包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)结构。请参考图1A，现有的一种分栅式闪存单元的结构包括：半导体衬底10、漏区(即位线bit line，BL)111、源区112、源线多晶硅层(即源线source line，SL)12、浮栅氧化层13、浮栅多晶硅层14、第一侧墙151、第二侧墙152、隧穿氧化层16(Tunnel Oxide)、字线多晶硅层(即字线word line，WL)17以及字线侧墙18。在该分栅式闪存单元编程(program)时，在源线多晶硅层12上施加高电压、字线多晶硅层17施加可以打开沟道的电压以及通过漏区11上灌入恒电流，且源线多晶硅层12处于高电位，在所述高电位的作用下，一方面，沟道中会产生热电子，另一方面所述高电位会被耦合到浮栅多晶硅层14，所述浮栅多晶硅层14产生一个耦合电压，在所述耦合电压的作用下，电子由所述浮栅多晶硅层14靠近源区被注入到浮栅多晶硅层14，从而实现编程。
同时，目前的闪存产品通过浅沟槽隔离技术(STI，Shallow Trench Isolation)制备隔离区域实现存储单元区、外围电路区的内部及其之间的隔离，以最有效地利用有源区的线宽，提高集成度，具体的制作过程包括：首先在半导体衬底10上依次沉积浮栅氧化层13、浮栅多晶硅层14、氮化硅掩膜层(未图示)；然后对氮化硅掩膜层、浮栅多晶硅层14、浮栅氧化层13以及半导体衬底10进行刻蚀，形成从氮化硅掩膜层向下延伸至所述半导体衬底10中的浅沟槽(即ACT ET工艺)；然后对所述浅沟槽进行氧化物填充直至填满所述浅沟槽，并通过化学机械平坦化工艺去除氮化硅掩膜层上方多余的填充氧化物(即STI CMP工艺)，以形成浅沟槽隔离结构；之后对浮栅多晶硅层14上方的浅沟槽隔离结构进行回刻蚀，以调节相应区域的浅沟槽隔离结构的高度(即GSTI ET工艺)；然后在半导体衬底10上依次形成第一侧墙151、第二侧墙152、源线多晶硅层12、隧穿氧化层16、字线多晶硅层17以及字线侧墙18。
然而，在闪存产品开发中，由于设计规格要求，闪存阵列STI(浅槽隔离结构)和AA(ActiveArea：有源区)的尺寸较小，因此STI CMP工艺中氮化硅掩膜层的厚度(SiN THK)以及GSTI ET工艺中浅沟槽隔离结构的损耗(GSTI OX loss)会影响浅沟槽隔离结构在有源区上方的台阶高度(STI step height)。图1B是字线多晶硅层沉积后沿字线17方向切出的器件剖面结构示意图，请参考图1B，一方面，STI CMP工艺中越薄的氮化硅掩膜层厚度以及GSTI ET工艺中越多的浅沟槽隔离结构损耗，会导致越低的浅沟槽隔离结构台阶高度以及越严重的浅沟槽隔离结构顶部边沟(divot)损伤191，进而导致字线多晶硅层17下方具有越薄的隧穿氧化层16，最终影响闪存器件的后续制作过程以及电学性能。例如，STI CMP工艺中越薄的氮化硅掩膜层厚度以及GSTI ET工艺中越多的浅沟槽隔离结构损耗使最终产品产生很严重的边沟191，这会引起边沟191处的隧穿氧化层16厚度较薄，导致形成的字线晶体管在沟道处产生不均匀的电场(fringing field)，进而导致严重的窄宽度沟道效应(narrow width effect)；容易产生漏电流而造成短路，引起字线晶体管漏电现象(WLtransistor leakage current issue)以及很差的阈值电压(VTWL)可控性，进而造成闪存产品的编程效率低以及编程干扰(program disturb)缺陷，影响闪存产品的可靠性和良率。另一方面，STI CMP工艺中越厚的氮化硅掩膜层厚度以及GSTI ET工艺中越少的浅沟槽隔离结构损耗，会导致在逻辑区浮栅多晶硅和字线多晶硅蚀刻后浅沟槽的底部存在多晶硅残留。
因此需要一种闪存器件制造方法，能够获得稳定的浅沟槽隔离结构台阶高度，避免引起闪存器件编程效率低以及编程干扰或者多晶硅残留问题。
发明内容
本发明的目的在于提供一种闪存器件制造方法，能够获得稳定的浅沟槽隔离结构台阶高度，避免引起闪存器件编程效率低以及编程干扰问题或者多晶硅残留问题。
为解决上述问题，本发明提出一种闪存器件制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽；
在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟道隔离结构；
测量所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度，并依据所述台阶高度对所述半导体衬底表面上方相应区域的浅沟槽隔离结构进行相应程度的回刻蚀。
进一步的，所述掩膜层为氮化硅层或氮氧化硅层。
进一步的，在所述浅沟槽中填充满绝缘介质材料之前，先在所述浅沟槽内部生长一层衬氧化层。
进一步的，平坦化所述绝缘介质材料表面时，还去除了一定厚度的掩膜层。
进一步的，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度越大，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度越深。
进一步的，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度与对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度成线性递增关系。
进一步的，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为
进一步的，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为
进一步的，依据所述台阶高度对所述半导体衬底表面上方相应区域的浅沟槽隔离结构进行相应程度的回刻蚀之后，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层。
进一步的，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层的过程包括：
去除所述掩膜层，在所述浮栅多晶硅层上形成浮栅介质层，并刻蚀所述浮栅介质层，以在所述浮栅介质层中形成暴露出所述浮栅多晶硅层表面的第一侧墙开口；
在所述第一侧墙开口的侧壁形成第一侧墙，并以所述第一侧墙为掩膜，继续刻蚀所述第一侧墙开口底部的浮栅多晶层和浮栅氧化层，以在浮栅多晶层和浮栅氧化层中形成暴露出所述半导体衬底表面的第二侧墙开口；
在所述第二侧墙开口的侧壁形成第二侧墙，并在所述第一侧墙开口和第二侧墙开口中填充源线多晶硅层，所述源线多晶硅层的上表面不高于所述第一侧墙的顶部，所述源线多晶硅层底部的半导体衬底内设有源区；
去除所述第一侧墙远离所述源线多晶硅层的侧壁外侧的半导体衬底表面的浮栅氧化层、浮栅多晶硅以及浮栅介质层，以暴露出所述第一侧墙远离所述源线多晶硅层的侧壁外侧的有源区表面；
在所述第一侧墙远离所述源线多晶硅层的侧壁外侧暴露出的有源区表面上依次形成隧穿氧化层和字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层、源线多晶硅层及与半导体衬底之间均通过所述隧穿氧化层相互隔离；
在所述字线多晶硅层远离所述源线多晶硅层的侧壁上形成字线侧墙，所述字线侧墙下方远离所述源线多晶硅层的半导体衬底内设有漏区。
与现有技术相比，本发明提供的闪存器件制造方法，具有以下有益效果：
通过将测量出的平坦化后的浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度反馈到对所述半导体衬底表面上方用于形成字线多晶硅层等区域的浅沟槽隔离结构的回刻蚀工艺中，进而通过最合适的回刻蚀深度来保证浅沟槽隔离结构台阶高度的稳定性，从而降低该区域的浅沟槽隔离结构顶部边沟损伤，进而保证后续形成的字线多晶硅层下方的隧穿氧化层的厚度稳定，从而避免因浅沟槽隔离结构台阶高度过低引起闪存产品的编程以及编程干扰失效或者因浅沟槽隔离结构台阶高度过高引起多晶硅残留问题，提高闪存产品的可靠性和良率。
附图说明
图1A和图1B是现有技术中一种典型的分栅式闪存器件的剖面结构示意图；
图2是本发明具体实施例的闪存器件制造方法的流程图；
图3A至3E以及图4是本发明具体实施例中的闪存器件的结构示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提出一种闪存器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
S2，刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽；
S3，在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟道隔离结构；
S4，测量所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度，并依据所述台阶高度对所述半导体衬底表面上方相应区域的浅沟槽隔离结构进行相应程度的回刻蚀；
S5，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层。
请参考图3A，在步骤S1中提供的半导体衬底30可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底30包括图3A至图3D、图4所示存储单元区域以及图3E所示的外围电路区，并通过掺杂工艺，例如离子注入工艺，形成有源区。为了分别定义出存储单元区域以及周边的外围电路区域的有源区，需要进行在半导体衬底30中制作浅沟槽隔离结构(STI)。因此在步骤S1中，可以先对提供的半导体衬底30进行表面自然氧化层的去除工艺，具体包括前清洗、表面热氧化(例如形成 后的自然氧化层)、自然氧化层去除与后清洗；然后提供的半导体衬底30上依次形成浮栅氧化层31、浮栅多晶硅层32和掩膜层33。其中，浮栅氧化层31用于隔离半导体衬底30与浮栅多晶硅层32，其厚度可以根据具体的工艺需求而定，例如为可以采用低压化学气相沉积、热氧化或者分子束外延方法等在所述半导体衬底30上形成，沉积后测量的沉积厚度的允许误差可在范围内，所述浮栅氧化层31包括但并不限于为二氧化硅，优选为二氧化硅，因为其与半导体衬底30具有良好的界面态且易于形成。浮栅多晶硅层32可以采用沉积工艺形成，例如化学气相沉积工艺，用于形成浮栅(FG)，能够俘获或失去电子，从而能够使最终形成的闪存器件具有存储以及擦除的功能，其厚度可以根据具体的工艺需求而定，例如为沉积后测量的沉积厚度的允许误差可在范围内。掩膜层33可以是为氮化硅或氮氧化硅等垫氮化层单层结构，也可以是包括依次层叠的垫氧化物层和垫氮化物层的复合层结构，可以采用低压化学气相沉积(CVD)或氧氮化工艺形成，掩膜层33作为后续浅沟槽隔离结构抛光工艺的停止层，其厚度可以根据具体的工艺需求而定，例如为沉积后测量的沉积厚度的允许误差可在范围内。浮栅氧化层31、浮栅多晶硅层32和掩膜层33的总厚度决定了后续形成的浅沟槽隔离结构的台阶高度(STI step height)。
请继续参考图3A，在步骤S2中，首先，在掩膜层33表面涂布光刻胶(厚度为未图示)，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜，对掩膜层33、浮栅多晶硅层32以及浮栅氧化层31和半导体衬底30进行蚀刻，这些叠层未被光刻胶覆盖的部分被依次刻蚀，而形成从掩膜层33表面向下延伸至半导体衬底30中的浅沟槽34，该浅沟槽34的底部位于半导体衬底30中，以定义出所述半导体衬底30中的各个器件有源区以及浮栅间的隔离区等。然后采用灰化工艺以及湿法清洗工艺去除掩膜层33表面上的光刻胶以及浅沟槽表面的刻蚀残留物。
请参考图3B和图3C，在步骤S3中，首先采用热氧化工艺在浅沟槽34表面生长一层衬氧化层(liner oxide，可以为二氧化硅)35，用于增强后续填充的绝缘介质材料的粘附力，例如将器件置于1000℃的炉管中进行表面热氧化，以在浅沟槽34表面生长一层厚度为的衬氧化层35，并对器件进行1100℃的高温快速退火，以提高衬氧化层35的致密性，衬氧化层35的厚度误差在范围内；接着，采用高密度等离子体沉积(HDPCVD)、低压化学气相沉积(LPCVD)或增强等离子体化学气相沉积(PECVD)等方式填充绝缘介质材料至浅沟槽34中，所述绝缘介质材料的填充厚度使得述绝缘介质材料覆盖所述浅沟槽34的侧壁和底部以及所述掩膜层33的表面，其高于浅沟槽底部的填充高度为填充后可对其进行1000℃高温快速退火处理，以增强其致密性以及与衬氧化层35的粘附性；然后采用化学机械抛光(CMP)工艺抛除所述掩膜层33表面的绝缘介质材料，直至使所述浅沟道隔离结构36表面平坦化，此时所述浅沟道隔离结构36的所述绝缘介质材料表面与所述掩膜层33表面齐平，该过程中可以平坦化去除一定厚度的掩膜层35，例如去除厚度的掩膜层33。
请参考图3C和3D，在步骤S4中，首先测量平坦化后的浅沟槽隔离结构36高出半导体衬底30表面上的台阶高度H1，台阶高度H1实际上等于位于半导体衬底30表面上的浮栅氧化层31、浮栅多晶硅层32以及剩余的掩膜层35的厚度之和。然后依据测出的台阶高度H1选择相应地浅沟槽隔离结构回刻蚀工艺配方(即GSTI ET recipe)，对半导体衬底30表面上的相应区域(例如存储单元区域)中的浅沟槽隔离结构进行回刻蚀，以调节该区域中浅沟槽隔离结构36的台阶高度H2，具体地：先在器件表面形成新的图案化光刻胶层，该图案化光刻胶层定义了半导体衬底30表面上的相应区域中浅沟槽隔离结构36的回刻蚀位置和刻蚀窗口大小；然后以所述图案化光刻胶层为掩膜，依据测出的台阶高度H1选择相应地回刻蚀配方，来对其下方未覆盖的浅沟槽隔离结构36进行回刻蚀至配方所规定的深度，例如所述图案化光刻胶层能够暴露出图3D中所示的左侧的浅沟槽隔离结构，覆盖右侧的浅沟槽隔离结构，因此回刻蚀完成后，图3D中所示的左侧的浅沟槽隔离结构被回刻蚀掉(即GSTI OX LOSS)H1的深度，而右侧的浅沟槽隔离结构被完整保留。步骤S4中涉及的浅沟槽隔离结构回刻蚀工艺配方可以设置为：所述浅沟道隔离结构36位于所述半导体衬底30表面上方的台阶高度H0越大，对所述浮栅多晶硅层32上方的浅沟槽隔离结构进行回刻蚀的深度H1越深。本实施例中，浅沟槽隔离结构回刻蚀配方可以设置为：所述浅沟道隔离结构位于所述半导体衬底30表面上方的台阶高度与对所述浮栅多晶硅层32上方的浅沟槽隔离结构36进行回刻蚀的深度成线性递增关系，例如：所述浅沟道隔离结构位于所述半导体衬底30表面上方的台阶高度H0为时，对所述浮栅多晶硅层32上方的浅沟槽隔离结构36进行回刻蚀的深度H1为所述浅沟道隔离结构36位于所述半导体衬底30表面上方的台阶高度H0为时，对所述浮栅多晶硅层32上方的浅沟槽隔离结构36进行回刻蚀的深度H1为所述浅沟道隔离结构36位于所述半导体衬底30表面上方的台阶高度H0为时，对所述浮栅多晶硅层32上方的浅沟槽隔离结构36进行回刻蚀的深度H1为所述浅沟道隔离结构36位于所述半导体衬底30表面上方的台阶高度H0为时，对所述浮栅多晶硅层32上方的浅沟槽隔离结构进行回刻蚀的深度H1为当所述浅沟道隔离结构36位于所述半导体衬底30表面上方的台阶高度H0小于等于或者大于等于时，可以采用另外特别设置的浅沟槽隔离结构回刻蚀配方，以保证回刻蚀后获得的浅沟槽隔离结构36的台阶高度H2。步骤S4对浅沟槽隔离结构进行回刻蚀的深度误差在范围内，刻蚀时间设置在33秒左右。
请参考图3D、3E以及图4，步骤S5的具体过程包括：
首先，请参考图3D，可先采用灰化工艺以及湿法去胶工艺去除半导体衬底30的存储单元区上的对浅沟槽隔离结构36进行回刻蚀时所用的图形化光刻胶；然后采用湿法刻蚀工艺去除该存储单元区暴露出的所述掩膜层33，以暴露出其下方的所述浮栅多晶硅层32表面，具体地，可以采用浓度为40％～90％的磷酸溶液与20％～50％的氢氟酸溶液作为腐蚀液，来去除所述掩膜层33。
然后，请参考图4，采用化学气相沉积工艺等在暴露出所述浮栅多晶硅层32表面上形成浮栅介质层(未图示)，浮栅介质层的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质、超低K介质中一种或几种组合，可以采用沉积工艺形成，例如化学气相沉积工艺或者物理气相沉积工艺(PVD)。本实施例优选为氮化硅；
接着，请参考图4，采用浮栅光罩掩膜版工艺，在所述浮栅介质层表面形成光刻胶图形(未示出)，以所述光刻胶图形为掩膜，可以采用干法刻蚀工艺或湿法刻蚀工艺所述浮栅介质层，甚至部分深度的浮栅多晶硅层32，以在浮栅介质层或者浮栅介质层和浮栅多晶硅层32中形成第一侧墙开口(未图示)，并对第一侧墙开口进行沉积前清洗，以防止第一侧墙开口中残留的刻蚀副产物影响后续侧墙材料的沉积效果。
然后，请继续参考图4，采用正硅酸乙酯(TEOS)低压气相沉积(LPCVD)工艺等工艺在第一侧墙开口内部和底部以及浮栅介质层表面上形成一定厚度的侧墙材料薄膜，所述侧墙材料薄膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或几种组合，可以是单层结构，也可以是氧化硅-氮化硅-氧化硅等复合层结构。
接着，请继续参考图4，对所述第一侧墙开口中填充的侧墙材料薄膜进行回刻蚀，以去除所述浮栅介质层上方以及第一侧墙开口底部多余的侧墙材料薄膜，而在第一侧墙开口侧壁形成第一侧墙401。本实施例中第一侧墙401位于浮栅介质层的侧壁上。
然后，请继续参考图4，以所述第一侧墙401为掩膜，继续刻蚀第一侧墙开口底部的浮栅多晶硅层32以及浮栅氧化层31，刻蚀停止在半导体衬底30表面，以形成暴露出半导体衬底30的第二侧墙开口；
接着，请继续参考图4，采用化学气相沉积等工艺在第二侧墙开口内部和底部以及浮栅介质层表面上形成一定厚度的侧墙材料薄膜，所述侧墙材料薄膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或几种组合，可以是单层结构，也可以是氧化硅-氮化硅-氧化硅等复合层结构。对所述第二侧墙开口中填充的侧墙材料薄膜进行回刻蚀，以去除所述浮栅介质层上方以及第二侧墙开口底部多余的侧墙材料薄膜，而在第二侧墙开口侧壁形成第二侧墙402。本实施例中第二侧墙402位于浮栅多晶硅层32以及浮栅氧化层31的侧壁上。此后还可以第一侧墙401和第二侧墙402为掩膜，对第二侧墙开口402下方暴露出的半导体衬底30的有源区进行源区离子注入，形成源区42。优选地，离子注入之后对所述半导体衬底30进行湿法清洗步骤，去除因离子注入带来的残留物。清洗之后还可以进行热处理的步骤，热处理可以激活掺杂的杂质离子，并恢复离子注入引起的所述半导体衬底30内晶格的损伤。优选地，所述热处理的温度范围为500℃～900℃。
然后，请继续参考图4，采用化学气相沉积工艺等在所述第一侧墙开口以及第二侧墙开口中填充源线多晶硅层41，所述源线多晶硅层41的上表面不高于所述第一侧墙40的顶部，所述源线多晶硅层40底部对应于半导体衬底30内的源区42。
接着，请参考3E和图4，采用湿法刻蚀工艺或者等离子体干法刻蚀工艺，去除存储单元区和外围电路区中半导体衬底30表面上多余的浮栅介质层、浮栅多晶硅层32以及浮栅氧化层31，为两区域的隧穿氧化层和字线多晶硅层的形成做准备，具体地，依次去除存储单元区的所述第一侧墙401远离所述源线多晶硅层41的侧壁外侧的半导体衬底30表面上的浮栅介质层、浮栅多晶硅层32以及浮栅氧化层31，以暴露出所述第一侧墙401远离所述源线多晶硅层41的侧壁外侧的有源区表面，同时去除外围电路区的半导体衬底30表面上的浮栅介质层、浮栅多晶硅层32以及浮栅氧化层31。
然后，请参考图3E和图4，在存储单元区和外围电路区暴露出的半导体衬底30表面上依次形成隧穿氧化层38和字线多晶硅层37，具体地，在外围电路区的半导体衬底30上依次形成隧穿氧化层38和字线多晶硅层37的同时在存储单元区中的所述第一侧墙40远离所述源线多晶硅层41的侧壁外侧暴露出的半导体衬底30有源区表面上也依次形成了隧穿氧化层38和字线多晶硅层37，且所述字线多晶硅层37与浮栅多晶硅层32之间以及与半导体衬底30之间均通过所述隧穿氧化层38相互隔离，字线多晶硅层37与源线多晶硅层41之间通过隧穿氧化层38和第一侧墙401隔离；
之后，对存储单元区的字线多晶硅层37进行刻蚀，以形成自对准的两侧字线，并在所述两侧字线的侧壁以及隧穿氧化层38表面上沉积字线侧墙材料，刻蚀所述字线侧墙材料以在所述字线多晶硅层37远离所述源线多晶硅层41的侧壁上形成字线侧墙43，所述字线侧墙43下方远离所述源线多晶硅层41的半导体衬底30内设有漏区44。
上述的闪存器件的制造方法中，由于步骤S4中将测量出的平坦化后的浅沟槽隔离结构高出半导体衬底30表面上的台阶高度H1反馈到半导体衬底30相应区域表面上方的浅沟槽隔离结构回刻蚀工艺配方(即GSTI ET recipe)中，来调节该区域中浅沟槽隔离结构的台阶高度H2，从而避免因浅沟槽隔离结构台阶高度过低引起闪存产品的编程以及编程干扰失效或者因浅沟槽隔离结构台阶高度过高引起多晶硅残留问题，提高闪存产品的可靠性和良率。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种闪存器件制造方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、浮栅多晶硅层和掩膜层；
刻蚀所述掩膜层、浮栅多晶硅层、浮栅氧化层和半导体衬底，形成浅沟槽；
在所述浅沟槽中填充满绝缘介质材料，并平坦化所述绝缘介质材料表面以使其与掩膜层表面齐平，形成浅沟道隔离结构；
测量所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度，并依据所述台阶高度对所述半导体衬底表面上方相应区域的浅沟槽隔离结构进行相应程度的回刻蚀。
2.如权利要求1所述的闪存器件制造方法，其特征在于，所述掩膜层为氮化硅层或氮氧化硅层。
3.如权利要求1所述的闪存器件制造方法，其特征在于，在所述浅沟槽中填充满绝缘介质材料之前，先在所述浅沟槽内部生长一层衬氧化层。
4.如权利要求1所述的闪存器件制造方法，其特征在于，平坦化所述绝缘介质材料表面时，还去除了一定厚度的掩膜层。
5.如权利要求1所述的闪存器件制造方法，其特征在于，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度越大，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度越深。
6.如权利要求1所述的闪存器件制造方法，其特征在于，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度与对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度成线性递增关系。
7.如权利要求5或6所述的闪存器件制造方法，其特征在于，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为
8.如权利要求7所述的闪存器件制造方法，其特征在于，所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为所述浅沟道隔离结构位于所述半导体衬底表面上方的台阶高度为时，对所述浮栅多晶硅层上方的浅沟槽隔离结构进行回刻蚀的深度为
9.如权利要求1所述的闪存器件制造方法，其特征在于，依据所述台阶高度对所述半导体衬底表面上方相应区域的浅沟槽隔离结构进行相应程度的回刻蚀之后，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层。
10.如权利要求9所述的闪存器件制造方法，其特征在于，去除所述掩膜层以及所述半导体衬底上部分区域的浮栅多晶硅层、浮栅氧化层，露出所述部分区域的有源区表面，并在所述部分区域的有源区表面上依次形成隧穿氧化层和字线多晶硅层的过程包括：
去除所述掩膜层，在所述浮栅多晶硅层上形成浮栅介质层，并刻蚀所述浮栅介质层，以在所述浮栅介质层中形成暴露出所述浮栅多晶硅层表面的第一侧墙开口；
在所述第一侧墙开口的侧壁形成第一侧墙，并以所述第一侧墙为掩膜，继续刻蚀所述第一侧墙开口底部的浮栅多晶层和浮栅氧化层，以在浮栅多晶层和浮栅氧化层中形成暴露出所述半导体衬底表面的第二侧墙开口；
在所述第二侧墙开口的侧壁形成第二侧墙，并在所述第一侧墙开口和第二侧墙开口中填充源线多晶硅层，所述源线多晶硅层的上表面不高于所述第一侧墙的顶部，所述源线多晶硅层底部的半导体衬底内设有源区；
去除所述第一侧墙远离所述源线多晶硅层的侧壁外侧的半导体衬底表面的浮栅氧化层、浮栅多晶硅以及浮栅介质层，以暴露出所述第一侧墙远离所述源线多晶硅层的侧壁外侧的有源区表面；
在所述第一侧墙远离所述源线多晶硅层的侧壁外侧暴露出的有源区表面上依次形成隧穿氧化层和字线多晶硅层，且所述字线多晶硅层与浮栅多晶硅层、源线多晶硅层及与半导体衬底之间均通过所述隧穿氧化层相互隔离；
在所述字线多晶硅层远离所述源线多晶硅层的侧壁上形成字线侧墙，所述字线侧墙下方远离所述源线多晶硅层的半导体衬底内设有漏区。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231782A (zh) * 2016-12-15 2018-06-29 中芯国际集成电路制造(北京)有限公司 NOR Flash器件及其制备方法
CN108346570A (zh) * 2018-01-24 2018-07-31 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN109768010A (zh) * 2019-01-22 2019-05-17 上海华虹宏力半导体制造有限公司 改善半导体器件良率的方法
CN111106057A (zh) * 2019-11-18 2020-05-05 华虹半导体(无锡)有限公司 闪存器件的sti结构的制造方法及闪存器件
CN111834245A (zh) * 2020-08-26 2020-10-27 上海华虹宏力半导体制造有限公司 半导体pcm结构及其检测方法
CN111883485A (zh) * 2020-08-28 2020-11-03 上海华力微电子有限公司 半导体结构的制备方法
CN111933573A (zh) * 2020-10-12 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构的制造方法与制造系统
CN112750788A (zh) * 2021-01-22 2021-05-04 上海华虹宏力半导体制造有限公司 闪存器件的制造方法
CN113224066A (zh) * 2021-04-28 2021-08-06 华虹半导体(无锡)有限公司 闪存器件结构及其制作方法
CN114664843A (zh) * 2022-05-25 2022-06-24 广州粤芯半导体技术有限公司 半导体结构及其制备方法
WO2023028809A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873957A (zh) * 2005-06-01 2006-12-06 台湾积体电路制造股份有限公司 分离栅极快闪元件与其制造方法
CN102044498A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 分立栅存储器件的形成方法
US20150162329A1 (en) * 2013-10-31 2015-06-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
CN105428319A (zh) * 2016-01-26 2016-03-23 上海华虹宏力半导体制造有限公司 闪存结构的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873957A (zh) * 2005-06-01 2006-12-06 台湾积体电路制造股份有限公司 分离栅极快闪元件与其制造方法
CN102044498A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 分立栅存储器件的形成方法
US20150162329A1 (en) * 2013-10-31 2015-06-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
CN105428319A (zh) * 2016-01-26 2016-03-23 上海华虹宏力半导体制造有限公司 闪存结构的制造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231782A (zh) * 2016-12-15 2018-06-29 中芯国际集成电路制造(北京)有限公司 NOR Flash器件及其制备方法
CN108346570A (zh) * 2018-01-24 2018-07-31 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN108346570B (zh) * 2018-01-24 2020-09-04 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN109768010B (zh) * 2019-01-22 2021-01-29 上海华虹宏力半导体制造有限公司 改善半导体器件良率的方法
CN109768010A (zh) * 2019-01-22 2019-05-17 上海华虹宏力半导体制造有限公司 改善半导体器件良率的方法
CN111106057A (zh) * 2019-11-18 2020-05-05 华虹半导体(无锡)有限公司 闪存器件的sti结构的制造方法及闪存器件
CN111834245A (zh) * 2020-08-26 2020-10-27 上海华虹宏力半导体制造有限公司 半导体pcm结构及其检测方法
CN111883485A (zh) * 2020-08-28 2020-11-03 上海华力微电子有限公司 半导体结构的制备方法
CN111933573A (zh) * 2020-10-12 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构的制造方法与制造系统
CN111933573B (zh) * 2020-10-12 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构的制造方法与制造系统
CN112750788A (zh) * 2021-01-22 2021-05-04 上海华虹宏力半导体制造有限公司 闪存器件的制造方法
CN112750788B (zh) * 2021-01-22 2023-11-24 上海华虹宏力半导体制造有限公司 闪存器件的制造方法
CN113224066A (zh) * 2021-04-28 2021-08-06 华虹半导体(无锡)有限公司 闪存器件结构及其制作方法
WO2023028809A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 一种半导体器件及其制备方法
CN114664843A (zh) * 2022-05-25 2022-06-24 广州粤芯半导体技术有限公司 半导体结构及其制备方法

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