CN108346570A - 一种半导体器件的制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有第一介质层，以及位于所述第一介质层之上的若干彼此间隔设置的第一器件结构；在所述第一器件结构的侧壁上形成间隙壁；去除所述第一介质层的表面部分；在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度；在所述第一介质层上形成图形化的掩膜层，并以所述图形化的掩膜层为掩膜刻蚀去除部分所述第一介质层位。该制作方法可以克服高压器件制作中湿法刻蚀先前形成的第一介质层时存在光刻胶层漂移和横向刻蚀大的问题。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制作方法。
背景技术
一般高压器件在栅氧生长之前，有源区已经生长了很厚的二氧化硅(即由于高压器件中部分区域需要较厚的氧化层，因此整个区域上都生长了很厚的二氧化硅)。为了后续器件的制作，需要用湿法刻蚀掉某些区域之前生长的厚二氧化硅。然而，在湿法刻蚀中出现了光刻胶层漂移和横向刻蚀大的问题。
因此有必要提出一种半导体器件的制作方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以克服高压器件制作中湿法刻蚀先前形成的氧化层时存在光刻胶层漂移和横向刻蚀大的问题。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成有第一介质层，以及位于所述第一介质层之上的若干彼此间隔设置的第一器件结构；
在所述第一器件结构的侧壁上形成间隙壁；
去除所述第一介质层的表面部分；
在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度；
在所述第一介质层上形成图形化的掩膜层，并以所述图形化的掩膜层为掩膜刻蚀去除部分所述第一介质层。
在本发明一个实施例中，所述第一介质层为热氧化工艺形成的氧化层；
通过热处理工艺形成所述修复层。
在本发明一个实施例中，所述氧化层为硅氧化层。
在本发明一个实施例中，所述热处理的工艺温度为800℃～1000℃。
在本发明一个实施例中，所述第一介质层通过沉积工艺形成；
通过热处理工艺或利用沉积工艺形成所述修复层。
在本发明一个实施例中，所述修复层的材料与去除的所述第一介质层表面部分的材料相同。
在本发明一个实施例中，所述修复层为氮化硅层，且利用沉积工艺形成所述修复层。
在本发明一个实施例中，所述第一介质层为单层结构或两层以上的结构。
在本发明一个实施例中，通过氢氟酸溶液或氢氟酸混合溶液湿法刻蚀去除所述第一介质层的表面部分。
在本发明一个实施例中，所述第一介质层被去除的表面部分的厚度为
在本发明一个实施例中，所述在所述第一器件结构的侧壁上形成间隙壁包括：
形成覆盖所述第一器件结构和所述第一介质层的间隙壁材料层；
通过整面干法刻蚀去除所述间隙壁材料层位于所述第一器件结构和所述第一介质层表面的部分，保留位于所述第第一器件结构侧壁的部分，从而在所述第一器件结构的侧壁上形成间隙壁。
在本发明一个实施例中，所述间隙壁材料层采用氧化物。
在本发明一个实施例中，所述第一器件结构包括第一多晶硅层和包围所述多晶硅层的第二介质层。
在本发明一个实施例中，所述图形化的掩膜层为光刻胶层。
在本发明一个实施例中，所述第一器件结构的底部具有底切，所述间隙壁填充所述底切。
根据本发明的半导体器件的制作方法，通过湿法刻蚀去除第一介质层表面被损伤的部分，并在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度，从而使得所述第一介质层表面致密化，提高了第一介质层表面的致密度和结合力，并减少表面的不饱和键，使得后续湿法刻蚀去除有源区的第一介质层时，可以提高掩膜层和第一介质层的粘附性，从而克服高压器件制作中湿法刻蚀先前形成的第一介质层时存在光刻胶层漂移和横向刻蚀大的问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A～图1D示出一种高压器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图2示出根据本发明一实施例的半导体器件的制作方法的示意性步骤流程图；
图3A～图3D示出根据本发明一实施例的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在高压器件的制作中，在栅氧生长之前，有源区已经生长了很厚的二氧化硅。为了器件需要和对有源区表面的保护，需要用湿法刻蚀掉之前生长二氧化硅，然而在湿法刻蚀二氧化硅时出现光刻胶漂移和横向刻蚀大的问题。下面结合图1A～图1D对该问题进行说明。
图1A～图1D示出一种高压器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。在高压器件制作中，首先如图1A所示，在衬底100上形成第一介质层101和位于第一介质层101之上的第一多晶硅层102，第一介质层101一般为厚度较大的二氧化硅层，在第一多晶硅层102的刻蚀过程会损伤第一介质层101的表层，因此当第一多晶硅层102刻蚀之后，会通过湿法刻蚀(例如氢氟酸)去除第一介质层101表面被损伤的部分，由于湿法刻蚀是各向同性刻蚀，因此第一多晶硅层102下方的第一介质层也会被去除部分，导致在第一多晶硅层102的底部形成第一底切103(undercut，也即向内的凹陷)。接着，如图1B所示，在第一多晶硅层102上形成第二介质层104，第二介质层104例如为氧化硅层，其例如通过热氧化法形成。然而，由于第二介质层104在热氧化生长时，第一多晶硅层102侧壁中部区域的生长速率大于顶部和底部的生长速率，导致第二介质层104侧壁底部形成第二底切103A，并且第二底切103A相对第一底切103增大，在此为便于描述我们称第一多晶硅层102和第二介质层104组成的结构为第一器件结构。接着，如图1C所示，形成第二多晶硅层105，在形成第二多晶硅层105的过程中，第二底切103A也会被填充多晶硅。接着，如图1D所示，对第二多晶硅层105进行干法刻蚀，以形成第二器件结构，例如形成电容的极板105A或栅极(未示出)。并且，在该过程中，由于干法刻蚀具有方向性，第二底切103A中填充的多晶硅105B不会被去除，残留在此处，进而导致相邻的器件结构出现桥接(即短路)缺陷。
由上可知，先前制作的第一器件结构(即第一多晶硅层和第二介质层)的存在底切(位于第一器件结构底部的向内的凹陷)，如果不进行相应处理，后续生长第二多晶硅层时会在这些底切区域填充多晶硅，进而可能导致相邻的器件结构出现桥接缺陷，从而对器件性能造成影响。为此，在形成第一器件结构之后，在其侧壁上形成间隙壁(spacer)，来填充底切区域，可以避免后续生长第二多晶硅层时底切区域被多晶硅填充。但是，由于间隙壁的形成需经过干法刻蚀过程，该干法刻蚀过程为没有使用光刻胶层覆盖的反应离子干法刻蚀，这个工艺结束后整个前层的第一介质层101(二氧化硅层)表面都非常粗糙疏松，且不饱和键增多，表面形貌和特性发生了改变，表面和光刻胶层的黏附性变差，且表面的刻蚀速率比内部的刻蚀速率变快了，所以在后续湿法刻蚀去除有源区中的第一介质层101时，出现了光刻胶层漂移(光刻胶层与衬底分类)和横向刻蚀大(湿法刻蚀为各向同性，表面二氧化硅刻蚀速率变快导致横向刻蚀增大，容易造成光刻胶漂移)的问题。
本发明基于此，提出一种半导体器件的制作方法，用于制作高压器件，如图2所示，该制作方法包括：
步骤201，提供半导体衬底，在所述半导体衬底上形成有第一介质层，以及位于第一介质层之上的若干彼此间隔设置的第一器件结构；
步骤202，在所述第一器件结构的侧壁上形成间隙壁；
步骤203，去除所述第一介质层的表面部分；
步骤204，在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度；
步骤205，在所述第一介质层上形成图形化的掩膜层，并以所述图形化的掩膜层为掩膜刻蚀去除部分所述第一介质层。
根据本发明的半导体器件的制作方法，通过湿法刻蚀去除第一介质层表面被损伤的部分，并在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度，从而使得所述第一介质层表面致密化，提高了第一介质层表面的致密度和结合力，并减少表面的不饱和键，使得后续湿法刻蚀去除有源区中的第一介质层时，可以提高掩膜层和第一介质层的粘附性，从而克服高压器件制作中湿法刻蚀先前形成的第一介质层时存在光刻胶层漂移和横向刻蚀大的问题。
图3A～图3D示出根据本发明一实施例的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。下面结合图3A～图3D对根据本发明一实施例的半导体器件的制作方法做详细描述。
本实施例公开的半导体器件的制作方法，包括：
首先，如图3A所示，提供半导体衬底300，在所述半导体衬底300上形成有第一介质层301以及位于所述第一介质层301之上的若干间隔设置的第一器件结构，在所述第一器件结构的侧壁上形成有间隙壁305。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底中可以形成有其他结构，例如浅沟槽隔离结构和或局部场氧隔离结构。
第一介质层301用于实现半导体衬底300和其上形成的第一器件结构之间的隔离。示例性地，第一介质层301为热氧化工艺形成的氧化层，例如为热氧化工艺形成的硅的氧化层。需要说明的是，虽然第一介质层301为高压器件中部分区域所需要的结构，但在第一介质层301制作时会在在整个衬底300上均进行沉积。
第一器件结构可以为各种类型的器件结构。示例性地，在本实施例中，第一器件结构为电容器的下电极板和电容器的介质层，如图3A所示，第一器件结构包括用作电容器下电极板的第一多晶硅层302和包围第一多晶硅层302、用作电容器介质的第二介质层303。应当理解的是，虽然图3A～图3D仅示出一个第一器件结构，但不表示第一介质层301上仅形成有一个第一器件结构，实际上在第一介质层301上可以形成若干彼此间隔设置的第一器件结构，其数量不做具体限定。
第一多晶硅层302示例性地通过沉积、干法刻蚀制作，第二介质层303例如采用氧化硅，其可以通过热氧化法形成，并且如前所述，在第一器件结构的制作过程中，会在第一器件结构的底部形成底切(undercut)304，如果底切304被后续形成的第二多晶硅层填充，将可能导致相邻的器件结构出现桥接(即短路)缺陷，从而对器件性能造成影响。为此，在本实施例中，在第一器件结构的侧壁上形成了间隙壁305，通过间隙壁305来填充底切304，以避免后续工艺中第一器件结构底部的底切304被导电材料填充。
示例性地，间隙壁305的形成过程如下：形成覆盖所述第一介质层301和第一器件结构的间隙壁材料层；通过整面干法刻蚀去除所述间隙壁材料层位于所述第一介质层301和第一器件结构表面的部分，保留位于所述第一器件结构侧壁的部分，从而在所述第一器件结构的侧壁上形成间隙壁305。
示例性地，在本实施例中，间隙壁305采用氧化物，间隙壁材料层通过低压化学气相沉积工艺形成。示例性地，整面干法刻蚀采用反应离子干法刻蚀工艺，并且由于整面干法刻蚀过程中，没有使用光刻胶层覆盖，因此刻蚀完成之后，第一介质层301的表面部分301A和第二介质层303的表面部分会被损伤，使得表面非常粗糙疏松，且不饱和键增多，因此当后续湿法去除有源区的第一介质层301时，会存在第一介质层301表面和光刻胶层粘附性差，且第一介质层301表面的刻蚀速率比第一介质层301内部的刻蚀速率大，造成横向刻蚀大和光刻胶漂移的问题。本实施例公开的制作方法正是克服了这种缺陷。
可以理解的是，虽然在本实施例中，第一介质层301为单层结构，但在其它实施例，第一介质层301也可以为双层或多层结构。
进一步地，虽然在本实施例中，第一介质层301通过热氧化工艺形成，但是在其它实施例中，第一介质层301也可以通过沉积工艺形成。
接着，如图3B所示，去除所述第一介质层301的表面部分301A。
由于第一介质层301表面的部分301A被损伤，因此在该步骤通过合适刻蚀工艺去除第一介质层301表面被损伤的部分301A。
示例性地，在本实施例中，第一介质层301为热氧化工艺形成的氧化层，因此，可以通过氢氟酸溶液或包含氢氟酸的混合溶液湿法刻蚀去除第一介质层301表面被损伤的部分301A。
示例性地，例如通过稀释的氢氟酸(DHF)或氢氟酸和BOE(buffer oxide etcher，缓冲氧化物刻蚀剂)的混合溶液、或者氢氟酸和氟化铵(NH4F4)的混合溶液湿法刻蚀去除第一介质层301表面被损伤的部分301A。
示例性地，所述稀释的氢氟酸(DHF)为40％～60％的氢氟酸和水的混合溶液。示例性地，例如为49％的氢氟酸(即氢氟酸的浓度为49％)和水的混合溶液。所述氢氟酸和水比例为1:200～1:50，示例性地，例如为1:100，通过该稀释的氢氟酸可以在刻蚀第一介质层301时实现合适的刻蚀速率和选择性。
进一步地，第一介质层301表面被去除部分的厚度可以根据实际需要和经验确定，例如第一介质层301表面被去除部分的厚度为这样使得既可以去除第一介质层301表面被损伤的部分301A，也避免第一介质层301被去除的部分过多而影响第一介质层301的厚度。
接着，如图3C所示，在去除了所述表面部分之后的第一介质层301表面形成修复层301B，所述修复层301B的致密度大于被去除的表面部分的致密度。
示例性地，在本实施例中，由于第一介质层301为热氧化工艺形成的氧化层，因此可以通过热处理工艺，在去除了所述表面部分之后的第一介质层301表面形成修复层301B，也即对所述第一介质层301进行表面修复处理，通过热处理使所述第一介质层301表面致密化，提高致密度和粘附性。所述热处理工艺包括常规热退火工艺、快速热退火工艺或氧化退火工艺。示例性地，所述热处理工艺的温度为800℃～1000℃。所述热处理的时间例如为：常规热退火工艺和氧化热退火工艺时，处理时间为10～60分钟；快速热退火工艺时，处理时间为10～60秒。通过规热退火工艺、快速热退火工艺或氧化退火工艺可以快速形成修复层301B，也即快速增加去除了所述表面部分之后的第一介质层301的表层致密度。
需要说明的是，所述修复层301B可以指的是第一介质层301表面内致密度增加的部分，也可以指的是形成在第一介质层301表面之上的新生长的部分。并且，优选，在本实施例中，所述修复层301B指的是第一介质层301表面内致密度增加的部分，也即未在第一介质层301之上形成新的材料层，从而避免对第一介质层301的厚度造成影响。还需要说明的是，采用常规热退火工艺和氧化热退火工艺优选在无氧环境中进行；采用氧化退火工艺时，在含氧环境中进行，并且通过氧化退火工艺新形成的氧化层的厚度控制在所述第一介质层301厚度的3％以下。
应当理解，在本实施例中，由于第一介质层301为热氧化工艺形成的氧化层，因此通过热处理工艺对所述第一介质层301进行表面修复处理，但是，在其它实施例中，当第一介质层301通过沉积工艺形成时，则既可以通过热处理工艺对所述第一介质层301进行表面修复处理，还可以利用沉积工艺形成修复层301B对所第一介质层301进行表面修复处理。当采用沉积工艺形成修复层301B对所述第二结构层进行表面修复处理时，所述修复层301B的材料与去除的所述第一介质层301表面部分的材料相同。例如，所述第一介质层301表面被去除部分的材料为氧化层，则所述修复层301B的材料也为氧化层。通过形成所述修复层301B来改善第一介质层301表面的形貌和特性，使其表面致密平整，不饱和键减少，从而提高所述第一介质层301和光刻胶的粘附力，并使得第一介质层301表面和内部的刻蚀速率一致。
还应当理解，虽然优选所述修复层301B的材料与去除的所述第一介质层301表面部分的材料相同，但是在一些实施例中，所述修复层301B的材料也可以与去除的所述第一介质层301表面部分的材料不相同，例如在一些实施例中，例如第一介质层301为氧化硅，修复层301B为氮化硅层。
最后，如图3D所示，在所述第一介质层301上形成图形化的掩膜层306，并以所述图形化的掩膜层306为掩膜刻蚀所述第一介质层301，以去除部分所述第一介质层301。
图形化的掩膜层306可以采用各种合适的硬掩膜材料或光阻材料。示例性地，在本实施例中，图形化的掩膜层306采用光刻胶层，其可以通过本领域常用的涂覆、曝光、显影等光刻工艺形成，在此不再赘述。图形化的掩膜层306具有开口307，开口307定义了拟去除的部分第一介质层301的位置和形状大小，示例性地，在本实施例中去除所述第一介质层301位于半导体衬底3300的有源区的部分，也即开口307的位置和形状大小与有源区的位置和形状大小的对应。
当形成图形化的掩膜层306之后，则以所述图形化的掩膜层306为掩膜通过合适的干法或湿法刻蚀工艺刻蚀所述第一介质层301，以去除所述第一介质层301位于有源区的部分。
示例性地，在本实施例中，所述第一介质层301为氧化层，因此可以采用湿法刻蚀工艺去除所述第一介质层301位于有源区的部分。例如采用稀释的氢氟酸湿法刻蚀去除所述第二结构层位于有源区的部分。
应当理解的是，由于对所述第一介质层301进行了表面修复处理，因此，在进行上述湿法刻蚀，第一介质层301和光刻胶层的粘附性较大，并且第一介质层301表面各处刻蚀剂速率一致，从而克服了光刻胶漂移和横向刻蚀大的问题。
还应当理解的是，去除所述第一介质层301位于有源区的部分之后，还可以包括图形化的掩膜层306的去除步骤。
至此，完成了根据本发明一实施例的半导体器件的制作方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如在图3D之后还可以包括栅极氧化层的形成、第二多晶硅层的沉积和刻蚀(形成栅极和电容的上极板)，源漏极形成等器件制作步骤，其都包括在本实施例的制作方法的范围内。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有第一介质层，以及位于所述第一介质层之上的若干彼此间隔设置的第一器件结构；
在所述第一器件结构的侧壁上形成间隙壁；
去除所述第一介质层的表面部分；
在去除了所述表面部分之后的第一介质层表面形成修复层，所述修复层的致密度大于被去除的表面部分的致密度；
在所述第一介质层上形成图形化的掩膜层，并以所述图形化的掩膜层为掩膜刻蚀去除部分所述第一介质层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一介质层为热氧化工艺形成的氧化层；
通过热处理工艺对形成所述修复层。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述氧化层为硅氧化层。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，
所述热处理的工艺温度为800℃～1000℃。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一介质层通过沉积工艺形成；
通过热处理工艺或利用沉积工艺形成所述修复层。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述修复层的材料与去除的所述第一介质层表面部分的材料相同。
7.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述修复层为氮化硅层，且利用沉积工艺形成所述修复层。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一介质层为单层结构或两层以上的结构。
9.根据权利要求2所述的半导体器件的制作方法，其特征在于，通过氢氟酸溶液或氢氟酸混合溶液湿法刻蚀去除所述第一介质层的表面部分。
10.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一介质层被去除的表面部分的厚度为
11.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述第一器件结构的侧壁上形成间隙壁包括：
形成覆盖所述第一器件结构和所述第一介质层的间隙壁材料层；
通过整面干法刻蚀去除所述间隙壁材料层位于所述第一器件结构和所述第一介质层表面的部分，保留位于所述第一器件结构侧壁的部分，从而在所述第一器件结构的侧壁上形成间隙壁。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述间隙壁材料层采用氧化物。
13.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一器件结构包括第一多晶硅层和包围所述多晶硅层的第二介质层。
14.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述图形化的掩膜层为光刻胶层。
15.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一器件结构的底部具有底切，所述间隙壁填充所述底切。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108598260A (zh) * | 2018-05-03 | 2018-09-28 | 中芯集成电路（宁波）有限公司 | 半导体结构及其形成方法 |
| CN116779544A (zh) * | 2023-08-23 | 2023-09-19 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1716574A (zh) * | 2003-10-16 | 2006-01-04 | 台湾积体电路制造股份有限公司 | Soi晶圆上的半导体组件的制造方法 |
| CN1988181A (zh) * | 2005-12-21 | 2007-06-27 | 东部电子股份有限公司 | 半导体器件中的电容器及其制造方法 |
| KR20090022228A (ko) * | 2007-08-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
| CN104681420A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
| CN106257647A (zh) * | 2015-06-18 | 2016-12-28 | 北大方正集团有限公司 | 嵌入pip电容的cmos的制作方法 |
-
2018
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1716574A (zh) * | 2003-10-16 | 2006-01-04 | 台湾积体电路制造股份有限公司 | Soi晶圆上的半导体组件的制造方法 |
| CN1988181A (zh) * | 2005-12-21 | 2007-06-27 | 东部电子股份有限公司 | 半导体器件中的电容器及其制造方法 |
| KR20090022228A (ko) * | 2007-08-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
| CN104681420A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN106257647A (zh) * | 2015-06-18 | 2016-12-28 | 北大方正集团有限公司 | 嵌入pip电容的cmos的制作方法 |
| CN106158757A (zh) * | 2016-07-27 | 2016-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存器件制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108598260A (zh) * | 2018-05-03 | 2018-09-28 | 中芯集成电路（宁波）有限公司 | 半导体结构及其形成方法 |
| CN108598260B (zh) * | 2018-05-03 | 2022-03-15 | 中芯集成电路（宁波）有限公司 | 半导体结构及其形成方法 |
| CN116779544A (zh) * | 2023-08-23 | 2023-09-19 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN116779544B (zh) * | 2023-08-23 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
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