CN108598260B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 217
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 221
- 229920005591 polysilicon Polymers 0.000 claims abstract description 179
- 230000008569 process Effects 0.000 claims abstract description 170
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000004140 cleaning Methods 0.000 claims abstract description 38
- 229920000642 polymer Polymers 0.000 claims abstract description 20
- 239000006227 byproduct Substances 0.000 claims abstract description 19
- 238000001039 wet etching Methods 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims description 81
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 48
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 19
- 238000001312 dry etching Methods 0.000 claims description 13
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- 229910052582 BN Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- 230000002349 favourable effect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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Abstract
一种半导体结构及其形成方法，方法包括：提供衬底，衬底上形成有第一介质层，且第一介质层上形成有多个分立的第一多晶硅层；采用湿法刻蚀工艺对第一多晶硅层进行第一清洗处理，去除自然氧化层和聚合物副产物；在第一介质层和第一多晶硅层表面形成第二介质层；在第二介质层侧壁形成补偿侧壁；形成覆盖第二介质层和补偿侧壁的多晶硅膜；刻蚀多晶硅膜，保留位于第一多晶硅层顶部的第二介质层和补偿侧壁上的多晶硅膜作为第二多晶硅层。当第二介质层在第一多晶硅层和第一介质层的拐角位置处形成有凹槽时，补偿侧壁能填充凹槽，避免刻蚀多晶硅膜后在凹槽中形成多晶硅残留，从而避免相邻第二多晶硅层因多晶硅残留而出现桥接。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造领域中，有多种电容器可供选择，主要包括金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)电容器、多晶硅-绝缘体-多晶硅(Poly-Insulator-Poly，PIP)电容器、金属-绝缘体-金属(Metal-Insulator-Metal，MIM)电容器和金属-氧化物-金属(Metal-Oxide-Metal，MOM)电容器、多晶硅-多晶硅-衬底(Poly-Poly-Substrate，PPS)电容器等。
PIP电容器和高阻值多晶硅((High Resistance Poly，HRP)电阻是模拟电路和射频电路中经常使用的两种元器件，PIP电容器被广泛用于防止模拟电路发射噪声以及模拟器件的频率解调。其中，PIP电容器包括由多晶硅形成的下电极和上电极、以及位于所述下电极和上电极之间的电容介质层，在器件需要大电容的情况下，通常使用PIP电容器。
但是，目前PIP电容器的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高PIP电容器的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有第一介质层，且所述第一介质层上形成有多个分立的第一多晶硅层；采用湿法刻蚀工艺，对所述第一多晶硅层进行第一清洗处理，去除所述第一多晶硅层表面的自然氧化层和聚合物副产物；在所述第一清洗处理后，在所述第一介质层和第一多晶硅层表面形成第二介质层；在所述第二介质层的侧壁形成补偿侧壁；形成所述补偿侧壁后，形成覆盖所述第二介质层和补偿侧壁的多晶硅膜；刻蚀所述多晶硅膜，保留位于所述第一多晶硅层顶部的第二介质层和补偿侧壁上的多晶硅膜作为第二多晶硅层。
可选的，形成所述补偿侧壁的步骤包括：形成覆盖所述第二介质层的补偿膜；采用无掩膜刻蚀工艺，去除位于所述第一多晶硅层上以及位于所述第一介质层上的第二介质层表面的补偿膜，保留所述第二介质层侧壁的补偿膜作为所述补偿侧壁。
可选的，形成所述补偿侧壁后，形成覆盖所述第二介质层和补偿侧壁的多晶硅膜之前，还包括：对所述第二介质层、补偿侧壁和第一多晶硅层进行第二清洗处理，去除所述第二介质层、补偿侧壁和第一多晶硅层表面的自然氧化层和聚合物副产物。
可选的，所述补偿侧壁的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
可选的，所述补偿侧壁的厚度为
至
可选的，形成所述补偿侧壁的工艺为低压化学气相沉积工艺。
可选的，所述补偿侧壁的材料为氧化硅，所述低压化学气相沉积工艺的参数包括：源气体包括原硅酸四乙酯，源气体的气体流量为10sccm至300sccm，工艺压强为0.1Torr至0.8Torr，工艺温度为500℃至900℃，工艺时间为10分钟至100分钟。
可选的，所述第二介质层为氧化硅层；或者，所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
可选的，所述湿法刻蚀工艺的参数包括：刻蚀溶液为氢氟酸溶液，所述氢氟酸溶液的体积百分比浓度为10％至80％，工艺时间为1秒至100秒。
可选的，位于所述第一介质层上的所述第二介质层的厚度为
至
可选的，刻蚀所述多晶硅膜的工艺为干法刻蚀工艺。
可选的，所述第一介质层的材料包括氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，所述半导体结构为PIP电容结构。
相应的，本发明还提供一种半导体结构，包括：衬底；第一介质层，位于所述衬底上；多个分立第一多晶硅层，位于所述第一介质层上；第二介质层，位于所述第一介质层和所述第一多晶硅层表面；补偿侧壁，位于所述第二介质层的侧壁上；第二多晶硅层，位于所述第一多晶硅层顶部的第二介质层和补偿侧壁上。
可选的，所述补偿侧壁的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
可选的，所述补偿侧壁的厚度为
至
可选的，所述第二介质层为氧化硅层；或者，所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
可选的，位于所述第一介质层上的所述第二介质层的厚度为
至
可选的，所述第一介质层的材料包括氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，所述半导体结构为PIP电容结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一介质层和第一多晶硅层表面形成第二介质层后，在所述第二介质层的侧壁形成补偿侧壁，当所述第二介质层在所述第一多晶硅层和第一介质层的拐角位置处，形成有向所述第一多晶硅层侧壁延伸的凹槽时，所述补偿侧壁能够填充所述凹槽，从而能在后续制程中，避免多晶硅膜填充于所述凹槽内，相应的，后续刻蚀所述多晶硅膜以形成第二多晶硅层后，能够避免在所述凹槽中形成多晶硅残留，进而避免相邻所述第二多晶硅层因所述多晶硅残留而出现桥接(Bridge)的问题，使PIP电容器的性能能够得以提高。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前PIP电容器的性能较差。现结合一种半导体结构的形成方法，分析PIP电容器的性能较差的原因。
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。所述形成方法包括：
参考图1，提供衬底10，所述衬底包括电容区I，所述衬底10上具有第一介质层20，且所述电容区I的第一介质层20上具有多个分立的第一多晶硅层30。
所述电容区I用于形成PIP电容器。其中，所述电容区I的第一多晶硅层30用于作为所述PIP电容器的下电极。
需要说明的是，为了便于图示，图1仅示意出所述电容区I的一个第一多晶硅层30。
还需要说明的是，所述衬底10还包括用于形成逻辑晶体管的器件区II。
参考图2，对所述第一多晶硅层30进行清洗处理。
所述清洗处理用于去除所述第一多晶硅层30表面的自然氧化层和聚合物(Polymer)副产物。具体地，所述清洗处理的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
由于湿法刻蚀具有各向同性刻蚀的特性，因此所述清洗处理在去除所述第一多晶硅层30表面的自然氧化层和聚合物副产物的同时，还会对所述第一介质层20造成损耗，且容易导致所述第一介质层20在所述第一多晶硅层30底部位置处形成底切(undercut)缺陷，也就是说，在所述第一多晶硅层30和第一介质层20的拐角区域，所述第一多晶硅层30底部容易因第一介质层20损耗而形成第一凹槽25。
参考图3，在所述清洗处理后，在所述第一介质层20和第一多晶硅层30表面形成第二介质层40。
所述第二介质层40的材料为氧化硅，所述电容区I的第二介质层40用于作为PIP电容器的电容介质层，所述器件区II的第二介质层40用于作为逻辑晶体管的栅介质层。
目前，PIP电容器会在逻辑晶体管的形成工艺流程中同时形成，且PIP电容器的电容介质层通常和高阈值电压晶体管的栅介质层在同一工艺步骤中形成，从而减少工艺步骤、缩减制造时间、节约成本。
其中，形成高阈值电压晶体管的栅介质层的工艺通常为热氧化工艺，即形成所述第二介质层40的工艺为热氧化工艺，由于与所述第一多晶硅层30的侧壁和顶部表面相比，所述热氧化工艺对所述第一多晶硅层30的顶部拐角处和底部拐角处的热氧化速率更小，因此越靠近所述第一多晶硅层30的顶部拐角处和底部拐角处，所述第二介质层40的厚度越小。
因此经过所述热氧化工艺后，恶化了所述底切缺陷，从而导致在所述第一多晶硅层30和第一介质层20的拐角区域，所述第二介质层40内形成有向所述第一多晶硅层30侧壁延伸的第二凹槽45，且与所述第一凹槽25(如图2所示)相比，所述第二凹槽45沿垂直于所述第一多晶硅层30侧壁方向的尺寸更大。
结合参考图4和图5，形成覆盖所述第二介质层40的多晶硅膜50(如图4所示)；采用干法刻蚀工艺刻蚀所述多晶硅膜50，保留位于所述第一多晶硅层30顶部的第二介质层40上的多晶硅膜50作为第二多晶硅层51(如图5所示)，保留所述器件区II第二介质层40上的多晶硅膜50作为第三多晶硅层52(如图5所示)。
所述第二多晶硅层51用于作为所述PIP电容器的上电极，所述第三多晶硅层52用于作为逻辑晶体管的栅极层。
但是，由于所述第二凹槽45(如图3所示)的存在，在所述第二介质层40上形成多晶硅膜50的步骤中，所述多晶硅膜50还会填充于所述第二凹槽45内，且由于干法刻蚀工艺具有各向异性刻蚀的特性，在所述干法刻蚀工艺后，所述第二凹槽45内容易形成多晶硅残留53(如图5所示)，从而导致相邻第二多晶硅层51因所述多晶硅残留53而出现桥接的问题，进而导致PIP电容器的性能变差；而PIP电容性性能的下降，相应还会导致逻辑晶体管的性能变差。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有第一介质层，且所述第一介质层上形成有多个分立的第一多晶硅层；采用湿法刻蚀工艺，对所述第一多晶硅层进行第一清洗处理，去除所述第一多晶硅层表面的自然氧化层和聚合物副产物；在所述第一清洗处理后，在所述第一介质层和第一多晶硅层表面形成第二介质层；在所述第二介质层的侧壁形成补偿侧壁；形成所述补偿侧壁后，形成覆盖所述第二介质层和补偿侧壁的多晶硅膜；刻蚀所述多晶硅膜，保留位于所述第一多晶硅层顶部的第二介质层和补偿侧壁上的多晶硅膜作为第二多晶硅层。
本发明在第一介质层和第一多晶硅层表面形成第二介质层后，在所述第二介质层的侧壁形成补偿侧壁，当所述第二介质层在所述第一多晶硅层和第一介质层的拐角位置处，形成有向所述第一多晶硅层侧壁延伸的凹槽时，所述补偿侧壁能够填充所述凹槽，从而能在后续制程中，避免多晶硅膜填充于所述凹槽内，相应的，后续刻蚀所述多晶硅膜以形成第二多晶硅层后，能够避免在所述凹槽中形成多晶硅残留，进而避免相邻所述第二多晶硅层因所述多晶硅残留而出现桥接的问题，使PIP电容器的性能能够得以提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图12是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图6，提供衬底100，所述衬底100包括电容区I，所述衬底100上形成有第一介质层200，且所述电容区I的第一介质层200上形成有多个分立的第一多晶硅层300。
所述衬底100用于为半导体结构的形成提供工艺平台。
具体地，所述衬底100可用于形成电容器件、电阻器件、存储器件和逻辑晶体管中的一种或多种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，形成于所述电容区I的半导体结构为硅-绝缘体-多晶硅(Poly-Insulator-Poly，PIP)电容结构，即所述电容区I用于形成PIP电容器，所述电容区I的第一多晶硅层300用于作为所述PIP电容器的下电极。
本实施例中，所述衬底100还包括：器件区II，所述器件区II用于形成逻辑晶体管，例如为高阈值电压(High VT)晶体管、标准阈值电压(SVT，Standard VT)晶体管、超低阈值电压(ULVT，Ultra-low VT)晶体管和低阈值电压(LVT，Low VT)晶体管等。
需要说明的是，所述衬底还可以包括存储区(图未示)，用于形成存储器件。
本实施例中，以所述电容区I和器件区II为相邻区域为例进行说明。在其他实施例中，所述隔离区和器件区还可以相隔离。
还需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，PIP电容器通常在逻辑晶体管和存储器件的形成工艺流程中同时形成。本实施例中，所述PIP电容器的下电极和存储器件的底部多晶硅层在同一工艺步骤中形成。
所述第一介质层200的材料可以为氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述第一介质层200在形成存储器件的隧穿介质层的工艺步骤中形成。为此，所述第一介质层200的材料为氧化硅。
参考图7，采用湿法刻蚀工艺，对所述第一多晶硅层300进行第一清洗处理。
通过所述第一清洗处理，以去除形成所述第一多晶硅层300过程中产生的聚合物副产物，还可用于去除所述第一多晶硅层300表面的自然氧化层，从而为后续形成第二介质层提供良好的界面基础，进而有利于提高所述第二介质层的形成质量。
本实施例中，所述第一清洗处理的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
通过采用湿法刻蚀工艺的方式去除所述聚合物副产物和自然氧化层，能够避免出现静电放电(ESD Discharge)的问题，从而避免对所形成的存储器件和逻辑晶体管产生不良影响，尤其是高阈值电压晶体管的性能。
其中，按体积百分比，所述氢氟酸溶液的浓度不宜过小，也不宜过大。如果浓度过小，则容易引起难以去除所述聚合物副产物和自然氧化层的问题，从而不利于后续第二介质层的形成，进而容易导致后续所形成PIP电容器的性能变差；如果浓度过大，虽然能有效去除所述聚合物副产物和自然氧化层，但容易对其他结构造成刻蚀损伤，工艺风险较大。为此，本实施例中，所述氢氟酸溶液的体积百分比浓度为10％至80％。需要说明的是，其中的体积百分比是指氢氟酸与水的体积百分比。
所述第一清洗处理的工艺时间不宜过短，也不宜过长。如果所述第一清洗处理的工艺时间过短，则容易导致去除所述聚合物副产物和自然氧化层的效果较差，从而不利于后续第二介质层的形成，进而容易导致后续所形成PIP电容器的性能变差；如果所述第一清洗处理的工艺时间过长，反而会造成工艺成本和时间的浪费，且还容易增加工艺风险。为此，本实施例中，所述第一清洗处理的工艺时间为1秒至100秒。
需要说明的是，所述第一介质层200的材料为氧化硅，因此所述第一清洗处理还会对所述第一介质层200造成损耗，从而导致露出于所述第一多晶硅层300的第一介质层200厚度减小，而且由于湿法刻蚀工艺具有各向同性刻蚀的特性，因此还容易导致所述第一介质层200在所述第一多晶硅层300底部位置处形成底切(undercut)缺陷，也就是说，在所述第一多晶硅层300和第一介质层200的拐角区域，所述第一多晶硅层300底部容易因第一介质层200损耗而形成第一凹槽250。
其中，所述氢氟酸溶液的体积百分比浓度越大、所述第一清洗处理的工艺时间越长，所述第一清洗处理对所述第一介质层200的刻蚀量越大，所述第一凹槽250沿垂直于所述第一多晶硅层300侧壁方向的尺寸、以及沿所述衬底100表面法线方向的尺寸相应越大。
参考图8，在所述第一清洗处理后，在所述第一介质层200和第一多晶硅层300表面形成第二介质层400。
所述电容区I的第二介质层400用于作为PIP电容器的电容介质层，所述器件区II的第二介质层400用于作为后续所形成逻辑晶体管的栅介质层。
本实施例中，所述第二介质层400的材料为氧化硅。在其他实施例中，根据实际工艺需求，所述第二介质层还可以为ONO(Oxide-Nitride-Oxide)结构，即所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，PIP电容器在逻辑晶体管和存储器件的形成工艺流程中同时形成。本实施例中，所述PIP电容器的电容介质层和高阈值电压晶体管的栅介质层在同一工艺步骤中形成。
因此，为了满足高阈值电压晶体管的性能需求，根据所述高阈值电压晶体管的栅介质层厚度需求设定所述第二介质层400的厚度。本实施例中，根据实际工艺需求，位于所述第一介质层200上的所述第二介质层400的厚度D2为
至
本实施例中，形成所述第二介质层400的工艺为热氧化(Thermal Oxidation)工艺，其中，所述热氧化工艺可以为炉管(Furnace)热氧化工艺或原位水汽生成(In-situStream Generation，ISSG)工艺。
通过采用热氧化的方式，能够形成厚度较大且致密度较高的氧化硅层。
具体地，所述热氧化工艺的参数包括：反应气体包括氧气，反应气体的气体流量为1sccm至15sccm，工艺温度为800℃至1100℃，工艺时间为50分钟至200分钟。
需要说明的是，与所述第一多晶硅层300的侧壁和顶部表面相比，所述热氧化工艺对所述第一多晶硅层300的顶部拐角处和底部拐角处的热氧化速率更小，因此越靠近所述第一多晶硅层300的顶部拐角处和底部拐角处，所述第二介质层400的厚度越小。
相应的，经过所述热氧化工艺后，恶化了所述底切缺陷，从而导致在所述第一多晶硅层300和第一介质层200的拐角区域，所述第二介质层400内形成有向所述第一多晶硅层300侧壁延伸的第二凹槽450，且与所述第一凹槽250(如图7所示)相比，所述第二凹槽450沿垂直于所述第一多晶硅层300侧壁方向的尺寸更大；而且，所述第二介质层400的厚度越大，氧化程度越大，所述第二凹槽450沿垂直于所述第一多晶硅层300侧壁方向的尺寸相应越大。
结合参考图9和图10，在所述第二介质层400的侧壁形成补偿侧壁550(如图10)。
所述补偿侧壁550用于填充所述第二凹槽450(如图8所示)，从而避免后续所形成的多晶硅膜填充于所述第二凹槽450内；相应的，后续刻蚀所述多晶硅膜，以保留位于所述第一多晶硅层300顶部的多晶硅膜作为第二多晶硅层后，能够避免在所述第二凹槽450中形成多晶硅残留，从而避免相邻所述第二多晶硅层因所述多晶硅残留而出现桥接的问题。
为了避免相邻所述第二多晶硅层出现桥接的问题，所述补偿侧壁550的材料为绝缘材料。具体地，所述补偿侧壁550的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，为了提高所述补偿侧壁550和所述第二介质层400的工艺兼容性，以免对所形成PIP电容器的性能产生不良影响，所述补偿侧壁550和所述第二介质层400的材料相同。相应的，所述补偿侧壁550的材料为氧化硅。
具体地，形成所述补偿侧壁550的步骤包括：形成覆盖所述第二介质层400的补偿膜500(如图9所示)；采用无掩膜刻蚀工艺，去除位于所述第一多晶硅层300上以及位于所述第一介质层400上的第二介质层400表面的补偿膜500，保留所述第二介质层400侧壁的补偿膜500作为所述补偿侧壁550。
需要说明的是，所述补偿膜500的厚度D3(如图9所示)不宜过小，也不宜过大。如果所述补偿膜500的厚度D3过小，则所形成的补偿侧壁550在所述第二凹槽450内的填充效果相应较差，不利于改善所述第二凹槽450中的多晶硅残留问题，从而不利于提高所形成PIP电容器的性能；如果所述补偿膜500的厚度D3过大，相应会增加所述无掩膜刻蚀工艺的工艺难度。为此，本实施例中，所述补偿膜500的厚度D3为
至
相应的，所述补偿侧壁550的厚度为
至
本实施例中，形成所述补偿膜500的工艺为低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)工艺。
通过低压化学气相沉积的方式，使所述补偿膜500具有较高的厚度均一性、覆盖性、质量均一性和致密度；而且所述低压化学气相沉积工艺具有较好的间隙填充(Gapfilling)性能，在所述低压化学气相沉积工艺的低压条件下，源气体能够向各个方向扩散，从而使所述补偿膜500在所述第二凹槽450内具有较好地填充效果。
本实施例中，所述补偿侧壁550的材料为氧化硅，即所述补偿膜500的材料为氧化硅；相应的，所述低压化学气相沉积工艺的源气体包括原硅酸四乙酯(TEOS)。
其中，所述源气体的气体流量不宜过小，也不宜过大。如果所述源气体的气体流量过小，相应会导致形成所述补偿膜500的速率过慢，从而导致制造效率的下降；如果所述源气体的气体流量过大，则会造成反应速率过快的问题，从而容易降低所述补偿侧壁550的致密度，由于后续步骤还包括第二清洗处理，所述第二凹槽450内的补偿侧壁550容易因所述第二清洗处理而发生损耗，从而增加后续形成多晶硅残留的概率。为此，本实施例中，所述源气体的气体流量为10sccm至300sccm。
所述低压化学气相沉积工艺的工艺压强不宜过小，也不宜过大。如果所述工艺压强过小，会导致所述补偿膜500的致密度过小，由于后续步骤还包括第二清洗处理，所述第二凹槽450内的补偿侧壁550容易因所述第二清洗处理而发生损耗，从而增加后续形成多晶硅残留的概率；如果所述工艺压强过大，则所述补偿膜500的致密度过大，相应会增加所述无掩膜刻蚀工艺的工艺难度。为此，本实施例中，所述低压化学气相沉积工艺的工艺压强为0.1Torr至0.8Torr。
所述低压化学气相沉积工艺的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，相应会导致形成所述补偿膜500的速率过慢，从而导致制造效率的下降；如果所述工艺温度过高，则容易导致成所述补偿膜500的材料性能发生改变。为此，本实施例中，所述低压化学气相沉积工艺的工艺温度为500℃至900℃。
所述低压化学气相沉积工艺的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，所述补偿膜500的厚度D3相应越小，所述补偿侧壁550在所述第二凹槽450内的填充效果相应较差，从而导致后续相邻所述第二多晶硅层出现桥接的概率增大，不利于提高所形成PIP电容器的性能；如果所述工艺时间过长，则所述补偿膜500的厚度D3相应越大，不仅造成工艺成本的浪费，还会增加形成所述补偿侧壁550的工艺难度。为此，本实施例中，所述低压化学气相沉积工艺的工艺时间为10分钟至100分钟。
本实施例中，所述无掩膜刻蚀工艺为干法刻蚀工艺。通过采用无掩膜刻蚀的方式，在去除位于所述第一多晶硅层300上以及位于所述第一介质层200上的第二介质层400表面的补偿膜500的同时，保留所述第二介质层400侧壁的补偿膜500，有利于降低形成所述补偿侧壁550的工艺难度。
具体地，所述干法刻蚀工艺的刻蚀气体为C4F8、CO和O2的混合气体。
其中，所述干法刻蚀工艺的工艺压强不宜过小，也不宜过大。提高工艺压强有利于提高提高刻蚀速率，进而可以提高工艺效率；但是，过大的工艺压强相应也会增加工艺风险。为此，本实施例中，所述干法刻蚀工艺的工艺压强为10mTorr至100mTorr。
所述刻蚀气体的气体流量不宜过小，也不宜过大。刻蚀气体的气体流量过少时，相应的，刻蚀效果较差，且容易降低所述补偿侧壁550的形貌质量；刻蚀气体的气体流量过大时，刻蚀速率相应过快，刻蚀稳定性较差，且还容易对所述第二介质层400造刻蚀损耗或损伤，工艺风险较大。为此，本实施例中，所述刻蚀气体的气体流量为5sccm至16sccm。
所述干法刻蚀工艺的工艺时间不宜过短，也不宜过长。工艺时间越长，对所述补偿膜500的刻蚀量越多，但是，过长的工艺时间也容易对所述第二介质层400造刻蚀损耗或损伤，工艺风险较大。为此，本实施例中，所述干法刻蚀工艺的工艺时间为60秒至200秒。
需要说明的是，形成所述补偿侧壁550后，还包括：对所述第二介质层400、补偿侧壁550和第一多晶硅层300进行第二清洗处理。
所述第二清洗处理用于去除前述无掩膜刻蚀工艺所产生的聚合物副产物，还用于去除所述第二介质层400、补偿侧壁550和第一多晶硅层300表面的自然氧化层，从而为后续形成第二多晶硅层提供良好的界面基础。
本实施例中，所述第二清洗处理的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸溶液。
通过采用湿法刻蚀工艺的方式，以免出现静电放电的问题，从而避免对所形成的存储器件和逻辑晶体管产生不良影响，尤其是高阈值电压晶体管的性能。
需要说明的是，按体积百分比，所述氢氟酸溶液的浓度不宜过小，也不宜过大。如果浓度过小，则难以去除所述聚合物副产物和自然氧化层，从而不利于后续第二多晶硅层的形成，进而容易导致后续所形成PIP电容器和逻辑晶体管的性能变差；如果浓度过大，虽然能有效去除所述聚合物副产物和自然氧化层，但容易对其他结构造成刻蚀损伤，工艺风险较大。为此，本实施例中，所述氢氟酸溶液的体积百分比浓度为10％至80％。需要说明的是，其中的体积百分比是指氢氟酸与水的体积百分比。
还需要说明的是，所述第二清洗处理的工艺时间不宜过短，也不宜过长。如果所述第二清洗处理的工艺时间过短，则容易导致去除所述聚合物副产物和自然第一介质层的效果较差，从而不利于后续第二多晶硅层的形成，进而容易导致后续所形成PIP电容器和逻辑晶体管的性能变差；如果所述第二清洗处理的工艺时间过长，反而会造成工艺成本和时间的浪费，且还容易增加工艺风险。为此，本实施例中，所述第二清洗处理的工艺时间为5秒至100秒。
参考图11，形成所述补偿侧壁550后，形成覆盖所述第二介质层400和补偿侧壁550的多晶硅膜600。
所述多晶硅膜600用于为后续形成所述PIP电容器的上电极、以及逻辑晶体管的栅极层提供工艺基础。
本实施例中，形成所述多晶硅膜600的工艺为低压化学气相沉积，所述多晶硅膜600还覆盖所述第一多晶硅层300顶部的第二介质层400。
通过低压化学气相沉积的方式，能够使所述多晶硅膜600具有较高的覆盖性、厚度均一性、质量均一性和致密度，而且所述低压化学气相沉积工艺具有较好的间隙填充性能，从而使所述多晶硅膜600较好地填充于相邻所述第一多晶硅300之间的第二介质层400上。
本实施例中，根据实际工艺需求，所述多晶硅膜600的厚度D4为
至
参考图12，刻蚀所述多晶硅膜600(如图11所示)，保留位于所述第一多晶硅层300顶部的第二介质层400和补偿侧壁550上的多晶硅膜600作为第二多晶硅层610。
所述第二多晶硅层610作为所述PIP电容器的上电极。
需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，PIP电容器在逻辑晶体管和存储器件的形成工艺流程中同时形成。本实施例中，所述PIP电容器的上电极和逻辑晶体管的栅极层在同一工艺步骤中形成，相应的，刻蚀所述多晶硅膜600后，还保留所述器件区II的部分第二介质层400上的多晶硅膜600作为第三多晶硅层620，所述第三多晶硅层620用于作为所述逻辑晶体管的栅极层。
具体地，在所述第一多晶硅层300顶部的多晶硅膜600上、以及所述器件区II的部分多晶硅膜600上形成光刻胶层(图未示)；以所述光刻胶层为掩膜，刻蚀所述多晶硅膜600；刻蚀所述多晶硅膜600后，去除所述光刻胶层。
本实施例中，采用干法刻蚀工艺刻蚀所述多晶硅膜600。由于干法刻蚀工艺具有各向异性刻蚀的特性，因此能够提高刻蚀后剩余多晶硅膜600的侧壁形貌质量，从而有利于提高所述PIP电容器和逻辑晶体管的性能。
需要说明的是，由于在形成所述多晶硅膜600之前，所述第二介质层400的侧壁上形成有所述补偿侧壁550，所述补偿侧壁550能够较好地填充于所述第二介质层400的第二凹槽450(如图8所示)内，因此在形成所述多晶硅膜600的过程中，能有效避免所述多晶硅膜600填充于所述第二凹槽450内；相应的，刻蚀所述多晶硅膜600后，能够避免在所述第二凹槽450中形成多晶硅残留，从而避免相邻所述第二多晶硅层610因所述多晶硅残留而出现桥接的问题，进而使PIP电容器的性能得以提高。
相应的，本发明还提供一种半导体结构。
继续参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括电容区I；第一介质层200，位于所述衬底100上；第一多晶硅层300，位于所述电容区I的第一介质层200上；第二介质层400，位于所述第一介质层200和所述第一多晶硅层300表面；补偿侧壁550，位于所述第二介质层400的侧壁上；第二多晶硅层610，位于所述第一多晶硅层300顶部的第二介质层400和补偿侧壁550上。
所述衬底100用于为半导体结构的形成提供工艺平台。
具体地，所述衬底100上可形成有电容器件、电阻器件、存储器件和逻辑晶体管中的一种或多种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，位于所述电容区I的半导体结构为硅-绝缘体-多晶硅(Poly-Insulator-Poly，PIP)电容结构，即所述电容区I的衬底100上形成有PIP电容器，所述电容区的第一多晶硅层300用于作为所述PIP电容器的下电极。
需要说明的是，所述衬底100还包括：器件区II，所述器件区II形成有逻辑晶体管，例如为高阈值电压晶体管、标准阈值电压晶体管、超低阈值电压晶体管和低阈值电压晶体管等。
还需要说明的是，所述衬底还可以包括存储区(图未示)，所述存储区形成有存储器件。
本实施例中，以所述电容区I和器件区II为相邻区域为例进行说明。在其他实施例中，所述电容区和器件区还可以相隔离。
还需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，PIP电容器通常在逻辑晶体管和存储器件的形成工艺流程中同时形成。本实施例中，所述PIP电容器的下电极和存储器件的底部多晶硅层在同一工艺步骤中形成。
所述第一介质层200的材料可以为氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述第一介质层200在形成存储器件的隧穿介质层的工艺步骤中形成。为此，所述第一介质层200的材料为氧化硅。
所述电容区I的第二介质层400用于作为PIP电容器的电容介质层，所述器件区II的第二介质层400用于作为所述逻辑晶体管的栅介质层。
本实施例中，所述第二介质层400的材料为氧化硅。在其他实施例中，根据实际工艺需求，所述第二介质层还可以为ONO结构，即所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
需要说明的是，本实施例中，为了减少形成所述半导体结构的工艺步骤、缩减制造时间、节约成本，所述PIP电容器的电容介质层和高阈值电压晶体管的栅介质层在同一工艺步骤中形成。
因此，本实施例中，为了满足所述高阈值电压晶体管的性能需求，根据所述高阈值电压晶体管的栅介质层厚度需求设定所述第二介质层400的厚度。具体地，根据实际工艺需求，位于所述第一介质层200上的所述第二介质层400的厚度D2(如图8所示)为
至
本实施例中，所述半导体结构还包括：第二多晶硅层610，位于所述电容区I的第一多晶硅层300顶部的第二介质层400和补偿侧壁550上。其中，所述第一多晶硅层300用于作为所述PIP电容器的上电极。
需要说明的是，本实施例中，为了减少形成所述半导体结构的工艺步骤、缩减制造时间、节约成本，所述上电极和逻辑晶体管的栅极层在同一工艺步骤中形成；因此，所述半导体结构还包括：第三多晶硅层620，位于所述器件区II的部分第二介质层400上。
本实施例中，所述补偿侧壁550用于避免相邻所述第二多晶硅层610因所述第二多晶硅层610的形成而发生桥接的问题。
具体地，在所述半导体结构的形成工艺过程中，在形成所述第一多晶硅层300后，通常包括清洗处理的步骤，以去除形成所述第一多晶硅层300后产生的聚合物副产物、以及所述第一多晶硅层300表面的自然氧化层，但是由于所述第一介质层200的材料为氧化硅，因此所述第一清洗处理还会对所述第一介质层200造成损耗，从而导致露出于所述第一多晶硅层300的第一介质层200厚度减小，而且由于湿法刻蚀工艺具有各向同性刻蚀的特性，还容易导致所述第一介质层200在所述第一多晶硅层300底部位置处形成底切(undercut)缺陷，也就是说，在所述第一多晶硅层300和第一介质层200的拐角区域，所述第一多晶硅层300底部容易因第一介质层200损耗而形成第一凹槽250(如图7所示)。
此外，形成所述第二介质层400的工艺通常为热氧化工艺，与所述第一多晶硅层300的侧壁和顶部表面相比，所述热氧化工艺对所述第一多晶硅层300的顶部拐角处和底部拐角处的热氧化速率更小，因此越靠近所述第一多晶硅层300的顶部拐角处和底部拐角处，所述第二介质层400的厚度越小。相应的，所述热氧化工艺恶化了所述底切缺陷，从而导致在所述第一多晶硅层300和第一介质层200的拐角区域，所述第二介质层400内形成有向所述第一多晶硅层300侧壁延伸的第二凹槽450(如图8所示)，且与所述第一凹槽250相比，所述第二凹槽450沿垂直于所述第一多晶硅层300侧壁方向的尺寸更大。
其中，形成所述第二多晶硅层610和第三多晶硅层620的步骤通常包括：形成覆盖所述第二介质层400和补偿侧壁550的多晶硅膜；刻蚀所述多晶硅膜，保留位于所述第一多晶硅层300顶部的第二介质层400和补偿侧壁550上的多晶硅膜作为所述第二多晶硅层610，保留所述器件区II的部分第二介质层400上的多晶硅膜600作为第三多晶硅层620。
为此，通过位于所述第二介质层400侧壁的补偿侧壁550，使所述补偿侧壁550填充所述第二凹槽450，从而有效避免所述多晶硅膜填充于所述第二凹槽450内，相应的，形成所述第二多晶硅层610和第三多晶硅层620后，能够避免在所述第二凹槽450中形成多晶硅残留，进而避免相邻所述第二多晶硅层610因所述多晶硅残留而出现桥接的问题，使PIP电容器的性能得以提高。
其中，为了避免相邻所述第二多晶硅层610出现桥接的问题，所述补偿侧壁550的材料为绝缘材料。具体地，所述补偿侧壁550的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，为了提高所述补偿侧壁550和所述第二介质层400的工艺兼容性，以免对所述PIP电容器的性能产生不良影响，所述补偿侧壁550和所述第二介质层400的材料相同。相应的，所述补偿侧壁550的材料为氧化硅。
需要说明的是，所述补偿侧壁550的厚度不宜过小，也不宜过大。如果所述补偿侧壁550的厚度过小，则所述补偿侧壁550在所述第二凹槽450内的填充效果相应较差，不利于改善所述第二凹槽450中的多晶硅残留问题，从而不利于提高所述PIP电容器的性能；如果所述补偿侧壁550的厚度过大，相应会增加形成补偿侧壁550的刻蚀工艺的难度。为此，本实施例中，所述补偿侧壁550的厚度为
至
其中，所述补偿侧壁550的厚度指的是：所述补偿侧壁550沿垂直于所述第一多晶硅层300侧壁方向的尺寸。
所述半导体结构可以采用前述实施例所述形成方法所形成，也可以采用其他形成方法所形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有第一介质层，且所述第一介质层上形成有多个分立的第一多晶硅层；
采用湿法刻蚀工艺，对所述第一多晶硅层进行第一清洗处理，去除所述第一多晶硅层表面的自然氧化层和聚合物副产物，湿法刻蚀工艺过程中部分第一介质层被刻蚀，在第一多晶硅层底部与第一介质层之间形成第一凹槽；
在所述第一清洗处理后，在所述第一介质层和第一多晶硅层表面形成第二介质层，第二介质层还覆盖第一凹槽，使得所述第一凹槽的沿垂直于第一多晶硅层方向的尺寸扩大形成为第二凹槽；
在所述第二介质层的侧壁形成补偿侧壁，所述补偿侧壁填充第二凹槽；
形成所述补偿侧壁后，形成覆盖所述第二介质层和补偿侧壁的多晶硅膜；
刻蚀所述多晶硅膜，保留位于所述第一多晶硅层顶部的第二介质层和补偿侧壁上的多晶硅膜作为第二多晶硅层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述补偿侧壁的步骤包括：形成覆盖所述第二介质层的补偿膜；
采用无掩膜刻蚀工艺，去除位于所述第一多晶硅层上以及位于所述第一介质层上的第二介质层表面的补偿膜，保留所述第二介质层侧壁的补偿膜作为所述补偿侧壁。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述补偿侧壁后，形成覆盖所述第二介质层和补偿侧壁的多晶硅膜之前，还包括：
对所述第二介质层、补偿侧壁和第一多晶硅层进行第二清洗处理，去除所述第二介质层、补偿侧壁和第一多晶硅层表面的自然氧化层和聚合物副产物。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述补偿侧壁的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述补偿侧壁的厚度为
至
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述补偿侧壁的工艺为低压化学气相沉积工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述补偿侧壁的材料为氧化硅，所述低压化学气相沉积工艺的参数包括：源气体包括原硅酸四乙酯，源气体的气体流量为10sccm至300sccm，工艺压强为0.1Torr至0.8Torr，工艺温度为500℃至900℃，工艺时间为10分钟至100分钟。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层为氧化硅层；或者，所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的参数包括：刻蚀溶液为氢氟酸溶液，所述氢氟酸溶液的体积百分比浓度为10％至80％，工艺时间为1秒至100秒。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述第一介质层上的所述第二介质层的厚度为
至
11.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述多晶硅膜的工艺为干法刻蚀工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为PIP电容结构。
14.一种半导体结构，其特征在于，包括：
衬底；
第一介质层，位于所述衬底上；
多个分立第一多晶硅层，位于所述第一介质层上；
第二介质层，位于所述第一介质层和所述第一多晶硅层表面，第二介质层和衬底之间具有第二凹槽；
补偿侧壁，位于所述第二介质层的侧壁上，填充满所述第二凹槽；
第二多晶硅层，位于所述第一多晶硅层顶部的第二介质层和补偿侧壁上。
15.如权利要求14所述的半导体结构，其特征在于，所述补偿侧壁的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
16.如权利要求14所述的半导体结构，其特征在于，所述补偿侧壁的厚度为
至
17.如权利要求14所述的半导体结构，其特征在于，所述第二介质层为氧化硅层；或者，所述第二介质层包括第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
18.如权利要求14所述的半导体结构，其特征在于，位于所述第一介质层上的所述第二介质层的厚度为
至
19.如权利要求14所述的半导体结构，其特征在于，所述第一介质层的材料包括氧化硅、氮化硅、碳氮化硅、碳化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
20.如权利要求14所述的半导体结构，其特征在于，所述半导体结构为PIP电容结构。
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| CN201810415649.8A CN108598260B (zh) | 2018-05-03 | 2018-05-03 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201810415649.8A CN108598260B (zh) | 2018-05-03 | 2018-05-03 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108598260A CN108598260A (zh) | 2018-09-28 |
| CN108598260B true CN108598260B (zh) | 2022-03-15 |
Family
ID=63620710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810415649.8A Active CN108598260B (zh) | 2018-05-03 | 2018-05-03 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108598260B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112993159A (zh) * | 2021-02-05 | 2021-06-18 | 上海华虹宏力半导体制造有限公司 | 无源集成器件的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5656533A (en) * | 1996-01-17 | 1997-08-12 | National Semiconductor Corporation | Method of preventing polysilicon stringers during formation of a stacked double polysilicon structure by using dielectric sidewall spacers |
| CN1716574A (zh) * | 2003-10-16 | 2006-01-04 | 台湾积体电路制造股份有限公司 | Soi晶圆上的半导体组件的制造方法 |
| KR100569571B1 (ko) * | 2003-12-24 | 2006-04-10 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
| CN103441061A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 电容器结构及其制作方法 |
| CN105514092A (zh) * | 2015-12-29 | 2016-04-20 | 上海华虹宏力半导体制造有限公司 | 金属-绝缘体-金属电容及其形成方法 |
| CN108346570A (zh) * | 2018-01-24 | 2018-07-31 | 中芯集成电路（宁波）有限公司 | 一种半导体器件的制作方法 |
-
2018
- 2018-05-03 CN CN201810415649.8A patent/CN108598260B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656533A (en) * | 1996-01-17 | 1997-08-12 | National Semiconductor Corporation | Method of preventing polysilicon stringers during formation of a stacked double polysilicon structure by using dielectric sidewall spacers |
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| CN103441061A (zh) * | 2013-08-29 | 2013-12-11 | 上海宏力半导体制造有限公司 | 电容器结构及其制作方法 |
| CN105514092A (zh) * | 2015-12-29 | 2016-04-20 | 上海华虹宏力半导体制造有限公司 | 金属-绝缘体-金属电容及其形成方法 |
| CN108346570A (zh) * | 2018-01-24 | 2018-07-31 | 中芯集成电路（宁波）有限公司 | 一种半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108598260A (zh) | 2018-09-28 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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