JP2000208609A - 半導体素子のトレンチ素子分離方法及びこれを用いた半導体素子 - Google Patents
半導体素子のトレンチ素子分離方法及びこれを用いた半導体素子Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000000034 method Methods 0.000 title claims abstract description 106
- 150000004767 nitrides Chemical class 0.000 claims abstract description 160
- 238000002955 isolation Methods 0.000 claims abstract description 119
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 238000005530 etching Methods 0.000 claims abstract description 90
- 238000000151 deposition Methods 0.000 claims abstract description 24
- 238000012545 processing Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 569
- 239000002131 composite material Substances 0.000 claims description 63
- 230000003647 oxidation Effects 0.000 claims description 37
- 238000007254 oxidation reaction Methods 0.000 claims description 37
- 230000002265 prevention Effects 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000001039 wet etching Methods 0.000 claims description 26
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000002708 enhancing effect Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 42
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 abstract description 6
- 229910021529 ammonia Inorganic materials 0.000 abstract description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 36
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 230000007423 decrease Effects 0.000 description 9
- 230000006872 improvement Effects 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 238000005498 polishing Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008646 thermal stress Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 トレンチ食刻用マスクパターンを除去すると
きのライナ層のエッチングによる窪み発生を防止できる
半導体素子のトレンチ素子分離方法及びこれを用いた半
導体素子を提供すること。 【解決手段】 ＣＶＤ酸化膜よりなる窪み防止膜１１０
をトレンチ内壁およびトレンチ食刻用マスクパターン１
０４の側壁に形成した後、窒化膜からなるライナ層１１
２を形成する。
きのライナ層のエッチングによる窪み発生を防止できる
半導体素子のトレンチ素子分離方法及びこれを用いた半
導体素子を提供すること。 【解決手段】 ＣＶＤ酸化膜よりなる窪み防止膜１１０
をトレンチ内壁およびトレンチ食刻用マスクパターン１
０４の側壁に形成した後、窒化膜からなるライナ層１１
２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、具体的には、半導体素子のトレンチ素子分
離方法に関する。さらに、本発明は、前記トレンチ素子
分離方法を用いた半導体素子に関する。
方法に係り、具体的には、半導体素子のトレンチ素子分
離方法に関する。さらに、本発明は、前記トレンチ素子
分離方法を用いた半導体素子に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴う微細化技術
の１つである素子分離工程（ｉｓｏｌａｔｉｏｎ ｐｒ
ｏｃｅｓｓ）は、半導体素子の初期加工工程であって、
後続工程における活性領域の寸法及び工程マージンを左
右する。通常の素子分離技術としては、ロコス（ＬＯＣ
ＯＳ）素子分離技術と、トレンチ素子分離技術とに大別
される。ここで、トレンチ素子分離技術は、既存のロコ
ス素子分離技術における問題点であったバーズビーク
（Ｂｉｒｄ′ｓ ｂｅａｋ）による活性領域の狭まりを
解決したものである。その結果、この技術は、最近高集
積化した半導体素子の素子分離工程に主として用いられ
ている。
の１つである素子分離工程（ｉｓｏｌａｔｉｏｎ ｐｒ
ｏｃｅｓｓ）は、半導体素子の初期加工工程であって、
後続工程における活性領域の寸法及び工程マージンを左
右する。通常の素子分離技術としては、ロコス（ＬＯＣ
ＯＳ）素子分離技術と、トレンチ素子分離技術とに大別
される。ここで、トレンチ素子分離技術は、既存のロコ
ス素子分離技術における問題点であったバーズビーク
（Ｂｉｒｄ′ｓ ｂｅａｋ）による活性領域の狭まりを
解決したものである。その結果、この技術は、最近高集
積化した半導体素子の素子分離工程に主として用いられ
ている。
【０００３】このトレンチ素子分離技術は、窒化膜（Ｓ
ｉＮ）をマスクパターンとして用いて素子分離膜が形成
される領域の半導体基板をエッチングすることによりト
レンチを形成し、次いで、化学気相蒸着法（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）に
よる酸化膜を前記トレンチを埋め込むようにデポジット
した後、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うこ
とにより、素子間の隔離を完成する方法である。ところ
が、このトレンチ素子分離技術は、素子分離工程を完成
した後、活性領域と素子分離膜との境界面にてピットが
発生する問題点があった。ピットの発生の主な要因とし
ては、原副資材によること、イオン打ち込みによるこ
と、トレンチを埋め込む膜質の稠密化度及び後続する酸
化工程など、種々挙げられるが、中でも、トレンチ素子
分離後の酸化工程が最大の要因である。具体的に述べる
と、トレンチ素子分離工程後の酸化工程は、トレンチの
内壁に存在していた半導体基板のシリコンを酸化させ、
この酸化中におこるシリコンの体積膨脹はトレンチの側
壁への物理的又は熱的ストレスとして作用し、その結
果、ピットが発生するのである。
ｉＮ）をマスクパターンとして用いて素子分離膜が形成
される領域の半導体基板をエッチングすることによりト
レンチを形成し、次いで、化学気相蒸着法（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）に
よる酸化膜を前記トレンチを埋め込むようにデポジット
した後、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うこ
とにより、素子間の隔離を完成する方法である。ところ
が、このトレンチ素子分離技術は、素子分離工程を完成
した後、活性領域と素子分離膜との境界面にてピットが
発生する問題点があった。ピットの発生の主な要因とし
ては、原副資材によること、イオン打ち込みによるこ
と、トレンチを埋め込む膜質の稠密化度及び後続する酸
化工程など、種々挙げられるが、中でも、トレンチ素子
分離後の酸化工程が最大の要因である。具体的に述べる
と、トレンチ素子分離工程後の酸化工程は、トレンチの
内壁に存在していた半導体基板のシリコンを酸化させ、
この酸化中におこるシリコンの体積膨脹はトレンチの側
壁への物理的又は熱的ストレスとして作用し、その結
果、ピットが発生するのである。
【０００４】近年、酸化中におこる体積膨脹による物理
的又は熱的ストレスを抑えるため、トレンチエッチング
後にトレンチの内壁に熱酸化膜を形成し、その上に窒化
膜（ＳｉＮ）よりなるライナ層をデポジットする技術が
開発されている。図１は、トレンチ素子分離工程におい
て、ピットが発生した場合及びライナ層を用いてピット
の発生を抑えた場合の半導体素子の電気的特性の変化を
説明するためのグラフである。これを参照すると、縦軸
は試料の分布度を、横軸はこれによるドレインオフ電流
特性をそれぞれ表す。ここで、ドレインオフ電流の測定
は、ゲート及びソース、シリコン基板をグラウンド状態
にした後、ドレインにのみ３．３Ｖの電圧を印加して行
う。図中、○により繋がる線は、窒化膜よりなるライナ
層を形成した場合のドレインオフ電流であり、□により
繋がる線は、ライナ層を形成せずにトレンチ素子分離工
程を行った場合のドレインオフ電流である。図から明ら
かなように、窒化膜よりなるライナ層を形成させた場合
が、ドレインオフ電流がより低いことが解るが、これ
は、窒化膜ライナにより、素子分離工程後に熱的ストレ
スが有効に抑えられたからである。このように、窒化膜
よりなるライナ層を形成してトレンチ素子分離を行う技
術は、ＩＢＭ社により米国特許第５４４７８８４号公報
に記載されている（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉ
ｓｏｌａｔｉｏｎ ｗｉｔｈ ｔｈｉｎ ｎｉｔｒｉｄ
ｅ ｌｉｎｅｒ，Ｓｅｐ．５,１９９５，）。
的又は熱的ストレスを抑えるため、トレンチエッチング
後にトレンチの内壁に熱酸化膜を形成し、その上に窒化
膜（ＳｉＮ）よりなるライナ層をデポジットする技術が
開発されている。図１は、トレンチ素子分離工程におい
て、ピットが発生した場合及びライナ層を用いてピット
の発生を抑えた場合の半導体素子の電気的特性の変化を
説明するためのグラフである。これを参照すると、縦軸
は試料の分布度を、横軸はこれによるドレインオフ電流
特性をそれぞれ表す。ここで、ドレインオフ電流の測定
は、ゲート及びソース、シリコン基板をグラウンド状態
にした後、ドレインにのみ３．３Ｖの電圧を印加して行
う。図中、○により繋がる線は、窒化膜よりなるライナ
層を形成した場合のドレインオフ電流であり、□により
繋がる線は、ライナ層を形成せずにトレンチ素子分離工
程を行った場合のドレインオフ電流である。図から明ら
かなように、窒化膜よりなるライナ層を形成させた場合
が、ドレインオフ電流がより低いことが解るが、これ
は、窒化膜ライナにより、素子分離工程後に熱的ストレ
スが有効に抑えられたからである。このように、窒化膜
よりなるライナ層を形成してトレンチ素子分離を行う技
術は、ＩＢＭ社により米国特許第５４４７８８４号公報
に記載されている（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉ
ｓｏｌａｔｉｏｎ ｗｉｔｈ ｔｈｉｎ ｎｉｔｒｉｄ
ｅ ｌｉｎｅｒ，Ｓｅｐ．５,１９９５，）。
【０００５】図２ないし図４は、前記従来の技術による
ライナ層を用いたトレンチ素子分離工程を説明するため
の断面図である。図２を参照すると、半導体基板５１上
に、パッド酸化膜５３及び窒化膜（ＳｉＮ）よりなるマ
スクパターン５５を形成した後に、前記マスクパターン
５５を用いて、半導体基板５１の一部をエッチングして
トレンチを形成する。次いで、熱酸化工程を施してトレ
ンチ内部酸化膜５６を形成し、後続する酸化工程におい
て酸化がおこった時に発生する物理的又は熱的ストレス
を抑えるため、窒化膜よりなるライナ層５７を形成す
る。その後に、ＣＶＤによる酸化膜５９を、半導体基板
の表面を十分覆える程度に厚くデポジットする。その
後、前記マスクパターン５５を研磨阻止層として用いて
ＣＭＰを施して、半導体基板の全面を平坦化させる。図
３を参照すると、前記平坦化を終えた半導体基板の全面
に、リン酸（Ｈ3ＰＯ4）を用いた等方性湿式エッチング
を施し、マスクパターンとして用いられた窒化膜（Ｓｉ
Ｎ）を完全に除去する。このとき、マスクパターンとし
て用いられた窒化膜が半導体基板の全面に残留すること
を防止すべく僅かなオーバエッチングを行うと、窒化膜
よりなるライナ層５７もエッチングされて一部が除去さ
れてしまう。この問題は、異方性エッチングを行った場
合にも依然発生する。図４を参照すると、前記湿式エッ
チングを施した結果物にエッチバック工程を施し、半導
体基板４１の上に存在していたパッド酸化膜及びＣＶＤ
による酸化膜５９′を除去して半導体基板を平坦化させ
ることにより、トレンチ素子分離工程を完了する。
ライナ層を用いたトレンチ素子分離工程を説明するため
の断面図である。図２を参照すると、半導体基板５１上
に、パッド酸化膜５３及び窒化膜（ＳｉＮ）よりなるマ
スクパターン５５を形成した後に、前記マスクパターン
５５を用いて、半導体基板５１の一部をエッチングして
トレンチを形成する。次いで、熱酸化工程を施してトレ
ンチ内部酸化膜５６を形成し、後続する酸化工程におい
て酸化がおこった時に発生する物理的又は熱的ストレス
を抑えるため、窒化膜よりなるライナ層５７を形成す
る。その後に、ＣＶＤによる酸化膜５９を、半導体基板
の表面を十分覆える程度に厚くデポジットする。その
後、前記マスクパターン５５を研磨阻止層として用いて
ＣＭＰを施して、半導体基板の全面を平坦化させる。図
３を参照すると、前記平坦化を終えた半導体基板の全面
に、リン酸（Ｈ3ＰＯ4）を用いた等方性湿式エッチング
を施し、マスクパターンとして用いられた窒化膜（Ｓｉ
Ｎ）を完全に除去する。このとき、マスクパターンとし
て用いられた窒化膜が半導体基板の全面に残留すること
を防止すべく僅かなオーバエッチングを行うと、窒化膜
よりなるライナ層５７もエッチングされて一部が除去さ
れてしまう。この問題は、異方性エッチングを行った場
合にも依然発生する。図４を参照すると、前記湿式エッ
チングを施した結果物にエッチバック工程を施し、半導
体基板４１の上に存在していたパッド酸化膜及びＣＶＤ
による酸化膜５９′を除去して半導体基板を平坦化させ
ることにより、トレンチ素子分離工程を完了する。
【０００６】
【発明が解決しようとする課題】ところが、前記窒化膜
よりなるマスクパターン５５の除去中に同時にエッチン
グされたライナ層５７′の窪み部分（図４のＡに相当）
は、トレンチ素子分離工程を施した後にも依然残ってい
る。このように、活性領域と素子分離膜との境界面が窪
んでしまう現象は、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）などのメモリ素子のリフレッシ
ュ特性を低下させるとともに、後続工程でポリシリコン
よりなるゲート電極をエッチングするとき、窪みの中に
導電物質であるポリシリコンが残留してしまい、その結
果、ゲートブリッジなどの欠陥が生じる。しかも、完成
したトランジスタの電気的な特性曲線が線形的に現れな
い所謂ハンプ（ｈｕｍｐ）現象や、スレッショルド電圧
低下の原因となるインバース・ナロー・ウィドス・エフ
ェクト（Ｉｎｖｅｒｓｅ Ｎａｒｒｏｗ Ｗｉｄｔｈ
Ｅｆｆｅｃｔ）現象を深刻化させる結果となる。
よりなるマスクパターン５５の除去中に同時にエッチン
グされたライナ層５７′の窪み部分（図４のＡに相当）
は、トレンチ素子分離工程を施した後にも依然残ってい
る。このように、活性領域と素子分離膜との境界面が窪
んでしまう現象は、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）などのメモリ素子のリフレッシ
ュ特性を低下させるとともに、後続工程でポリシリコン
よりなるゲート電極をエッチングするとき、窪みの中に
導電物質であるポリシリコンが残留してしまい、その結
果、ゲートブリッジなどの欠陥が生じる。しかも、完成
したトランジスタの電気的な特性曲線が線形的に現れな
い所謂ハンプ（ｈｕｍｐ）現象や、スレッショルド電圧
低下の原因となるインバース・ナロー・ウィドス・エフ
ェクト（Ｉｎｖｅｒｓｅ Ｎａｒｒｏｗ Ｗｉｄｔｈ
Ｅｆｆｅｃｔ）現象を深刻化させる結果となる。
【０００７】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、物理的又は熱的ストレスを抑える
ためのライナ層を用いつつ、窪みが発生しないように窪
み防止膜をさらに形成することにより、トレンチ素子分
離工程における窪み発生を抑えることのできる半導体素
子のトレンチ素子分離方法を提供することにある。本発
明の他の目的は、前記トレンチ素子分離方法を用いた半
導体素子を提供することにある。
であり、その目的は、物理的又は熱的ストレスを抑える
ためのライナ層を用いつつ、窪みが発生しないように窪
み防止膜をさらに形成することにより、トレンチ素子分
離工程における窪み発生を抑えることのできる半導体素
子のトレンチ素子分離方法を提供することにある。本発
明の他の目的は、前記トレンチ素子分離方法を用いた半
導体素子を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体素子
のトレンチ素子分離方法は、半導体基板上にトレンチ食
刻用マスクパターンを形成し、このトレンチ食刻用マス
クパターンにて半導体基板にトレンチを形成する。その
後、少なくとも前記トレンチ食刻用マスクパターンの側
壁に薄膜が形成されるように、窪み防止膜を前記半導体
基板の全面に形成し、この窪み防止膜の上にライナ層を
デポジットする。続けて、前記トレンチを埋め込むと同
時に半導体基板の表面を覆う素子分離用絶縁膜をデポジ
ットし、前記トレンチ食刻用マスクパターンが露出する
ように、前記露出した素子分離用絶縁膜の一部を除去す
る。最後に、前記トレンチ食刻用マスクパターンを除去
する。
のトレンチ素子分離方法は、半導体基板上にトレンチ食
刻用マスクパターンを形成し、このトレンチ食刻用マス
クパターンにて半導体基板にトレンチを形成する。その
後、少なくとも前記トレンチ食刻用マスクパターンの側
壁に薄膜が形成されるように、窪み防止膜を前記半導体
基板の全面に形成し、この窪み防止膜の上にライナ層を
デポジットする。続けて、前記トレンチを埋め込むと同
時に半導体基板の表面を覆う素子分離用絶縁膜をデポジ
ットし、前記トレンチ食刻用マスクパターンが露出する
ように、前記露出した素子分離用絶縁膜の一部を除去す
る。最後に、前記トレンチ食刻用マスクパターンを除去
する。
【０００９】この方法において、好適な形態によると、
前記半導体基板は、パッド酸化膜が形成された半導体基
板であることが好ましい。また、前記マスクパターン上
に、ＳｉＯＮ、酸化膜及びこれらの複合膜のうちいずれ
かを用いて１５０〜１５００Åの膜厚にて形成される反
射防止膜をさらに形成しても良い。前記窪み防止膜は、
前記ライナ層と食刻選択比を持つ膜質であって、化学気
相蒸着法によりデポジットされた酸化膜、或いはシリコ
ン膜をデポジットして熱酸化させた酸化膜、又は窒化膜
と酸化膜とが少なくとも１回以上交互に形成された複合
ライナ層を用いて構成することが好ましい。さらに、好
適な形態によると、前記ライナ層は、窒化膜を用い、２
０〜３００Åの膜厚にて形成することが好ましい。ま
た、前記ライナ層を形成した後に、ライナ層の膜厚を維
持させるとともに、外部からの損傷を抑えるための高温
酸化膜（ＨＴＯ）を形成する工程をさらに施すことが好
ましい。ここで、素子分離膜の膜質特性に応じて選択的
に膜質を改善させるため、プラズマ処理工程をさらに施
しても良い。好ましくは、素子分離用絶縁膜をデポジッ
トした後に、前記素子分離用絶縁膜の膜質特性を強める
ための熱処理工程をさらに実施すれば良い。また前記マ
スクパターンの除去は、リン酸（Ｈ3ＰＯ4）を用いた湿
式エッチングにより行えば良い。前記窪み防止膜とし
て、ＣＶＤによる酸化膜を用いる場合には、前記トレン
チを形成した後に、トレンチの内部に熱酸化膜をさらに
形成することができる。ここで、前記ＣＶＤによる酸化
膜の膜厚は、１０〜３００Åの範囲内にあることが好ま
しい。前記窪み防止膜として、シリコン膜を熱酸化させ
た酸化膜を用いる場合には、シリコン膜の膜厚が１０〜
２００Åの範囲内にあることが好ましい。前記窪み防止
膜として、窒化膜と酸化膜とが少なくとも１回以上交互
に形成された複合ライナ層を用いる場合には、前記トレ
ンチを形成した後に、トレンチの内部に熱酸化による内
部酸化膜をさらに形成することができる。また、前記複
合ライナ層において、１番目に形成される窒化膜は、該
膜厚が１０〜５０Åの範囲内にあることが好ましい。
前記半導体基板は、パッド酸化膜が形成された半導体基
板であることが好ましい。また、前記マスクパターン上
に、ＳｉＯＮ、酸化膜及びこれらの複合膜のうちいずれ
かを用いて１５０〜１５００Åの膜厚にて形成される反
射防止膜をさらに形成しても良い。前記窪み防止膜は、
前記ライナ層と食刻選択比を持つ膜質であって、化学気
相蒸着法によりデポジットされた酸化膜、或いはシリコ
ン膜をデポジットして熱酸化させた酸化膜、又は窒化膜
と酸化膜とが少なくとも１回以上交互に形成された複合
ライナ層を用いて構成することが好ましい。さらに、好
適な形態によると、前記ライナ層は、窒化膜を用い、２
０〜３００Åの膜厚にて形成することが好ましい。ま
た、前記ライナ層を形成した後に、ライナ層の膜厚を維
持させるとともに、外部からの損傷を抑えるための高温
酸化膜（ＨＴＯ）を形成する工程をさらに施すことが好
ましい。ここで、素子分離膜の膜質特性に応じて選択的
に膜質を改善させるため、プラズマ処理工程をさらに施
しても良い。好ましくは、素子分離用絶縁膜をデポジッ
トした後に、前記素子分離用絶縁膜の膜質特性を強める
ための熱処理工程をさらに実施すれば良い。また前記マ
スクパターンの除去は、リン酸（Ｈ3ＰＯ4）を用いた湿
式エッチングにより行えば良い。前記窪み防止膜とし
て、ＣＶＤによる酸化膜を用いる場合には、前記トレン
チを形成した後に、トレンチの内部に熱酸化膜をさらに
形成することができる。ここで、前記ＣＶＤによる酸化
膜の膜厚は、１０〜３００Åの範囲内にあることが好ま
しい。前記窪み防止膜として、シリコン膜を熱酸化させ
た酸化膜を用いる場合には、シリコン膜の膜厚が１０〜
２００Åの範囲内にあることが好ましい。前記窪み防止
膜として、窒化膜と酸化膜とが少なくとも１回以上交互
に形成された複合ライナ層を用いる場合には、前記トレ
ンチを形成した後に、トレンチの内部に熱酸化による内
部酸化膜をさらに形成することができる。また、前記複
合ライナ層において、１番目に形成される窒化膜は、該
膜厚が１０〜５０Åの範囲内にあることが好ましい。
【００１０】本発明の第１具体例による半導体素子のト
レンチ素子分離方法は、半導体基板上にトレンチ食刻用
マスクパターンを形成する第１工程と、前記トレンチ食
刻用マスクパターンを用いて、前記半導体基板にトレン
チを形成する第２工程と、前記トレンチの内部に熱酸化
膜を形成する第３工程と、少なくとも前記トレンチ食刻
用マスクパターンの側壁に薄膜が形成されるように、前
記半導体基板の全面に化学気相蒸着による窪み防止用酸
化膜をデポジットする第４工程と、前記窪み防止用酸化
膜の上にライナ用窒化膜をデポジットする第５工程と、
前記トレンチを完全に埋め込むと同時に前記半導体基板
の表面を覆う素子分離用絶縁膜をデポジットする第６工
程と、前記トレンチ食刻用マスクパターンが露出するよ
うに、前記露出した素子分離用絶縁膜の一部を除去する
第７工程と、前記トレンチ食刻用マスクパターンを除去
する第８工程とを具備することを特徴とする。この第１
具体例において、好適な形態によると、前記第４工程の
窪み防止用酸化膜は、該膜厚が１０〜３００Åの範囲内
にあることが好ましい。また、前記第５工程のライナ用
窒化膜は、該膜厚が２０〜３００Åの範囲内にあること
が好ましい。
レンチ素子分離方法は、半導体基板上にトレンチ食刻用
マスクパターンを形成する第１工程と、前記トレンチ食
刻用マスクパターンを用いて、前記半導体基板にトレン
チを形成する第２工程と、前記トレンチの内部に熱酸化
膜を形成する第３工程と、少なくとも前記トレンチ食刻
用マスクパターンの側壁に薄膜が形成されるように、前
記半導体基板の全面に化学気相蒸着による窪み防止用酸
化膜をデポジットする第４工程と、前記窪み防止用酸化
膜の上にライナ用窒化膜をデポジットする第５工程と、
前記トレンチを完全に埋め込むと同時に前記半導体基板
の表面を覆う素子分離用絶縁膜をデポジットする第６工
程と、前記トレンチ食刻用マスクパターンが露出するよ
うに、前記露出した素子分離用絶縁膜の一部を除去する
第７工程と、前記トレンチ食刻用マスクパターンを除去
する第８工程とを具備することを特徴とする。この第１
具体例において、好適な形態によると、前記第４工程の
窪み防止用酸化膜は、該膜厚が１０〜３００Åの範囲内
にあることが好ましい。また、前記第５工程のライナ用
窒化膜は、該膜厚が２０〜３００Åの範囲内にあること
が好ましい。
【００１１】本発明の第２具体例による半導体素子のト
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、半導体基板にトレンチを形成
する第２工程と、前記トレンチが形成された半導体基板
の全面にシリコン膜をデポジットする第３工程と、前記
シリコン膜を熱酸化させて、前記トレンチ食刻用マスク
パターンの表面及びトレンチの内部に窪み防止用酸化膜
を形成する第４工程と、前記窪み防止用酸化膜の上にラ
イナ用窒化膜を形成する第５工程と、前記トレンチを埋
め込むと同時に半導体基板の全面を覆う素子分離用絶縁
膜をデポジットする第６工程と、前記トレンチ食刻用マ
スクパターンが露出するように、前記露出した素子分離
用絶縁膜の一部を除去する第７工程と、前記トレンチ食
刻用マスクパターンを除去する第８工程とを具備するこ
とを特徴とする。この第２具体例において、好適な形態
によると、前記第３工程のシリコン膜は、該膜厚が１０
〜２００Åの範囲内にあることが好ましい。また、前記
第４工程の熱酸化は、デポジットされたシリコンが残留
することなく完全に酸化膜に変わるように行うことが好
ましい。好ましくは、前記第５工程のライナ用窒化膜
は、該膜厚が２０〜３００Åの範囲内にあれば良い。
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、半導体基板にトレンチを形成
する第２工程と、前記トレンチが形成された半導体基板
の全面にシリコン膜をデポジットする第３工程と、前記
シリコン膜を熱酸化させて、前記トレンチ食刻用マスク
パターンの表面及びトレンチの内部に窪み防止用酸化膜
を形成する第４工程と、前記窪み防止用酸化膜の上にラ
イナ用窒化膜を形成する第５工程と、前記トレンチを埋
め込むと同時に半導体基板の全面を覆う素子分離用絶縁
膜をデポジットする第６工程と、前記トレンチ食刻用マ
スクパターンが露出するように、前記露出した素子分離
用絶縁膜の一部を除去する第７工程と、前記トレンチ食
刻用マスクパターンを除去する第８工程とを具備するこ
とを特徴とする。この第２具体例において、好適な形態
によると、前記第３工程のシリコン膜は、該膜厚が１０
〜２００Åの範囲内にあることが好ましい。また、前記
第４工程の熱酸化は、デポジットされたシリコンが残留
することなく完全に酸化膜に変わるように行うことが好
ましい。好ましくは、前記第５工程のライナ用窒化膜
は、該膜厚が２０〜３００Åの範囲内にあれば良い。
【００１２】本発明の第３具体例による半導体素子のト
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、前記半導体基板にトレンチを
形成する第２工程と、前記結果物上に熱酸化を用いてト
レンチ内部酸化膜を形成する第３工程と、前記トレンチ
内部酸化膜が形成された半導体基板上に、表面段差に沿
ってライナ用窒化膜と窪み防止用酸化膜とが少なくとも
１回以上交互に形成された構造の複合ライナ層を形成す
る第４工程と、前記複合ライナ層が形成された半導体基
板の全面に、表面段差に沿ってライナ用最終窒化膜を形
成する第５工程と、前記ライナ用最終窒化膜の上に、前
記トレンチを埋め込むと同時に半導体基板の全面を覆う
素子分離用絶縁膜を形成する第６工程と、前記トレンチ
食刻用マスクパターンが露出するように、前記素子分離
用絶縁膜の一部を除去する第７工程と、前記トレンチ食
刻用マスクパターンを除去する第８工程とを具備するこ
とを特徴とする。この第３具体例の前記第４工程の複合
ライナ層において、１番目に形成される窒化膜は、該膜
厚が１０〜５０Åの範囲内にあることが好ましい。ま
た、前記第５工程後に、複合ライナ層の窒化膜の膜厚を
維持させるとともに、外部からの損傷を抑えるための高
温酸化膜を形成する工程をさらに施すことが好ましい。
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、前記半導体基板にトレンチを
形成する第２工程と、前記結果物上に熱酸化を用いてト
レンチ内部酸化膜を形成する第３工程と、前記トレンチ
内部酸化膜が形成された半導体基板上に、表面段差に沿
ってライナ用窒化膜と窪み防止用酸化膜とが少なくとも
１回以上交互に形成された構造の複合ライナ層を形成す
る第４工程と、前記複合ライナ層が形成された半導体基
板の全面に、表面段差に沿ってライナ用最終窒化膜を形
成する第５工程と、前記ライナ用最終窒化膜の上に、前
記トレンチを埋め込むと同時に半導体基板の全面を覆う
素子分離用絶縁膜を形成する第６工程と、前記トレンチ
食刻用マスクパターンが露出するように、前記素子分離
用絶縁膜の一部を除去する第７工程と、前記トレンチ食
刻用マスクパターンを除去する第８工程とを具備するこ
とを特徴とする。この第３具体例の前記第４工程の複合
ライナ層において、１番目に形成される窒化膜は、該膜
厚が１０〜５０Åの範囲内にあることが好ましい。ま
た、前記第５工程後に、複合ライナ層の窒化膜の膜厚を
維持させるとともに、外部からの損傷を抑えるための高
温酸化膜を形成する工程をさらに施すことが好ましい。
【００１３】本発明の第４具体例による半導体素子のト
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、前記半導体基板にトレンチを
形成する第２工程と、前記結果物上に、熱酸化を用いて
トレンチ内部酸化膜を形成する第３工程と、前記トレン
チ内部酸化膜が形成された前記半導体基板上に、表面段
差に沿って窪み防止用酸化膜とライナ用窒化膜とが少な
くとも１回以上交互に形成された構造の複合ライナ層を
形成する第４工程と、前記複合ライナ層の上に、前記ト
レンチを埋め込むと同時に半導体基板の全面を覆う素子
分離用絶縁膜を形成する第５工程と、前記マスクパター
ンが露出するように、前記素子分離用絶縁膜の一部を除
去する第６工程と、前記マスクパターンを除去する第７
工程とを具備することを特徴とする。この第４具体例の
前記第４工程の複合ライナ層において、１番目に形成さ
れる窒化膜は、該膜厚が１０〜５０Åの範囲内にあるこ
とが好ましい。また前記第４工程後に、複合ライナ層の
窒化膜の膜厚を維持させると共に、外部からの損傷を抑
えるための高温酸化膜を形成する工程をさらに施すこと
が好ましい。
レンチ分離方法は、半導体基板上にトレンチ食刻用マス
クパターンを形成する第１工程と、前記トレンチ食刻用
マスクパターンを用いて、前記半導体基板にトレンチを
形成する第２工程と、前記結果物上に、熱酸化を用いて
トレンチ内部酸化膜を形成する第３工程と、前記トレン
チ内部酸化膜が形成された前記半導体基板上に、表面段
差に沿って窪み防止用酸化膜とライナ用窒化膜とが少な
くとも１回以上交互に形成された構造の複合ライナ層を
形成する第４工程と、前記複合ライナ層の上に、前記ト
レンチを埋め込むと同時に半導体基板の全面を覆う素子
分離用絶縁膜を形成する第５工程と、前記マスクパター
ンが露出するように、前記素子分離用絶縁膜の一部を除
去する第６工程と、前記マスクパターンを除去する第７
工程とを具備することを特徴とする。この第４具体例の
前記第４工程の複合ライナ層において、１番目に形成さ
れる窒化膜は、該膜厚が１０〜５０Åの範囲内にあるこ
とが好ましい。また前記第４工程後に、複合ライナ層の
窒化膜の膜厚を維持させると共に、外部からの損傷を抑
えるための高温酸化膜を形成する工程をさらに施すこと
が好ましい。
【００１４】本発明による半導体素子は、表面にトレン
チを形成した半導体基板と、この半導体基板の表面段差
に沿ってデポジットされた少なくとも１枚以上ずつの酸
化膜及び窒化膜を含む窪み防止用複合ライナ層と、この
複合ライナ層を覆うとともにトレンチの内部を埋め込む
トレンチ素子分離用絶縁膜とを具備することを特徴とす
る。この半導体素子において、好適な形態によると、前
記複合ライナ層と前記素子分離用絶縁膜との間に、前記
複合ライナ用窒化膜の損傷防止及び膜厚の保存のための
酸化膜をさらに具備することが好ましい。この酸化膜と
しては高温酸化膜を用いることができる。また、前記ト
レンチの内壁に沿って形成されたトレンチ内部酸化膜を
さらに具備することが好ましい。この内部酸化膜は、熱
酸化膜であることが好ましい。好ましくは、前記複合ラ
イナ層は、第１窒化膜、第１酸化膜及び第２窒化膜が順
次積層された複合膜であれば良い。また、前記第１窒化
膜は、該膜厚が１０〜５０Åの範囲内にあることが好ま
しい。またこの複合ライナ層は、前記第２窒化膜の上に
少なくとも１枚以上の別の酸化膜及び窒化膜をさらに具
備しても良い。また、好適な形態によると、前記複合ラ
イナ層は、第１酸化膜と第１窒化膜とが順次積層された
構造の複合膜を用いて構成することができる。この場
合、前記第１窒化膜の上に、少なくとも１枚以上の別の
酸化膜及び窒化膜をさらに形成することができる。好ま
しくは、前記ライナ用第１窒化膜は、該膜厚が１０〜５
０Åの範囲内であれば良い。
チを形成した半導体基板と、この半導体基板の表面段差
に沿ってデポジットされた少なくとも１枚以上ずつの酸
化膜及び窒化膜を含む窪み防止用複合ライナ層と、この
複合ライナ層を覆うとともにトレンチの内部を埋め込む
トレンチ素子分離用絶縁膜とを具備することを特徴とす
る。この半導体素子において、好適な形態によると、前
記複合ライナ層と前記素子分離用絶縁膜との間に、前記
複合ライナ用窒化膜の損傷防止及び膜厚の保存のための
酸化膜をさらに具備することが好ましい。この酸化膜と
しては高温酸化膜を用いることができる。また、前記ト
レンチの内壁に沿って形成されたトレンチ内部酸化膜を
さらに具備することが好ましい。この内部酸化膜は、熱
酸化膜であることが好ましい。好ましくは、前記複合ラ
イナ層は、第１窒化膜、第１酸化膜及び第２窒化膜が順
次積層された複合膜であれば良い。また、前記第１窒化
膜は、該膜厚が１０〜５０Åの範囲内にあることが好ま
しい。またこの複合ライナ層は、前記第２窒化膜の上に
少なくとも１枚以上の別の酸化膜及び窒化膜をさらに具
備しても良い。また、好適な形態によると、前記複合ラ
イナ層は、第１酸化膜と第１窒化膜とが順次積層された
構造の複合膜を用いて構成することができる。この場
合、前記第１窒化膜の上に、少なくとも１枚以上の別の
酸化膜及び窒化膜をさらに形成することができる。好ま
しくは、前記ライナ用第１窒化膜は、該膜厚が１０〜５
０Åの範囲内であれば良い。
【００１５】本発明によると、半導体素子のトレンチ素
子分離工程において、窒化膜よりなるライナ層のエッチ
ングを抑える窪み防止膜をさらに形成することにより窪
み発生を防止することができる。その結果、ＤＲＡＭな
どのメモリ素子におけるリフレッシュ特性の低下やゲー
トブリッジなどの欠陥を抑えることが可能になる。加え
て、トランジスタの電気的特性を改善することができ
る。
子分離工程において、窒化膜よりなるライナ層のエッチ
ングを抑える窪み防止膜をさらに形成することにより窪
み発生を防止することができる。その結果、ＤＲＡＭな
どのメモリ素子におけるリフレッシュ特性の低下やゲー
トブリッジなどの欠陥を抑えることが可能になる。加え
て、トランジスタの電気的特性を改善することができ
る。
【００１６】
【発明の実施の形態】以下、添付された図面に基づき、
本発明の好適な実施の形態について詳細に説明する。実験例：酸化膜よりなる窪み防止膜を形成した後のライ
ナ用窒化膜のエッチング比 図５は、本発明の実験例を説明するために示した透過電
子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ、以下、ＴＥＭ）写真であ
る。図５を参照すると、パッド酸化膜が形成された半導
体基板１上に、窒化膜よりなるマスクパターン２を形成
し、これを用いて半導体基板をエッチングすることによ
りトレンチを形成する。その後、熱酸化を施し、トレン
チ内部酸化膜３を１１０Åの膜厚にて形成する。次い
で、ライナ用第１窒化膜（３と４との間の黒色層）を５
５Åの膜厚にて形成する。続けて、ＣＶＤ酸化膜、例え
ば高温酸化膜よりなる膜厚５００Åの第１酸化膜４、膜
厚５５Åのライナ用第２窒化膜（４と５との間の黒色
層）、ＨＴＯよりなる膜厚５００Åの第２酸化膜５、膜
厚１００Åのライナ用第３窒化膜（５と６との間の黒色
層）、ＨＴＯよりなる膜厚５００Åの第３酸化膜６、及
び膜厚２００Åのライナ用第４窒化膜（６と７との間の
黒色層）を順次積層させる。次いで、ＵＳＧ（Ｕｎｄｏ
ｐｅｄ ＳｉｌｉｃａｔｅＧｌａｓｓ）７を１０００Å
の膜厚にてデポジットした後、ライナ用第５窒化膜（７
と８との間の黒色層）を再度５５Åの膜厚にてデポジッ
トする。その後、トレンチを埋め込む素子分離用絶縁膜
として用いられるＵＳＧ膜及びＰＥ−ＴＥＯＳ膜をデポ
ジットした素子分離膜８を積層させる。続けて、マスク
パターン２を研磨阻止層として用いて化学機械的研磨
（ＣＭＰ）を施し、半導体基板の全面を平坦化させる。
次に、リン酸溶液を用いた湿式エッチングを施し、半導
体基板の表面に露出した窒化膜の一部を除去する。図５
は、上記過程を終えた後のＴＥＭ写真である。
本発明の好適な実施の形態について詳細に説明する。実験例：酸化膜よりなる窪み防止膜を形成した後のライ
ナ用窒化膜のエッチング比 図５は、本発明の実験例を説明するために示した透過電
子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ、以下、ＴＥＭ）写真であ
る。図５を参照すると、パッド酸化膜が形成された半導
体基板１上に、窒化膜よりなるマスクパターン２を形成
し、これを用いて半導体基板をエッチングすることによ
りトレンチを形成する。その後、熱酸化を施し、トレン
チ内部酸化膜３を１１０Åの膜厚にて形成する。次い
で、ライナ用第１窒化膜（３と４との間の黒色層）を５
５Åの膜厚にて形成する。続けて、ＣＶＤ酸化膜、例え
ば高温酸化膜よりなる膜厚５００Åの第１酸化膜４、膜
厚５５Åのライナ用第２窒化膜（４と５との間の黒色
層）、ＨＴＯよりなる膜厚５００Åの第２酸化膜５、膜
厚１００Åのライナ用第３窒化膜（５と６との間の黒色
層）、ＨＴＯよりなる膜厚５００Åの第３酸化膜６、及
び膜厚２００Åのライナ用第４窒化膜（６と７との間の
黒色層）を順次積層させる。次いで、ＵＳＧ（Ｕｎｄｏ
ｐｅｄ ＳｉｌｉｃａｔｅＧｌａｓｓ）７を１０００Å
の膜厚にてデポジットした後、ライナ用第５窒化膜（７
と８との間の黒色層）を再度５５Åの膜厚にてデポジッ
トする。その後、トレンチを埋め込む素子分離用絶縁膜
として用いられるＵＳＧ膜及びＰＥ−ＴＥＯＳ膜をデポ
ジットした素子分離膜８を積層させる。続けて、マスク
パターン２を研磨阻止層として用いて化学機械的研磨
（ＣＭＰ）を施し、半導体基板の全面を平坦化させる。
次に、リン酸溶液を用いた湿式エッチングを施し、半導
体基板の表面に露出した窒化膜の一部を除去する。図５
は、上記過程を終えた後のＴＥＭ写真である。
【００１７】このとき、ＣＭＰ後、窒化膜よりなるマス
クパターン２の膜厚は２０００Åである。そしてリン酸
溶液を用いた湿式エッチングは、マスクパターン２が１
７００Å程度にエッチングされるように施した。その
後、一定膜厚の酸化膜４，５，６，７の間に形成される
とともに膜厚が個々である第２、第３及び第４窒化膜に
対してエッチングが進んだ度合いを観察した。膜厚が５
５Åにて形成されたライナ用第２窒化膜（４と５との間
の黒色膜）の場合には、マスクパターン２が１７００Å
程度にエッチングされるうちに５００Å（図中Ａ部分）
がエッチングされ、膜厚が１００Åにて形成されたライ
ナ用第３窒化膜の場合には、１２００Å（図中Ｂ部分）
がエッチングされ、最後に膜厚が２００Åにて形成され
たライナ用第４窒化膜の場合には、マスクパターン２の
エッチング度合いに類似の１６００Å（図中Ｃ部分）が
エッチングされた。すなわち、以上のことから、ライナ
用窒化膜の膜厚を約３００Å以下に形成し、これを酸化
膜の間に介挿する場合には、エッチングに際し、マスク
パターン２よりエッチング率が落ちることが解る。これ
は、リン酸溶液に露出するライナ用窒化膜の表面積が狭
いため、ライナ用窒化膜の膜厚を厚く形成するときより
薄く形成する場合の方が、等方性エッチングに際しエッ
チング率が低下することと考えられる。前記実験から得
られた結論は、トレンチ内部酸化膜３を形成し、さらに
少なくともマスクパターン２の側壁に薄膜が形成される
ように酸化膜を形成した後に、約３００Å以下の薄い膜
厚にて窒化膜を形成すると、後続するマスクパターン２
を除去するとき、ライナ用窒化膜が合わせてエッチング
されるような窪み現象が抑えられるということである。
その際、ライナ用窒化膜は、１枚を用いても良く、ある
いは複数枚を用いても良い。これは、図５のＴＥＭ写真
から判断することができる。
クパターン２の膜厚は２０００Åである。そしてリン酸
溶液を用いた湿式エッチングは、マスクパターン２が１
７００Å程度にエッチングされるように施した。その
後、一定膜厚の酸化膜４，５，６，７の間に形成される
とともに膜厚が個々である第２、第３及び第４窒化膜に
対してエッチングが進んだ度合いを観察した。膜厚が５
５Åにて形成されたライナ用第２窒化膜（４と５との間
の黒色膜）の場合には、マスクパターン２が１７００Å
程度にエッチングされるうちに５００Å（図中Ａ部分）
がエッチングされ、膜厚が１００Åにて形成されたライ
ナ用第３窒化膜の場合には、１２００Å（図中Ｂ部分）
がエッチングされ、最後に膜厚が２００Åにて形成され
たライナ用第４窒化膜の場合には、マスクパターン２の
エッチング度合いに類似の１６００Å（図中Ｃ部分）が
エッチングされた。すなわち、以上のことから、ライナ
用窒化膜の膜厚を約３００Å以下に形成し、これを酸化
膜の間に介挿する場合には、エッチングに際し、マスク
パターン２よりエッチング率が落ちることが解る。これ
は、リン酸溶液に露出するライナ用窒化膜の表面積が狭
いため、ライナ用窒化膜の膜厚を厚く形成するときより
薄く形成する場合の方が、等方性エッチングに際しエッ
チング率が低下することと考えられる。前記実験から得
られた結論は、トレンチ内部酸化膜３を形成し、さらに
少なくともマスクパターン２の側壁に薄膜が形成される
ように酸化膜を形成した後に、約３００Å以下の薄い膜
厚にて窒化膜を形成すると、後続するマスクパターン２
を除去するとき、ライナ用窒化膜が合わせてエッチング
されるような窪み現象が抑えられるということである。
その際、ライナ用窒化膜は、１枚を用いても良く、ある
いは複数枚を用いても良い。これは、図５のＴＥＭ写真
から判断することができる。
【００１８】第１実施形態：窪み防止膜としてＣＶＤに
よる酸化膜を用いる場合 図６ないし図１０は、本発明の第１実施形態による窪み
防止膜を用いたトレンチ素子分離方法を説明するための
断面図である。図６を参照すると、１００〜５００Å膜
厚のパッド酸化膜１０２が形成された半導体基板１００
に素子分離領域を限定するための写真食刻工程のマスク
パターン１０４として用いられる窒化膜（ＳｉＮ）を低
圧化学気相蒸着（ＬＰＣＶＤ）方法により約５００〜３
０００Åの膜厚にてデポジットする。ここで、パッド酸
化膜は、９００℃の温度条件下で熱酸化により形成可能
である。またこのパッド酸化膜の形成工程は省略しても
構わない。さらに、前記マスクパターンとして用いられ
る物質層の上に、ＨＴＯなどの酸化膜、ＳｉＯＮ及びこ
れらの複合膜の内いずれかから形成された反射防止膜
（ＡＲＣ）を１５０〜１５００Åの膜厚にてデポジット
し、これを用いて、さらに高集積化した半導体素子に用
いられる微細パターンを形成しても構わない。
よる酸化膜を用いる場合 図６ないし図１０は、本発明の第１実施形態による窪み
防止膜を用いたトレンチ素子分離方法を説明するための
断面図である。図６を参照すると、１００〜５００Å膜
厚のパッド酸化膜１０２が形成された半導体基板１００
に素子分離領域を限定するための写真食刻工程のマスク
パターン１０４として用いられる窒化膜（ＳｉＮ）を低
圧化学気相蒸着（ＬＰＣＶＤ）方法により約５００〜３
０００Åの膜厚にてデポジットする。ここで、パッド酸
化膜は、９００℃の温度条件下で熱酸化により形成可能
である。またこのパッド酸化膜の形成工程は省略しても
構わない。さらに、前記マスクパターンとして用いられ
る物質層の上に、ＨＴＯなどの酸化膜、ＳｉＯＮ及びこ
れらの複合膜の内いずれかから形成された反射防止膜
（ＡＲＣ）を１５０〜１５００Åの膜厚にてデポジット
し、これを用いて、さらに高集積化した半導体素子に用
いられる微細パターンを形成しても構わない。
【００１９】図７を参照すると、前記マスクパターンと
して用いられる物質層を写真食刻工程でパターニング
し、それにより得られたマスクパターン１０４をマスク
として半導体基板１００の一部をエッチングし、トレン
チ１０６を形成する。この後、酸化工程、例えば熱酸化
を施し、トレンチ１０６の内壁にトレンチ内部酸化膜１
０８を形成する。ここでも、トレンチ内部酸化膜の形成
工程は省略しても構わない。
して用いられる物質層を写真食刻工程でパターニング
し、それにより得られたマスクパターン１０４をマスク
として半導体基板１００の一部をエッチングし、トレン
チ１０６を形成する。この後、酸化工程、例えば熱酸化
を施し、トレンチ１０６の内壁にトレンチ内部酸化膜１
０８を形成する。ここでも、トレンチ内部酸化膜の形成
工程は省略しても構わない。
【００２０】なお、前記トレンチ１０６をエッチングす
る方法は、写真工程で最上層に構成されたフォトレジス
トパターン（図示せず）をエッチングマスクとして用い
て、半導体基板１００を含む下地膜をエッチングするこ
とによりトレンチ１０６を形成しても良い。あるいは、
フォトレジストパターンを用いてパッド酸化膜１０２ま
でを一応エッチングし、エッチング工程によりフォトレ
ジストパターンを除去した後、さらに形成された反射防
止膜（ＡＲＣ、図示せず）を食刻マスクとして用いて下
地膜をエッチングすることによりトレンチ１０６を形成
しても良い。さらに、上部に反射防止膜を形成しない場
合には、マスクパターン１０４をエッチングマスクとし
て用いて下地膜をエッチングすることによりトレンチ１
０６を形成しても良い。すなわち、トレンチをエッチン
グする方法は、種々の変形が可能である。
る方法は、写真工程で最上層に構成されたフォトレジス
トパターン（図示せず）をエッチングマスクとして用い
て、半導体基板１００を含む下地膜をエッチングするこ
とによりトレンチ１０６を形成しても良い。あるいは、
フォトレジストパターンを用いてパッド酸化膜１０２ま
でを一応エッチングし、エッチング工程によりフォトレ
ジストパターンを除去した後、さらに形成された反射防
止膜（ＡＲＣ、図示せず）を食刻マスクとして用いて下
地膜をエッチングすることによりトレンチ１０６を形成
しても良い。さらに、上部に反射防止膜を形成しない場
合には、マスクパターン１０４をエッチングマスクとし
て用いて下地膜をエッチングすることによりトレンチ１
０６を形成しても良い。すなわち、トレンチをエッチン
グする方法は、種々の変形が可能である。
【００２１】図８を参照すると、前記トレンチ内部酸化
膜１０８が形成された結果物に後続工程で形成されるラ
イナ層である窒化膜と食刻選択比を持つ膜質のＣＶＤ酸
化膜よりなる窪み防止膜１１０を１０〜３００Åの膜厚
にてデポジットする。次いで、熱的ストレスを抑えるた
めのライナ層１１２を窒化膜（ＳｉＮ）を用いて、２０
〜３００Åの膜厚にて形成する。このライナ層１１２
は、低圧化学気相蒸着（ＬＰＣＶＤ）方法によりデポジ
ットすることができる。その後、７００℃から９００℃
の高温で形成された高温酸化膜（ＨＴＯ、図示せず）を
約１００Åの膜厚にてデポジットし、さらにこの高温酸
化膜（ＨＴＯ）に対してアンモニアプラズマ処理を施す
ことにより、後続工程で前記ライナ層１１２の膜厚が薄
くなったり、損傷されることを防止する。このとき、高
温酸化膜に代えてＨＤＰ酸化膜をデポジットする時に
は、プラズマ処理を省略しても良い。
膜１０８が形成された結果物に後続工程で形成されるラ
イナ層である窒化膜と食刻選択比を持つ膜質のＣＶＤ酸
化膜よりなる窪み防止膜１１０を１０〜３００Åの膜厚
にてデポジットする。次いで、熱的ストレスを抑えるた
めのライナ層１１２を窒化膜（ＳｉＮ）を用いて、２０
〜３００Åの膜厚にて形成する。このライナ層１１２
は、低圧化学気相蒸着（ＬＰＣＶＤ）方法によりデポジ
ットすることができる。その後、７００℃から９００℃
の高温で形成された高温酸化膜（ＨＴＯ、図示せず）を
約１００Åの膜厚にてデポジットし、さらにこの高温酸
化膜（ＨＴＯ）に対してアンモニアプラズマ処理を施す
ことにより、後続工程で前記ライナ層１１２の膜厚が薄
くなったり、損傷されることを防止する。このとき、高
温酸化膜に代えてＨＤＰ酸化膜をデポジットする時に
は、プラズマ処理を省略しても良い。
【００２２】ここで、高温酸化膜（ＨＴＯ）の形成工程
及びこの高温酸化膜に対するプラズマ処理は省略しても
良い。前記高温酸化膜が形成された結果物に、半導体基
板の表面を十分覆える程度の膜厚を持つ素子分離用絶縁
膜１１４をデポジットする。この素子分離用絶縁膜１１
４は、ＵＳＧ、ＴＥＯＳ、ＨＤＰ酸化膜、モノシラン
（ＳｉＨ4）基のＣＶＤ酸化膜及びこれらの複合膜から
形成することができる。この素子分離用絶縁膜１１４を
デポジットした後に、膜質の稠密化のための熱処理工程
を施す。この熱処理工程は、８００℃ないし１１５０℃
の温度条件下で施すことが好ましい。この熱処理工程に
より、フッ酸（ＨＦ）やリン酸（Ｈ3ＰＯ4）基のエッチ
ング溶液に対する全体の膜のエッチング率が低下する。
その後、前記マスクパターン１０４が露出するように化
学機械的研磨（ＣＭＰ）工程を施し、前記素子分離用絶
縁膜１１４、ライナ層１１２及び窪み防止膜１１０の一
部を除去する。
及びこの高温酸化膜に対するプラズマ処理は省略しても
良い。前記高温酸化膜が形成された結果物に、半導体基
板の表面を十分覆える程度の膜厚を持つ素子分離用絶縁
膜１１４をデポジットする。この素子分離用絶縁膜１１
４は、ＵＳＧ、ＴＥＯＳ、ＨＤＰ酸化膜、モノシラン
（ＳｉＨ4）基のＣＶＤ酸化膜及びこれらの複合膜から
形成することができる。この素子分離用絶縁膜１１４を
デポジットした後に、膜質の稠密化のための熱処理工程
を施す。この熱処理工程は、８００℃ないし１１５０℃
の温度条件下で施すことが好ましい。この熱処理工程に
より、フッ酸（ＨＦ）やリン酸（Ｈ3ＰＯ4）基のエッチ
ング溶液に対する全体の膜のエッチング率が低下する。
その後、前記マスクパターン１０４が露出するように化
学機械的研磨（ＣＭＰ）工程を施し、前記素子分離用絶
縁膜１１４、ライナ層１１２及び窪み防止膜１１０の一
部を除去する。
【００２３】このとき、窪み防止膜１１０は、少なくと
もマスクパターン１０４の側壁に形成されるように残存
することが重要である。これは、後続するマスクパター
ン１０４を除去するための湿式エッチング工程で、窒化
膜よりなるライナ層１１２がエッチング液であるリン酸
溶液に露出する面積を狭くする役割をするからである。
既存の技術のように、トレンチ内壁に酸化膜を熱酸化で
形成する工程では、トレンチ内壁には酸化膜が形成され
るが、マスクパターン１０４の窒化膜の側壁には酸化膜
が形成されなかった。これにより、後続するマスクパタ
ーン１０４を除去するための湿式エッチング工程でライ
ナ層１１２がリン酸溶液に露出する表面積が広がり、オ
ーバエッチングを施すとき、ライナ層１１２の窒化膜も
その一部が半導体基板の下方に向けてエッチングされ、
その結果、窪みが発生した。ところが、本発明のよう
に、マスクパターン１０４の側壁にＣＶＤによる酸化膜
よりなる窪み防止膜を形成することにより、これを抑え
ることができる。
もマスクパターン１０４の側壁に形成されるように残存
することが重要である。これは、後続するマスクパター
ン１０４を除去するための湿式エッチング工程で、窒化
膜よりなるライナ層１１２がエッチング液であるリン酸
溶液に露出する面積を狭くする役割をするからである。
既存の技術のように、トレンチ内壁に酸化膜を熱酸化で
形成する工程では、トレンチ内壁には酸化膜が形成され
るが、マスクパターン１０４の窒化膜の側壁には酸化膜
が形成されなかった。これにより、後続するマスクパタ
ーン１０４を除去するための湿式エッチング工程でライ
ナ層１１２がリン酸溶液に露出する表面積が広がり、オ
ーバエッチングを施すとき、ライナ層１１２の窒化膜も
その一部が半導体基板の下方に向けてエッチングされ、
その結果、窪みが発生した。ところが、本発明のよう
に、マスクパターン１０４の側壁にＣＶＤによる酸化膜
よりなる窪み防止膜を形成することにより、これを抑え
ることができる。
【００２４】図９を参照すると、前記ＣＭＰが施された
半導体基板に、窒化膜よりなるマスクパターン１０４を
除去するための湿式エッチングを施す。この湿式エッチ
ングは、リン酸溶液を用いて行うことができる。通常
は、パッド酸化膜１０２上に窒化膜が残留することを防
止すべくオーバエッチングを行う。エッチングは、湿式
エッチングにより施す等方性エッチングを中心に説明し
たが、これに制限されるものではなく、乾式エッチング
により施す異方性エッチングであっても良い。このと
き、半導体基板１００の下方に向けてライナ層１１２が
エッチングされる窪み現象は防止されるが（図中Ｂ部
分）、これは、窒化膜よりなるライナ層１１２が、ＣＶ
Ｄ酸化膜よりなる窪み防止膜１１０と高温酸化膜（ＨＴ
Ｏ）或いは素子分離用絶縁膜１１４の間に介挿されるこ
とにより、リン酸溶液に対して露出する表面積が狭ま
り、その結果、エッチング率が低下するからである。こ
れについては、前記図５の実験例を通じて既に触れてい
る。
半導体基板に、窒化膜よりなるマスクパターン１０４を
除去するための湿式エッチングを施す。この湿式エッチ
ングは、リン酸溶液を用いて行うことができる。通常
は、パッド酸化膜１０２上に窒化膜が残留することを防
止すべくオーバエッチングを行う。エッチングは、湿式
エッチングにより施す等方性エッチングを中心に説明し
たが、これに制限されるものではなく、乾式エッチング
により施す異方性エッチングであっても良い。このと
き、半導体基板１００の下方に向けてライナ層１１２が
エッチングされる窪み現象は防止されるが（図中Ｂ部
分）、これは、窒化膜よりなるライナ層１１２が、ＣＶ
Ｄ酸化膜よりなる窪み防止膜１１０と高温酸化膜（ＨＴ
Ｏ）或いは素子分離用絶縁膜１１４の間に介挿されるこ
とにより、リン酸溶液に対して露出する表面積が狭ま
り、その結果、エッチング率が低下するからである。こ
れについては、前記図５の実験例を通じて既に触れてい
る。
【００２５】図１０を参照すると、前記マスクパターン
１０４が除去された結果物に、酸化膜に対してはエッチ
ング率が高く、半導体基板１００を構成するシリコン層
及び窒化膜に対してはエッチング率が低いエッチング液
を用いて湿式エッチングを施して半導体基板１００の表
面をエッチバックすることにより、本発明の第１実施形
態によるトレンチ素子分離工程を完了する。前記湿式エ
ッチング工程で、半導体基板１００上に残留するパッド
酸化膜１０２、窪み防止膜１１０及び素子分離用絶縁膜
１１４の一部は完全に除去されて平坦化する。さらに、
最終的なトレンチ素子分離工程が完了した後にも、素子
分離用絶縁膜１１４と活性領域との境界面にて発生して
いた窪みの発生を防止することができる（図１０の
Ｃ）。
１０４が除去された結果物に、酸化膜に対してはエッチ
ング率が高く、半導体基板１００を構成するシリコン層
及び窒化膜に対してはエッチング率が低いエッチング液
を用いて湿式エッチングを施して半導体基板１００の表
面をエッチバックすることにより、本発明の第１実施形
態によるトレンチ素子分離工程を完了する。前記湿式エ
ッチング工程で、半導体基板１００上に残留するパッド
酸化膜１０２、窪み防止膜１１０及び素子分離用絶縁膜
１１４の一部は完全に除去されて平坦化する。さらに、
最終的なトレンチ素子分離工程が完了した後にも、素子
分離用絶縁膜１１４と活性領域との境界面にて発生して
いた窪みの発生を防止することができる（図１０の
Ｃ）。
【００２６】第２実施形態：窪み防止膜としてシリコン
膜をデポジット且つ酸化させた酸化膜を用いる場合 以下で述べる実施形態においては、前記第１実施形態と
同一の部分については重複する説明を省略し、理解を容
易ならしめるため、参照符号を前記第１実施形態と互い
に対応するように付してある。図１１ないし図１７は、
本発明の第２実施形態による窪み防止膜を用いたトレン
チ素子分離方法を説明するために示した断面図である。
図１１を参照すると、パッド酸化膜２０２が形成された
半導体基板２００上に、マスクパターン２０４を窒化膜
にて形成し、そのマスクパターン２０４を用いて半導体
基板２００の一部をエッチングすることによりトレンチ
２０６を形成する。このときにも、第１実施形態と同様
に反射防止膜を用いることができ、トレンチのエッチン
グ方法を変形させることもできる。次いで、前記結果物
にライナ層を構成する窒化膜と食刻選択比を持つ酸化膜
を形成するために、シリコン膜２０８を１０〜２００Å
の膜厚にてデポジットする。ここで、シリコン膜として
は、非晶質シリコン膜を用いても良いが、ここではポリ
シリコンを用いている。ポリシリコンをシリコン膜２０
８としてデポジットする工程条件は、ＬＰＣＶＤ装置を
用い、チャンバ温度を５００〜７００℃、チャンバ圧力
を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒ
ｒ）とし、モノシラン（ＳｉＨ4）ガスを５００ｃｃ／
ｍｉｎ量だけ供給しながら形成することができる。ポリ
シリコンを用いたさらに他のシリコン膜形成方法は、Ｌ
ＰＣＶＤ装置を用い、チャンバ温度を４００〜７００
℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１
〜０．６Ｔｏｒｒ）とし、Ｓｉ2Ｈ6ガスを５０ＳＣＣＭ
の量だけ供給しながら形成することができる。
膜をデポジット且つ酸化させた酸化膜を用いる場合 以下で述べる実施形態においては、前記第１実施形態と
同一の部分については重複する説明を省略し、理解を容
易ならしめるため、参照符号を前記第１実施形態と互い
に対応するように付してある。図１１ないし図１７は、
本発明の第２実施形態による窪み防止膜を用いたトレン
チ素子分離方法を説明するために示した断面図である。
図１１を参照すると、パッド酸化膜２０２が形成された
半導体基板２００上に、マスクパターン２０４を窒化膜
にて形成し、そのマスクパターン２０４を用いて半導体
基板２００の一部をエッチングすることによりトレンチ
２０６を形成する。このときにも、第１実施形態と同様
に反射防止膜を用いることができ、トレンチのエッチン
グ方法を変形させることもできる。次いで、前記結果物
にライナ層を構成する窒化膜と食刻選択比を持つ酸化膜
を形成するために、シリコン膜２０８を１０〜２００Å
の膜厚にてデポジットする。ここで、シリコン膜として
は、非晶質シリコン膜を用いても良いが、ここではポリ
シリコンを用いている。ポリシリコンをシリコン膜２０
８としてデポジットする工程条件は、ＬＰＣＶＤ装置を
用い、チャンバ温度を５００〜７００℃、チャンバ圧力
を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒ
ｒ）とし、モノシラン（ＳｉＨ4）ガスを５００ｃｃ／
ｍｉｎ量だけ供給しながら形成することができる。ポリ
シリコンを用いたさらに他のシリコン膜形成方法は、Ｌ
ＰＣＶＤ装置を用い、チャンバ温度を４００〜７００
℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１
〜０．６Ｔｏｒｒ）とし、Ｓｉ2Ｈ6ガスを５０ＳＣＣＭ
の量だけ供給しながら形成することができる。
【００２７】図１２を参照すると、前記シリコン膜２０
８が蒸着された結果物に酸化工程、例えば熱酸化工程を
施して前記シリコン膜２０８を、熱酸化による酸化膜の
窪み防止膜２１０に変える。ここで、ポリシリコンより
なるシリコン膜２０８が完全に酸化せずに残留する場
合、トランジスタの電気的特性に致命的な欠陥をもたら
すことがある。これを防止すべく、デポジットされたシ
リコン膜２０８が完全に酸化されるように、熱酸化時間
を調節することが好ましい。前記熱酸化の工程条件は、
大気圧状態のチャンバの温度を８００〜１０００℃に調
節し、酸素ガス（Ｏ2）を５〜１５ｌ／ｍｉｎ、塩化水
素（ＨＣｌ）ガスを０．０５〜０．２ｌ／ｍｉｎの量だ
け供給しながら酸化を行うことが好ましい。
８が蒸着された結果物に酸化工程、例えば熱酸化工程を
施して前記シリコン膜２０８を、熱酸化による酸化膜の
窪み防止膜２１０に変える。ここで、ポリシリコンより
なるシリコン膜２０８が完全に酸化せずに残留する場
合、トランジスタの電気的特性に致命的な欠陥をもたら
すことがある。これを防止すべく、デポジットされたシ
リコン膜２０８が完全に酸化されるように、熱酸化時間
を調節することが好ましい。前記熱酸化の工程条件は、
大気圧状態のチャンバの温度を８００〜１０００℃に調
節し、酸素ガス（Ｏ2）を５〜１５ｌ／ｍｉｎ、塩化水
素（ＨＣｌ）ガスを０．０５〜０．２ｌ／ｍｉｎの量だ
け供給しながら酸化を行うことが好ましい。
【００２８】既存技術では、シリコン膜２０８を形成せ
ず、トレンチの内壁にのみ熱酸化膜を形成したため、窒
化膜よりなるマスクパターン２０４の側壁には窪み防止
膜２１０、すなわち、酸化膜が形成されなかった。しか
し、本実施形態のように、ポリシリコン膜を先にデポジ
ットし、その後熱酸化を行う場合には、窒化膜よりなる
マスクパターン２０４の側壁にも第１実施形態のように
窪み防止膜２１０の役割をする熱酸化膜が形成される。
したがって、後続するリン酸溶液を用いた湿式エッチン
グ工程において、ライナ用窒化膜がリン酸溶液に露出す
る表面積を最小化し、ライナ層（図１６の２１２）のエ
ッチング率を低下させることができる。
ず、トレンチの内壁にのみ熱酸化膜を形成したため、窒
化膜よりなるマスクパターン２０４の側壁には窪み防止
膜２１０、すなわち、酸化膜が形成されなかった。しか
し、本実施形態のように、ポリシリコン膜を先にデポジ
ットし、その後熱酸化を行う場合には、窒化膜よりなる
マスクパターン２０４の側壁にも第１実施形態のように
窪み防止膜２１０の役割をする熱酸化膜が形成される。
したがって、後続するリン酸溶液を用いた湿式エッチン
グ工程において、ライナ用窒化膜がリン酸溶液に露出す
る表面積を最小化し、ライナ層（図１６の２１２）のエ
ッチング率を低下させることができる。
【００２９】図１３を参照すると、前記熱酸化工程によ
り窪み防止膜２１０が形成された結果物に、低圧化学気
相蒸着（ＬＰＣＶＤ）方法により２０〜３００Åの膜厚
にて窒化膜（ＳｉＮ）を材質とするライナ層２１２をデ
ポジットする。
り窪み防止膜２１０が形成された結果物に、低圧化学気
相蒸着（ＬＰＣＶＤ）方法により２０〜３００Åの膜厚
にて窒化膜（ＳｉＮ）を材質とするライナ層２１２をデ
ポジットする。
【００３０】図１４を参照すると、前記結果物に、酸化
膜、例えば高温酸化膜（ＨＴＯ）（図示せず）を約１０
０Åの膜厚にて積層させ、アンモニアプラズマ処理を施
して、ライナ層２１２が後続工程で薄くなったり、損傷
されることを防止する。次いで、前記結果物に半導体基
板の表面を十分覆えるように素子分離用絶縁膜２１４を
デポジットし、膜質の稠密化を図るための熱処理工程を
施す。
膜、例えば高温酸化膜（ＨＴＯ）（図示せず）を約１０
０Åの膜厚にて積層させ、アンモニアプラズマ処理を施
して、ライナ層２１２が後続工程で薄くなったり、損傷
されることを防止する。次いで、前記結果物に半導体基
板の表面を十分覆えるように素子分離用絶縁膜２１４を
デポジットし、膜質の稠密化を図るための熱処理工程を
施す。
【００３１】図１５を参照すると、前記マスクパターン
２０４を研磨阻止層として用い、ＣＭＰ工程を施すこと
により、前記素子分離用絶縁膜２１４、ライナ層２１２
及び窪み防止膜２１０の一部を除去し、平坦化させる。
２０４を研磨阻止層として用い、ＣＭＰ工程を施すこと
により、前記素子分離用絶縁膜２１４、ライナ層２１２
及び窪み防止膜２１０の一部を除去し、平坦化させる。
【００３２】図１６を参照すると、前記平坦化を終えた
半導体基板に、マスクパターン２０４を除去するための
湿式エッチングを施す。このとき、湿式エッチング液と
しては、リン酸溶液を用いることが好ましく、半導体基
板の表面に窒化膜よりなるマスクパターンが残留するこ
とを抑えるため、オーバエッチングを十分施す。このオ
ーバエッチングを施す過程で、窒化膜よりなるマスクパ
ターン２０４は完全に除去されるが、窒化膜よりなるラ
イナ層２１２は、エッチング率の違いのため（図５の実
験例参照）、半導体基板２００の下方に窪むようにエッ
チングされない（図面のＢ'部分）。
半導体基板に、マスクパターン２０４を除去するための
湿式エッチングを施す。このとき、湿式エッチング液と
しては、リン酸溶液を用いることが好ましく、半導体基
板の表面に窒化膜よりなるマスクパターンが残留するこ
とを抑えるため、オーバエッチングを十分施す。このオ
ーバエッチングを施す過程で、窒化膜よりなるマスクパ
ターン２０４は完全に除去されるが、窒化膜よりなるラ
イナ層２１２は、エッチング率の違いのため（図５の実
験例参照）、半導体基板２００の下方に窪むようにエッ
チングされない（図面のＢ'部分）。
【００３３】参考として示す下記表１は、リン酸及びＬ
ＡＬ２００を湿式エッチング液として用いたときの、窒
化膜よりなるマスクパターン２０４及びライナ層２１
２、熱酸化膜よりなる窪み防止膜２１０及びＵＳＧより
なる素子分離用絶縁膜２１４のエッチング率であり、単
位はÅ／ｍｉｎである。このとき、ライナ層である窒化
膜の膜厚は７０Åであった。
ＡＬ２００を湿式エッチング液として用いたときの、窒
化膜よりなるマスクパターン２０４及びライナ層２１
２、熱酸化膜よりなる窪み防止膜２１０及びＵＳＧより
なる素子分離用絶縁膜２１４のエッチング率であり、単
位はÅ／ｍｉｎである。このとき、ライナ層である窒化
膜の膜厚は７０Åであった。
【表１】 ここで、ＬＡＬ２００は、前記半導体基板の表面上に残
留する酸化膜である窪み防止膜２１０、素子分離用絶縁
膜２１４及びパッド酸化膜２０２を湿式エッチングによ
り除去するのに用いられるエッチング液である。熱酸化
膜を基準にして、ＬＡＬ２００のエッチング率は約２０
０Åである。
留する酸化膜である窪み防止膜２１０、素子分離用絶縁
膜２１４及びパッド酸化膜２０２を湿式エッチングによ
り除去するのに用いられるエッチング液である。熱酸化
膜を基準にして、ＬＡＬ２００のエッチング率は約２０
０Åである。
【００３４】図１７は、前記半導体基板２００の表面上
に残留する酸化膜を湿式エッチングにより除去すること
により、本発明の第２実施形態によるトレンチ素子分離
工程を完了したときの断面図である。従来は、リン酸を
用いた湿式エッチング工程で窪みが発生したが、本発明
ではシリコンを熱酸化させて形成した窪み防止膜２１０
が窒化膜よりなるライナ層２１２のエッチング率を落と
しているため、窪みが発生（Ｃ′）しないことが解る。
に残留する酸化膜を湿式エッチングにより除去すること
により、本発明の第２実施形態によるトレンチ素子分離
工程を完了したときの断面図である。従来は、リン酸を
用いた湿式エッチング工程で窪みが発生したが、本発明
ではシリコンを熱酸化させて形成した窪み防止膜２１０
が窒化膜よりなるライナ層２１２のエッチング率を落と
しているため、窪みが発生（Ｃ′）しないことが解る。
【００３５】第３実施形態：窪み防止膜として窒化膜と
酸化膜とが１回以上交互に形成された複合膜を用いる場
合 本実施形態は、ライナ用窒化膜が薄すぎた場合に、この
ライナ用窒化膜が後続する酸化工程で崩れ易い特性を補
完し、一方、厚すぎた場合には、トレンチ素子分離工程
を施した後に素子分離用絶縁膜と活性領域との境界面で
窪みが発生する問題を補完するために案出されたもので
ある。すなわち、薄いライナ用窒化膜の間に酸化膜を挟
み込んで、窒化膜と酸化膜とが１回以上交互に形成され
た構造の窪み防止膜を構成したものである。従って、そ
れぞれのライナ用窒化膜が後続する酸化工程で崩れ易い
ことを防止すると同時に、ライナ用窒化膜のエッチング
率を落とし、これにより、マスクパターンとして用いら
れる窒化膜のエッチング時にライナ用窒化膜で窪みが発
生することを抑えることができる。
酸化膜とが１回以上交互に形成された複合膜を用いる場
合 本実施形態は、ライナ用窒化膜が薄すぎた場合に、この
ライナ用窒化膜が後続する酸化工程で崩れ易い特性を補
完し、一方、厚すぎた場合には、トレンチ素子分離工程
を施した後に素子分離用絶縁膜と活性領域との境界面で
窪みが発生する問題を補完するために案出されたもので
ある。すなわち、薄いライナ用窒化膜の間に酸化膜を挟
み込んで、窒化膜と酸化膜とが１回以上交互に形成され
た構造の窪み防止膜を構成したものである。従って、そ
れぞれのライナ用窒化膜が後続する酸化工程で崩れ易い
ことを防止すると同時に、ライナ用窒化膜のエッチング
率を落とし、これにより、マスクパターンとして用いら
れる窒化膜のエッチング時にライナ用窒化膜で窪みが発
生することを抑えることができる。
【００３６】図１８ないし図２１は、本発明の第３実施
形態による窪み防止膜を用いたトレンチ素子分離方法及
びこれを用いた半導体素子を説明するための断面図であ
る。図１８を参照すると、前記第１実施形態の方法と同
様にして、半導体基板３００にパッド酸化膜３０２、マ
スクパターン３０４及びトレンチ３０６を形成し、次い
で、トレンチの内壁にトレンチ内部酸化膜３０８を約１
００Åの膜厚にて形成する。この工程でも、第１実施形
態と同様に種々なる変形が可能である。
形態による窪み防止膜を用いたトレンチ素子分離方法及
びこれを用いた半導体素子を説明するための断面図であ
る。図１８を参照すると、前記第１実施形態の方法と同
様にして、半導体基板３００にパッド酸化膜３０２、マ
スクパターン３０４及びトレンチ３０６を形成し、次い
で、トレンチの内壁にトレンチ内部酸化膜３０８を約１
００Åの膜厚にて形成する。この工程でも、第１実施形
態と同様に種々なる変形が可能である。
【００３７】図１９を参照すると、前記トレンチ内部酸
化膜３０８が形成された結果物に、ライナ用窒化膜と窪
み防止用酸化膜とが少なくとも１回以上交互に積層され
た複合ライナ層３１８をＬＰＣＶＤ方法により形成す
る。このとき、１番目にデポジットされるライナ用第１
窒化膜３１０の膜厚を１０〜５０Åの膜厚にて形成する
ことが、後続するマスクパターンを湿式エッチングによ
り除去するとき、図５で説明された窪みの発生を抑える
ために必要である。この実施形態では、前記第１窒化膜
３１０、第１酸化膜３１２、第２窒化膜３１４及び第２
酸化膜３１６の膜厚をそれぞれ３０Åの膜厚にて形成し
ている。次いで、ライナ用最終窒化膜３２０を約３０Å
の膜厚にてデポジットし、さらにライナ用窒化膜３１
０，３１４，３２０の膜厚の保存及び損傷抑制のための
酸化膜３２２、例えば、高温酸化膜（ＨＴＯ）を一定の
膜厚にて形成し、プラズマ処理を施して高温酸化膜（Ｈ
ＴＯ）の膜質を改善する。ここで、高温酸化膜の形成工
程は省略しても良い。その後、素子分離用絶縁膜３２４
を半導体基板の表面を十分覆えるようにデポジットす
る。次いで、前記素子分離用絶縁膜３２４の稠密化のた
めの熱処理工程を施す。
化膜３０８が形成された結果物に、ライナ用窒化膜と窪
み防止用酸化膜とが少なくとも１回以上交互に積層され
た複合ライナ層３１８をＬＰＣＶＤ方法により形成す
る。このとき、１番目にデポジットされるライナ用第１
窒化膜３１０の膜厚を１０〜５０Åの膜厚にて形成する
ことが、後続するマスクパターンを湿式エッチングによ
り除去するとき、図５で説明された窪みの発生を抑える
ために必要である。この実施形態では、前記第１窒化膜
３１０、第１酸化膜３１２、第２窒化膜３１４及び第２
酸化膜３１６の膜厚をそれぞれ３０Åの膜厚にて形成し
ている。次いで、ライナ用最終窒化膜３２０を約３０Å
の膜厚にてデポジットし、さらにライナ用窒化膜３１
０，３１４，３２０の膜厚の保存及び損傷抑制のための
酸化膜３２２、例えば、高温酸化膜（ＨＴＯ）を一定の
膜厚にて形成し、プラズマ処理を施して高温酸化膜（Ｈ
ＴＯ）の膜質を改善する。ここで、高温酸化膜の形成工
程は省略しても良い。その後、素子分離用絶縁膜３２４
を半導体基板の表面を十分覆えるようにデポジットす
る。次いで、前記素子分離用絶縁膜３２４の稠密化のた
めの熱処理工程を施す。
【００３８】ここで、この実施形態では、窒化膜と酸化
膜とが順次に交互する膜構造を２回に亘って形成した複
合ライナ層３１８を窪み防止膜として用いている。この
ように交互する回数は、それが多くなるほど窪み防止効
果及びライナの機能が増加するが、コスト高となるた
め、効果的な段階で止めることが良い。
膜とが順次に交互する膜構造を２回に亘って形成した複
合ライナ層３１８を窪み防止膜として用いている。この
ように交互する回数は、それが多くなるほど窪み防止効
果及びライナの機能が増加するが、コスト高となるた
め、効果的な段階で止めることが良い。
【００３９】図２０を参照すると、前記マスクパターン
３０４を研磨阻止層として用いてＣＭＰを施すことによ
り、素子分離用絶縁膜３２４、最終窒化膜３２０、高温
酸化膜３２２及び複合ライナ層３１８の一部を除去し、
半導体基板の表面を平坦化させる。
３０４を研磨阻止層として用いてＣＭＰを施すことによ
り、素子分離用絶縁膜３２４、最終窒化膜３２０、高温
酸化膜３２２及び複合ライナ層３１８の一部を除去し、
半導体基板の表面を平坦化させる。
【００４０】図２１を参照すると、前記平坦化を終えた
半導体基板に、リン酸を用いた湿式エッチングを施して
窒化膜よりなるマスクパターン３０４を除去する。この
とき、前記複合ライナ層３１８である第１窒化膜３１
０、第２窒化膜３１４及び最終窒化膜３２０が窪み防止
用第１酸化膜３１２、第２酸化膜３１６及び高温酸化膜
３２２の間に挟まれ、これにより、前記図５で述べた薄
いライナ層のエッチング率が低下する効果がある。従っ
て、オーバエッチングを行った場合であっても、ライナ
用窒化膜３１０，３１４，３２０が半導体基板３００の
下方に向けてエッチングされるようなことはない。その
後、半導体基板３００の上に残留する窪み防止用第１酸
化膜３１２、第２酸化膜３１６、高温酸化膜３２２及び
素子分離用絶縁膜３２４を湿式エッチングにより除去し
て平坦化させることにより、本発明の第３実施形態によ
るトレンチ素子分離工程を完了する。
半導体基板に、リン酸を用いた湿式エッチングを施して
窒化膜よりなるマスクパターン３０４を除去する。この
とき、前記複合ライナ層３１８である第１窒化膜３１
０、第２窒化膜３１４及び最終窒化膜３２０が窪み防止
用第１酸化膜３１２、第２酸化膜３１６及び高温酸化膜
３２２の間に挟まれ、これにより、前記図５で述べた薄
いライナ層のエッチング率が低下する効果がある。従っ
て、オーバエッチングを行った場合であっても、ライナ
用窒化膜３１０，３１４，３２０が半導体基板３００の
下方に向けてエッチングされるようなことはない。その
後、半導体基板３００の上に残留する窪み防止用第１酸
化膜３１２、第２酸化膜３１６、高温酸化膜３２２及び
素子分離用絶縁膜３２４を湿式エッチングにより除去し
て平坦化させることにより、本発明の第３実施形態によ
るトレンチ素子分離工程を完了する。
【００４１】以下、図２１に基づき、本発明による半導
体素子の構造について説明する。本発明の第３実施形態
による半導体素子は、半導体基板３００と、この半導体
基板に形成されたトレンチと、このトレンチの内壁に沿
って一定の膜厚、例えば、１００Åの膜厚にて形成され
たトレンチ内部酸化膜３０８と、このトレンチ内部酸化
膜３０８上にデポジットされ、少なくとも１枚以上ずつ
の酸化膜及び窒化膜を含む窪み防止用複合ライナ層３１
８，３２０と、この複合ライナ層３１８，３２０上に形
成される酸化膜３２２と、この酸化膜３２２を覆うとと
もに、トレンチの内部を埋め込む素子分離用絶縁膜３２
４とからなる。
体素子の構造について説明する。本発明の第３実施形態
による半導体素子は、半導体基板３００と、この半導体
基板に形成されたトレンチと、このトレンチの内壁に沿
って一定の膜厚、例えば、１００Åの膜厚にて形成され
たトレンチ内部酸化膜３０８と、このトレンチ内部酸化
膜３０８上にデポジットされ、少なくとも１枚以上ずつ
の酸化膜及び窒化膜を含む窪み防止用複合ライナ層３１
８，３２０と、この複合ライナ層３１８，３２０上に形
成される酸化膜３２２と、この酸化膜３２２を覆うとと
もに、トレンチの内部を埋め込む素子分離用絶縁膜３２
４とからなる。
【００４２】ここで、トレンチ内部酸化膜３０８は、熱
酸化により生成された酸化膜である。また、複合ライナ
層は第１窒化膜３１０、第１酸化膜３１２、第２窒化膜
３１４を最小の構成とし、必要であれば、その上部に別
の酸化膜及び窒化膜をさらに積層することができる。本
実施形態では、好ましい例として、第２酸化膜３１６及
び最終窒化膜３２０をさらに形成している。また、最終
窒化膜３２０の上に形成される酸化膜３２２は高温酸化
膜（ＨＴＯ）であるが、これを形成せずに本実施形態に
よる半導体素子を構成しても良い。この半導体素子にお
いて、複合ライナ層３１８は、トレンチ素子分離工程で
本発明の目的である窪みの発生を防止し、かつトレンチ
の内部で発生する熱的ストレスを抑える主な手段とな
る。
酸化により生成された酸化膜である。また、複合ライナ
層は第１窒化膜３１０、第１酸化膜３１２、第２窒化膜
３１４を最小の構成とし、必要であれば、その上部に別
の酸化膜及び窒化膜をさらに積層することができる。本
実施形態では、好ましい例として、第２酸化膜３１６及
び最終窒化膜３２０をさらに形成している。また、最終
窒化膜３２０の上に形成される酸化膜３２２は高温酸化
膜（ＨＴＯ）であるが、これを形成せずに本実施形態に
よる半導体素子を構成しても良い。この半導体素子にお
いて、複合ライナ層３１８は、トレンチ素子分離工程で
本発明の目的である窪みの発生を防止し、かつトレンチ
の内部で発生する熱的ストレスを抑える主な手段とな
る。
【００４３】第４実施形態：窪み防止膜として酸化膜と
窒化膜とが１回以上交互に形成された複合膜を用いる場
合 本実施形態は、前記第３実施形態とほとんど類似してい
る。違いは、複合ライナ層として酸化膜と窒化膜とが少
なくとも１回以上順次形成された構造の複合膜を用いて
いることである。すなわち、第３実施形態と比較して、
窒化膜と酸化膜との積層順序が逆であることが異なって
いる。図２２ないし図２４は、本発明の第４実施形態に
よる窪み防止膜を用いたトレンチ素子分離方法及びこれ
を用いる半導体素子を説明するための断面図である。図
２２を参照すると、半導体基板４００にパッド酸化膜４
０２及びマスクパターン４０４を形成し、マスクパター
ン４０４を用いてトレンチ４０６を形成する。その後、
トレンチの内壁にトレンチ内部酸化膜４０８を形成す
る。ここで、パッド酸化膜４０２及びトレンチ内部酸化
膜４０８は、必要に応じて省略することができる。
窒化膜とが１回以上交互に形成された複合膜を用いる場
合 本実施形態は、前記第３実施形態とほとんど類似してい
る。違いは、複合ライナ層として酸化膜と窒化膜とが少
なくとも１回以上順次形成された構造の複合膜を用いて
いることである。すなわち、第３実施形態と比較して、
窒化膜と酸化膜との積層順序が逆であることが異なって
いる。図２２ないし図２４は、本発明の第４実施形態に
よる窪み防止膜を用いたトレンチ素子分離方法及びこれ
を用いる半導体素子を説明するための断面図である。図
２２を参照すると、半導体基板４００にパッド酸化膜４
０２及びマスクパターン４０４を形成し、マスクパター
ン４０４を用いてトレンチ４０６を形成する。その後、
トレンチの内壁にトレンチ内部酸化膜４０８を形成す
る。ここで、パッド酸化膜４０２及びトレンチ内部酸化
膜４０８は、必要に応じて省略することができる。
【００４４】図２３を参照すると、前記トレンチ内部酸
化膜４０８が形成された半導体基板４００の段差に沿っ
て、窪み防止用酸化膜とライナ用窒化膜とが少なくとも
１回以上交互に積層された構造の複合ライナ層４１８を
ＬＰＣＶＤ方法により形成する。ここで、第１酸化膜４
１０は、前記第２実施形態のように、化学気相蒸着方法
でなく、シリコン膜を積層させた後、これを熱酸化させ
る方法により形成しても良い。このとき、１番目にデポ
ジットされるライナ用第１窒化膜４１２の膜厚を１０〜
５０Åの膜厚にて形成することが、後続するマスクパタ
ーンを湿式エッチングにより除去するとき、図５で述べ
た窪みの発生を抑える上で必要である。本発明の好適な
形態においては、第１窒化膜４１２の膜厚を１０〜５０
Åに限定しているが、ライナ層として用いられる第１窒
化膜４１２の膜厚を１０〜３００Åの膜厚に形成して
も、窪みの発生が抑えられる効果がある。この実施形態
では、前記交互する回数を２回に限定して、第１酸化膜
４１０、第１窒化膜４１２、第２酸化膜４１４、第２窒
化膜４１６をそれぞれ３０Åの膜厚に形成している。し
かし、必要があれば、それ以上に交互する構造の複合ラ
イナ層４１８を形成しても良い。その後、酸化膜４２
０、例えば高温酸化膜（ＨＴＯ）を形成し、さらに素子
分離用絶縁膜４２４を半導体基板の上部を十分覆える程
度にデポジットして、膜質の稠密化のための熱処理工程
を施す。
化膜４０８が形成された半導体基板４００の段差に沿っ
て、窪み防止用酸化膜とライナ用窒化膜とが少なくとも
１回以上交互に積層された構造の複合ライナ層４１８を
ＬＰＣＶＤ方法により形成する。ここで、第１酸化膜４
１０は、前記第２実施形態のように、化学気相蒸着方法
でなく、シリコン膜を積層させた後、これを熱酸化させ
る方法により形成しても良い。このとき、１番目にデポ
ジットされるライナ用第１窒化膜４１２の膜厚を１０〜
５０Åの膜厚にて形成することが、後続するマスクパタ
ーンを湿式エッチングにより除去するとき、図５で述べ
た窪みの発生を抑える上で必要である。本発明の好適な
形態においては、第１窒化膜４１２の膜厚を１０〜５０
Åに限定しているが、ライナ層として用いられる第１窒
化膜４１２の膜厚を１０〜３００Åの膜厚に形成して
も、窪みの発生が抑えられる効果がある。この実施形態
では、前記交互する回数を２回に限定して、第１酸化膜
４１０、第１窒化膜４１２、第２酸化膜４１４、第２窒
化膜４１６をそれぞれ３０Åの膜厚に形成している。し
かし、必要があれば、それ以上に交互する構造の複合ラ
イナ層４１８を形成しても良い。その後、酸化膜４２
０、例えば高温酸化膜（ＨＴＯ）を形成し、さらに素子
分離用絶縁膜４２４を半導体基板の上部を十分覆える程
度にデポジットして、膜質の稠密化のための熱処理工程
を施す。
【００４５】図２４を参照すると、マスクパターン４０
４を研磨阻止層として用いるＣＭＰ工程を施し、半導体
基板の全面を平坦化させた後、リン酸を用いた湿式エッ
チングを実施することによりマスクパターン４０４を除
去する。このとき、図５で説明したように、窒化膜４１
２，４１６で発生する窪みを防止できる。次いで、半導
体基板の表面上に残留する酸化膜を除去すると、複合ラ
イナ層４１８により窪みが発生しないトレンチ素子分離
膜４２４を形成することができる。
４を研磨阻止層として用いるＣＭＰ工程を施し、半導体
基板の全面を平坦化させた後、リン酸を用いた湿式エッ
チングを実施することによりマスクパターン４０４を除
去する。このとき、図５で説明したように、窒化膜４１
２，４１６で発生する窪みを防止できる。次いで、半導
体基板の表面上に残留する酸化膜を除去すると、複合ラ
イナ層４１８により窪みが発生しないトレンチ素子分離
膜４２４を形成することができる。
【００４６】以下、図２４に基づき、本発明による半導
体素子の構造について説明する。本発明の第４実施形態
による半導体素子は、半導体基板４００と、この半導体
基板に形成されたトレンチと、このトレンチ内部に沿っ
て一定の膜厚、例えば、１００Åの膜厚にて形成された
トレンチ内部酸化膜４０８と、このトレンチ内部酸化膜
４０８上にデポジットされ、少なくとも１枚以上ずつの
酸化膜及び窒化膜を含む窪み防止用複合ライナ層４１８
と、この複合ライナ層４１８上に形成される酸化膜４２
０と、この酸化膜４２０を覆うとともに、トレンチの内
部を埋め込む素子分離用絶縁膜４２４とからなる。
体素子の構造について説明する。本発明の第４実施形態
による半導体素子は、半導体基板４００と、この半導体
基板に形成されたトレンチと、このトレンチ内部に沿っ
て一定の膜厚、例えば、１００Åの膜厚にて形成された
トレンチ内部酸化膜４０８と、このトレンチ内部酸化膜
４０８上にデポジットされ、少なくとも１枚以上ずつの
酸化膜及び窒化膜を含む窪み防止用複合ライナ層４１８
と、この複合ライナ層４１８上に形成される酸化膜４２
０と、この酸化膜４２０を覆うとともに、トレンチの内
部を埋め込む素子分離用絶縁膜４２４とからなる。
【００４７】ここで、トレンチ内部酸化膜４０８は、熱
酸化により生成された酸化膜であり、これを形成しなく
ても良い。また、複合ライナ層４１８は、第１酸化膜４
１０、第１窒化膜４１２が順次積層されたものを最小の
構成要素とし、必要であれば、別の酸化膜と窒化膜とを
順次さらに積層しても良い。本実施形態においては、好
適な例として、第２酸化膜４１４及び第２窒化膜４１６
をさらに形成している。また１番目に形成される第１窒
化膜の膜厚は１０〜５０Åの範囲内であれば良く、これ
により、前記図５で述べた窪み防止の効果が奏でられ
る。この半導体素子の複合ライナ層４１８において、酸
化膜と窒化膜とが１回のみ交互する場合には、前記第１
及び第２実施形態で述べた構造となり、酸化膜と窒化膜
とが２回交互する場合には、第４実施形態の複合ライナ
層４１８となる。また、窪み防止用複合ライナ層４１８
の上に形成される酸化膜４２０は高温酸化膜（ＨＴＯ）
であるが、これは形成しなくても良い。
酸化により生成された酸化膜であり、これを形成しなく
ても良い。また、複合ライナ層４１８は、第１酸化膜４
１０、第１窒化膜４１２が順次積層されたものを最小の
構成要素とし、必要であれば、別の酸化膜と窒化膜とを
順次さらに積層しても良い。本実施形態においては、好
適な例として、第２酸化膜４１４及び第２窒化膜４１６
をさらに形成している。また１番目に形成される第１窒
化膜の膜厚は１０〜５０Åの範囲内であれば良く、これ
により、前記図５で述べた窪み防止の効果が奏でられ
る。この半導体素子の複合ライナ層４１８において、酸
化膜と窒化膜とが１回のみ交互する場合には、前記第１
及び第２実施形態で述べた構造となり、酸化膜と窒化膜
とが２回交互する場合には、第４実施形態の複合ライナ
層４１８となる。また、窪み防止用複合ライナ層４１８
の上に形成される酸化膜４２０は高温酸化膜（ＨＴＯ）
であるが、これは形成しなくても良い。
【００４８】本発明によると、酸化工程で発生するスト
レスを抑えるためのライナ層を用い、さらに窪み防止膜
を形成することにより、トレンチ素子分離工程における
ライナ層で窪みが発生することを抑えることができる。
さらに、窪みの発生を抑えることにより、インバース・
ナロー・ウィドス・エフェクト及びハンプの発生が抑え
られ、トランジスタの絶縁破壊特性などの電気的特性の
向上を図ることができる。以下、添付された図２５ない
し図２９に基づき、本発明によりトレンチ素子分離工程
を施したとき、半導体素子の電気的特性に対する改善度
をさらに詳細に説明する。
レスを抑えるためのライナ層を用い、さらに窪み防止膜
を形成することにより、トレンチ素子分離工程における
ライナ層で窪みが発生することを抑えることができる。
さらに、窪みの発生を抑えることにより、インバース・
ナロー・ウィドス・エフェクト及びハンプの発生が抑え
られ、トランジスタの絶縁破壊特性などの電気的特性の
向上を図ることができる。以下、添付された図２５ない
し図２９に基づき、本発明によりトレンチ素子分離工程
を施したとき、半導体素子の電気的特性に対する改善度
をさらに詳細に説明する。
【００４９】図２５は、本発明による半導体素子におけ
るインバース・ナロー・ウィドス・エフェクトの改善度
を説明するために示すグラフである。図２５によると、
トランジスタの特性を評価する方法において、短チャン
ネル効果及びインバース・ナロー・ウィドス・エフェク
トを大いに参照している。短チャンネル効果とは、ゲー
ト幅が一定したトランジスタにおいて、ゲート長の短縮
に応じてスレッショルド電圧が変化することを確認する
ことであり、インバース・ナロー・ウィドス・エフェク
トは、ゲート長が一定したトランジスタにおいて、ゲー
ト幅の狭まりに応じたスレッショルド電圧の変化を確認
することである。このうち、インバース・ナロー・ウィ
ドス・エフェクトは、活性領域と素子分離膜との境界面
のプロファイルと密接な関係がある。例えば、ロコス系
の素子分離膜は、ゲート幅が狭いトランジスタにおいて
スレッショルド電圧Ｖｔｈが増加する。また、トレンチ
素子分離膜は、ゲート幅が狭まるとスレッショルド電圧
Ｖｔｈが低下する。すなわち、ロコス素子分離膜の場合
には、バーズビークにより活性領域縁部のゲート酸化膜
が厚くなり、スレッショルド電圧Ｖｔｈが増大する。一
方、トレンチ素子分離膜の場合には、素子分離膜の縁部
がリセスされ、その結果、この部分で電界が大いにかか
ることになる。このため、トレンチ素子分離膜の場合に
は、ゲート幅が狭まるとスレッショルド電圧が低下す
る。一般に、トランジスタでは、短チャンネル効果やイ
ンバース・ナロー・ウィドス・エフェクトがないことが
最も理想的なケースである。しかし、トレンチ素子分離
膜を採択した場合には、窪みやグルーブが激しいほど、
インバース・ナロー・ウィドス・エフェクトが大にな
り、スレッショルド電圧が低下する。
るインバース・ナロー・ウィドス・エフェクトの改善度
を説明するために示すグラフである。図２５によると、
トランジスタの特性を評価する方法において、短チャン
ネル効果及びインバース・ナロー・ウィドス・エフェク
トを大いに参照している。短チャンネル効果とは、ゲー
ト幅が一定したトランジスタにおいて、ゲート長の短縮
に応じてスレッショルド電圧が変化することを確認する
ことであり、インバース・ナロー・ウィドス・エフェク
トは、ゲート長が一定したトランジスタにおいて、ゲー
ト幅の狭まりに応じたスレッショルド電圧の変化を確認
することである。このうち、インバース・ナロー・ウィ
ドス・エフェクトは、活性領域と素子分離膜との境界面
のプロファイルと密接な関係がある。例えば、ロコス系
の素子分離膜は、ゲート幅が狭いトランジスタにおいて
スレッショルド電圧Ｖｔｈが増加する。また、トレンチ
素子分離膜は、ゲート幅が狭まるとスレッショルド電圧
Ｖｔｈが低下する。すなわち、ロコス素子分離膜の場合
には、バーズビークにより活性領域縁部のゲート酸化膜
が厚くなり、スレッショルド電圧Ｖｔｈが増大する。一
方、トレンチ素子分離膜の場合には、素子分離膜の縁部
がリセスされ、その結果、この部分で電界が大いにかか
ることになる。このため、トレンチ素子分離膜の場合に
は、ゲート幅が狭まるとスレッショルド電圧が低下す
る。一般に、トランジスタでは、短チャンネル効果やイ
ンバース・ナロー・ウィドス・エフェクトがないことが
最も理想的なケースである。しかし、トレンチ素子分離
膜を採択した場合には、窪みやグルーブが激しいほど、
インバース・ナロー・ウィドス・エフェクトが大にな
り、スレッショルド電圧が低下する。
【００５０】グラフにおいて、横軸はゲート幅（オｍ）
を、縦軸はスレッショルド電圧（Ｖ）をそれぞれ表す。
また、試料でゲート長は１０オｍと一定にした。グラフ
において、□により繋がる線は従来の技術のように、窪
み防止膜を用いず、トレンチ内部酸化膜を形成した後
に、窒化膜よりなるライナ層を直後に形成した場合の特
性曲線であり、○により繋がる線は、本発明の第１実施
形態のように、窒化膜よりなるライナ層をデポジットす
る前に、ＣＶＤによる酸化膜、例えば高温酸化膜（ＨＴ
Ｏ）を１００Åの膜厚にてデポジットし、トレンチ素子
分離工程を施した場合の特性曲線である。このグラフか
ら、本発明によれば、インバース・ナロー・ウィドス・
エフェクトが改善されたことが確認できる。また、活性
領域と素子分離膜との境界面で窪みやグルーブなどの構
造的な欠陥が抑えられることにより、プロファイルが改
善されたことも確認できる。
を、縦軸はスレッショルド電圧（Ｖ）をそれぞれ表す。
また、試料でゲート長は１０オｍと一定にした。グラフ
において、□により繋がる線は従来の技術のように、窪
み防止膜を用いず、トレンチ内部酸化膜を形成した後
に、窒化膜よりなるライナ層を直後に形成した場合の特
性曲線であり、○により繋がる線は、本発明の第１実施
形態のように、窒化膜よりなるライナ層をデポジットす
る前に、ＣＶＤによる酸化膜、例えば高温酸化膜（ＨＴ
Ｏ）を１００Åの膜厚にてデポジットし、トレンチ素子
分離工程を施した場合の特性曲線である。このグラフか
ら、本発明によれば、インバース・ナロー・ウィドス・
エフェクトが改善されたことが確認できる。また、活性
領域と素子分離膜との境界面で窪みやグルーブなどの構
造的な欠陥が抑えられることにより、プロファイルが改
善されたことも確認できる。
【００５１】図２６は、従来の技術のように、窪み防止
膜を形成せずに、窒化膜よりなるライナ層をデポジット
したときのゲート電圧（Ｖg）とドレインオフ電流（Ｉ
ｄ）との関係を示すグラフであり、図２７は、本発明の
第１実施形態のように、ＣＶＤによる酸化膜を１００Å
の膜厚にて積層し、窪み防止膜として用いたときのゲー
ト電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を
示すグラフである。図２６及び図２７を参照すると、グ
ラフ中、トランジスタのゲート幅は１０オｍであり、ゲ
ート長は１オｍである。そして、５本の特性曲線は、最
左側からバックバイアスがそれぞれ０、−１、−２、−
３、−４Ｖに印加された時の特性曲線である。従来の技
術によると、バックバイアスが大きいほど、ハンプ現象
（Ａ）が激しくなることが確認されたが、本発明の第１
実施形態のように、ＣＶＤ酸化膜、例えば高温酸化膜
（ＨＴＯ）を１００Åの膜厚にてデポジットし、窒化膜
よりなるライナ層を形成した場合には、ハンプが発生せ
ず改善されたこと（Ｂ）を確認できた。
膜を形成せずに、窒化膜よりなるライナ層をデポジット
したときのゲート電圧（Ｖg）とドレインオフ電流（Ｉ
ｄ）との関係を示すグラフであり、図２７は、本発明の
第１実施形態のように、ＣＶＤによる酸化膜を１００Å
の膜厚にて積層し、窪み防止膜として用いたときのゲー
ト電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を
示すグラフである。図２６及び図２７を参照すると、グ
ラフ中、トランジスタのゲート幅は１０オｍであり、ゲ
ート長は１オｍである。そして、５本の特性曲線は、最
左側からバックバイアスがそれぞれ０、−１、−２、−
３、−４Ｖに印加された時の特性曲線である。従来の技
術によると、バックバイアスが大きいほど、ハンプ現象
（Ａ）が激しくなることが確認されたが、本発明の第１
実施形態のように、ＣＶＤ酸化膜、例えば高温酸化膜
（ＨＴＯ）を１００Åの膜厚にてデポジットし、窒化膜
よりなるライナ層を形成した場合には、ハンプが発生せ
ず改善されたこと（Ｂ）を確認できた。
【００５２】図２８及び図２９は、従来の技術及び本発
明の第１実施形態において、絶縁破壊特性及び接合漏れ
電流の改善度を説明するためのグラフである。図２８及
び図２９を参照すると、図２８における横軸は、どの程
度の電荷が流れたとき、絶縁破壊が発生するかどうかを
表し、その単位はＣ／ｃm2である。また図２９における
横軸は、接合漏れ電流を表し、その単位はＡである。そ
して縦軸は、いずれも試料に対する分布度を表し、その
単位は%である。グラフ中、□により繋がる線は、従来
の技術のように、窪み防止膜を形成せず、トレンチ素子
分離膜を形成した場合の特性曲線であり、○により繋が
る線は、トレンチの内壁にトレンチ内部酸化膜を形成
し、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる
窪み防止膜を形成した後に、トレンチ素子分離膜を形成
した場合の特性曲線であり、△により繋がる線は、トレ
ンチ内部酸化膜を形成せずに、ＣＶＤ酸化膜である高温
酸化膜（ＨＴＯ）よりなる窪み防止膜を形成し、トレン
チ素子分離膜を形成した場合の特性曲線である。グラフ
から明らかなように、本発明のように、窪み防止膜を形
成した場合が、絶縁破壊特性に優れ、しかも接合漏れ電
流特性が悪化しない。その他、今までは、トレンチ内部
酸化膜を形成しないと、ゲート酸化膜の絶縁破壊特性及
び接合漏れ電流特性が低下すると知られていた。これ
は、素子分離用絶縁膜を構成するＵＳＧ又はＨＤＰ酸化
膜が半導体基板のシリコンと直接的に触れることに起因
する。しかし、本発明のように、酸化膜よりなる窪み防
止膜及びライナ用窒化膜を単一膜又は複合膜から形成す
る場合は、トレンチ内壁に対する側壁酸化を実施しなく
ても、ゲート酸化膜に対する絶縁破壊特性及び接合漏れ
電流特性で劣化がないことが解る。
明の第１実施形態において、絶縁破壊特性及び接合漏れ
電流の改善度を説明するためのグラフである。図２８及
び図２９を参照すると、図２８における横軸は、どの程
度の電荷が流れたとき、絶縁破壊が発生するかどうかを
表し、その単位はＣ／ｃm2である。また図２９における
横軸は、接合漏れ電流を表し、その単位はＡである。そ
して縦軸は、いずれも試料に対する分布度を表し、その
単位は%である。グラフ中、□により繋がる線は、従来
の技術のように、窪み防止膜を形成せず、トレンチ素子
分離膜を形成した場合の特性曲線であり、○により繋が
る線は、トレンチの内壁にトレンチ内部酸化膜を形成
し、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる
窪み防止膜を形成した後に、トレンチ素子分離膜を形成
した場合の特性曲線であり、△により繋がる線は、トレ
ンチ内部酸化膜を形成せずに、ＣＶＤ酸化膜である高温
酸化膜（ＨＴＯ）よりなる窪み防止膜を形成し、トレン
チ素子分離膜を形成した場合の特性曲線である。グラフ
から明らかなように、本発明のように、窪み防止膜を形
成した場合が、絶縁破壊特性に優れ、しかも接合漏れ電
流特性が悪化しない。その他、今までは、トレンチ内部
酸化膜を形成しないと、ゲート酸化膜の絶縁破壊特性及
び接合漏れ電流特性が低下すると知られていた。これ
は、素子分離用絶縁膜を構成するＵＳＧ又はＨＤＰ酸化
膜が半導体基板のシリコンと直接的に触れることに起因
する。しかし、本発明のように、酸化膜よりなる窪み防
止膜及びライナ用窒化膜を単一膜又は複合膜から形成す
る場合は、トレンチ内壁に対する側壁酸化を実施しなく
ても、ゲート酸化膜に対する絶縁破壊特性及び接合漏れ
電流特性で劣化がないことが解る。
【００５３】以上好適な実施の形態により本発明を詳述
した。しかし、本発明は、その精神及び必須の特徴を離
脱しない範囲内であれば、他の方法により実施可能であ
る。例えば、前記好適な実施形態においては、マスクパ
ターンとして用いられた窒化膜を除去する方法がリン酸
を用いた湿式エッチングであったが、エッチングガスを
用いた乾式エッチングであっても構わない。よって、前
記好適な実施形態における記載内容は例示的なものに過
ぎず、本発明を制限するものではない。本発明は上記し
た実施形態に制限されるものではなく、本発明の属する
技術的思想内において当分野における通常の知識を有し
た者なら、これより様々な変形が可能なことは言うまで
もない。
した。しかし、本発明は、その精神及び必須の特徴を離
脱しない範囲内であれば、他の方法により実施可能であ
る。例えば、前記好適な実施形態においては、マスクパ
ターンとして用いられた窒化膜を除去する方法がリン酸
を用いた湿式エッチングであったが、エッチングガスを
用いた乾式エッチングであっても構わない。よって、前
記好適な実施形態における記載内容は例示的なものに過
ぎず、本発明を制限するものではない。本発明は上記し
た実施形態に制限されるものではなく、本発明の属する
技術的思想内において当分野における通常の知識を有し
た者なら、これより様々な変形が可能なことは言うまで
もない。
【００５４】
【発明の効果】以上詳細に説明したように本発明によれ
ば、半導体素子のトレンチ素子分離工程において、窒化
膜よりなるライナ層のエッチングを抑える窪み防止膜を
さらに形成することにより窪み発生を防止することがで
きる。その結果、ＤＲＡＭなどのメモリ素子におけるリ
フレッシュ特性の低下やゲートブリッジなどの欠陥を抑
えることが可能になる。加えて、トランジスタの電気的
特性を改善させることができる。
ば、半導体素子のトレンチ素子分離工程において、窒化
膜よりなるライナ層のエッチングを抑える窪み防止膜を
さらに形成することにより窪み発生を防止することがで
きる。その結果、ＤＲＡＭなどのメモリ素子におけるリ
フレッシュ特性の低下やゲートブリッジなどの欠陥を抑
えることが可能になる。加えて、トランジスタの電気的
特性を改善させることができる。
【図１】トレンチ素子分離工程でピットが生じた時及び
ライナ層を用いてピットを防止した時の半導体素子の電
気的特性の変化を説明するための特性図。
ライナ層を用いてピットを防止した時の半導体素子の電
気的特性の変化を説明するための特性図。
【図２】従来の技術によるライナ層を用いるトレンチ素
子分離工程を説明するための断面図。
子分離工程を説明するための断面図。
【図３】従来の技術によるライナ層を用いるトレンチ素
子分離工程を説明するための断面図。
子分離工程を説明するための断面図。
【図４】従来の技術によるライナ層を用いるトレンチ素
子分離工程を説明するための断面図。
子分離工程を説明するための断面図。
【図５】本発明の実験例を説明するためのＴＥＭ写真に
よる図。
よる図。
【図６】本発明の第１実施形態を説明するための断面
図。
図。
【図７】本発明の第１実施形態を説明するための断面
図。
図。
【図８】本発明の第１実施形態を説明するための断面
図。
図。
【図９】本発明の第１実施形態を説明するための断面
図。
図。
【図１０】本発明の第１実施形態を説明するための断面
図。
図。
【図１１】本発明の第２実施形態を説明するための断面
図。
図。
【図１２】本発明の第２実施形態を説明するための断面
図。
図。
【図１３】本発明の第２実施形態を説明するための断面
図。
図。
【図１４】本発明の第２実施形態を説明するための断面
図。
図。
【図１５】本発明の第２実施形態を説明するための断面
図。
図。
【図１６】本発明の第２実施形態を説明するための断面
図。
図。
【図１７】本発明の第２実施形態を説明するための断面
図。
図。
【図１８】本発明の第３実施形態を説明するための断面
図。
図。
【図１９】本発明の第３実施形態を説明するための断面
図。
図。
【図２０】本発明の第３実施形態を説明するための断面
図。
図。
【図２１】本発明の第３実施形態を説明するための断面
図。
図。
【図２２】本発明の第４実施形態を説明するための断面
図。
図。
【図２３】本発明の第４実施形態を説明するための断面
図。
図。
【図２４】本発明の第４実施形態を説明するための断面
図。
図。
【図２５】本発明により半導体素子を製造したとき、半
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
【図２６】本発明により半導体素子を製造したとき、半
導体素子の電気的な特性に対する改善度を説明するため
に示した従来技術の特性図。
導体素子の電気的な特性に対する改善度を説明するため
に示した従来技術の特性図。
【図２７】本発明により半導体素子を製造したとき、半
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
【図２８】本発明により半導体素子を製造したとき、半
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
【図２９】本発明により半導体素子を製造したとき、半
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
導体素子の電気的な特性に対する改善度を説明するため
の特性図。
１００ 半導体基板 １０２ パッド酸化膜 １０４ マスクパターン １０６ トレンチ １０８ トレンチ内部酸化膜 １１０ 窪み防止膜 １１２ ライナ層 １１４ 素子分離用絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黄 寅 ▲シアク▼ 大韓民国京畿道水原市八達区靈通洞1053− 25番地 ▲ファン▼谷マウル碧山アパート 223棟901号 (72)発明者 高 ▲ヤン▼ ▲サン▼ 大韓民国京畿道龍仁市器興邑農書里山24番 地 (72)発明者 安 東 浩 大韓民国京畿道水原市八達区望浦洞517− ９番地 三―ビラ−５棟203号 (72)発明者 朴 文 漢 大韓民国京畿道龍仁市器興邑貢税里382− １番地 青丘アパート105棟1603号 (72)発明者 朴 泰 緒 大韓民国京畿道水原市八達区靈通洞989− ２番地 現代アパート730棟1303号
Claims (42)
- 【請求項１】 半導体基板上にトレンチ食刻用マスクパ
ターンを形成する第１工程と、 前記トレンチ食刻用マスクパターンを用いて、半導体基
板にトレンチを形成する第２工程と、 少なくとも前記トレンチ食刻用マスクパターンの側壁に
薄膜が形成されるように、窪み防止膜を前記半導体基板
の全面に形成する第３工程と、 前記窪み防止膜の上にライナ層をデポジットする第４工
程と、 前記トレンチを埋め込むと同時に半導体基板の表面を覆
う素子分離用絶縁膜をデポジットする第５工程と、 前記トレンチ食刻用マスクパターンが露出するように、
前記露出した素子分離用絶縁膜の一部を除去する第６工
程と、 前記トレンチ食刻用マスクパターンを除去する第７工程
とを具備することを特徴とする半導体素子のトレンチ素
子分離方法。 - 【請求項２】 前記第１工程の半導体基板は、パッド酸
化膜が形成された半導体基板であることを特徴とする請
求項１に記載の半導体素子のトレンチ素子分離方法。 - 【請求項３】 前記第１工程のマスクパターンの上に反
射防止膜を形成する工程をさらに具備することを特徴と
する請求項１に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項４】 前記反射防止膜は、ＳｉＯＮ、酸化膜及
びこれらの複合膜のうちいずれかを用いて１５０〜１５
００Åの膜厚にて形成することを特徴とする請求項３に
記載の半導体素子のトレンチ素子分離方法。 - 【請求項５】 前記第３工程の窪み防止膜は、前記ライ
ナ層と食刻選択比を持つ膜質であることを特徴とする請
求項１に記載の半導体素子のトレンチ素子分離方法。 - 【請求項６】 前記ライナ層と食刻選択比を持つ膜質
は、化学気相蒸着法によりデポジットされた酸化膜であ
ることを特徴とする請求項５に記載の半導体素子のトレ
ンチ素子分離方法。 - 【請求項７】 前記ライナ層と食刻選択比を持つ膜質
は、シリコン膜をデポジットして酸化させた酸化膜であ
ることを特徴とする請求項５に記載の半導体素子のトレ
ンチ素子分離方法。 - 【請求項８】 前記第３工程の窪み防止膜は、窒化膜と
酸化膜とが少なくとも１回以上交互に形成された複合ラ
イナ層であることを特徴とする請求項１に記載の半導体
素子のトレンチ素子分離方法。 - 【請求項９】 前記第４工程のライナ層は、窒化膜を用
い、２０〜３００Åの膜厚にて形成することを特徴とす
る請求項１に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項１０】 前記第４工程のライナ層を形成した後
に、 ライナ層の膜厚を維持させるとともに、外部からの損傷
を抑えるための高温酸化膜を形成する工程をさらに施す
ことを特徴とする請求項１に記載の半導体素子のトレン
チ素子分離方法。 - 【請求項１１】 前記高温酸化膜を形成する工程後に、 前記高温酸化膜に対するプラズマ処理工程をさらに施す
ことを特徴とする請求項１０に記載の半導体素子のトレ
ンチ素子分離方法。 - 【請求項１２】 前記第５工程の素子分離用絶縁膜をデ
ポジットした後に、 前記素子分離用絶縁膜の膜質特性を強めるための熱処理
工程をさらに施すことを特徴とする請求項１に記載の半
導体素子のトレンチ素子分離方法。 - 【請求項１３】 前記マスクパターンの除去は、Ｈ3Ｐ
Ｏ4を用いた湿式エッチング法により行うことを特徴と
する請求項１に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項１４】 前記第２工程のトレンチを形成した後
に、トレンチの内部に熱酸化膜を形成する工程をさらに
具備することを特徴とする請求項６に記載の半導体素子
のトレンチ素子分離方法。 - 【請求項１５】 前記化学気相蒸着法によりデポジット
された酸化膜は、該膜厚が１０〜３００Åの範囲内にあ
ることを特徴とする請求項６に記載の半導体素子のトレ
ンチ素子分離方法。 - 【請求項１６】 前記シリコン膜は、該膜厚が１０〜２
００Åの範囲内にあることを特徴とする請求項７に記載
の半導体素子のトレンチ素子分離方法。 - 【請求項１７】 前記酸化は、熱酸化を用いることを特
徴とする請求項７に記載の半導体素子のトレンチ素子分
離方法。 - 【請求項１８】 前記第２工程のトレンチを形成した後
に、 トレンチの内部に熱酸化による内部酸化膜を形成する工
程をさらに具備することを特徴とする請求項８に記載の
半導体素子のトレンチ素子分離方法。 - 【請求項１９】 前記複合ライナ層において、１番目に
形成される窒化膜は、該膜厚が１０〜５０Åの範囲内に
あることを特徴とする請求項８に記載の半導体素子のト
レンチ素子分離方法。 - 【請求項２０】 半導体基板上にトレンチ食刻用マスク
パターンを形成する第１工程と、 前記トレンチ食刻用マスクパターンを用いて、前記半導
体基板にトレンチを形成する第２工程と、 前記トレンチの内部に熱酸化膜を形成する第３工程と、 少なくとも前記トレンチ食刻用マスクパターンの側壁に
薄膜が形成されるように、前記半導体基板の全面に化学
気相蒸着法による窪み防止用酸化膜をデポジットする第
４工程と、 前記窪み防止用酸化膜の上にライナ用窒化膜をデポジッ
トする第５工程と、 前記トレンチを埋め込むと同時に前記半導体基板の表面
を覆う素子分離用絶縁膜をデポジットする第６工程と、 前記トレンチ食刻用マスクパターンが露出するように、
前記露出した素子分離用絶縁膜の一部を除去する第７工
程と、 前記トレンチ食刻用マスクパターンを除去する第８工程
とを具備することを特徴とする半導体素子のトレンチ素
子分離方法。 - 【請求項２１】 前記第４工程の窪み防止用酸化膜は、
該膜厚が１０〜３００Åの範囲内にあることを特徴とす
る請求項２０に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項２２】 前記第５工程のライナ用窒化膜は、該
膜厚が２０〜３００Åの範囲内にあることを特徴とする
請求項２０に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項２３】 半導体基板上にトレンチ食刻用マスク
パターンを形成する第１工程と、 前記トレンチ食刻用マスクパターンを用いて、半導体基
板にトレンチを形成する第２工程と、 前記トレンチが形成された半導体基板の全面にシリコン
膜をデポジットする第３工程と、 前記シリコン膜を熱酸化させて、前記トレンチ食刻用マ
スクパターンの表面及びトレンチの内部に窪み防止用酸
化膜を形成する第４工程と、 前記窪み防止用酸化膜の上にライナ用窒化膜を形成する
第５工程と、 前記トレンチを埋め込むと同時に半導体基板の全面を覆
う素子分離用絶縁膜をデポジットする第６工程と、 前記トレンチ食刻用マスクパターンが露出するように、
前記露出した素子分離用絶縁膜の一部を除去する第７工
程と、 前記トレンチ食刻用マスクパターンを除去する第８工程
とを具備することを特徴とする半導体素子のトレンチ素
子分離方法。 - 【請求項２４】 前記第３工程のシリコン膜は、該膜厚
が１０〜２００Åの範囲内にあることを特徴とする請求
項２３に記載の半導体素子のトレンチ素子分離方法。 - 【請求項２５】 前記第４工程の熱酸化は、デポジット
されたシリコンが残留することなく完全に酸化膜に変わ
るように行うことを特徴とする請求項２３に記載の半導
体素子のトレンチ素子分離方法。 - 【請求項２６】 前記第５工程のライナ用窒化膜は、該
膜厚が２０〜３００Åの範囲内にあることを特徴とする
請求項２３に記載の半導体素子のトレンチ素子分離方
法。 - 【請求項２７】 半導体基板上にトレンチ食刻用マスク
パターンを形成する第１工程と、 前記トレンチ食刻用マスクパターンを用いて、前記半導
体基板にトレンチを形成する第２工程と、 前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を
形成する第３工程と、 前記トレンチ内部酸化膜が形成された半導体基板上に、
表面段差に沿ってライナ用窒化膜と窪み防止用酸化膜と
が少なくとも１回以上交互に形成された構造の複合ライ
ナ層を形成する第４工程と、 前記複合ライナ層が形成された半導体基板の全面に、表
面段差に沿ってライナ用最終窒化膜を形成する第５工程
と、 前記ライナ用最終窒化膜の上に、前記トレンチを埋め込
むと同時に半導体基板の全面を覆う素子分離用絶縁膜を
形成する第６工程と、 前記トレンチ食刻用マスクパターンが露出するように、
前記素子分離用絶縁膜の一部を除去する第７工程と、 前記トレンチ食刻用マスクパターンを除去する第８工程
とを具備することを特徴とする半導体素子のトレンチ素
子分離方法。 - 【請求項２８】 前記第４工程の複合ライナ層におい
て、１番目に形成される窒化膜は、該膜厚が１０〜５０
Åの範囲内にあることを特徴とする請求項２７に記載の
半導体素子のトレンチ素子分離方法。 - 【請求項２９】 前記第５工程後に、複合ライナ層の窒
化膜の膜厚を維持させるとともに、外部からの損傷を抑
えるための高温酸化膜を形成する工程をさらに施すこと
を特徴とする請求項２７に記載の半導体素子のトレンチ
素子分離方法。 - 【請求項３０】 半導体基板上にトレンチ食刻用マスク
パターンを形成する第１工程と、 前記トレンチ食刻用マスクパターンを用いて、前記半導
体基板にトレンチを形成する第２工程と、 前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を
形成する第３工程と、 前記トレンチ内部酸化膜が形成された半導体基板上に、
表面段差に沿って窪み防止膜とライナ用窒化膜とが少な
くとも１回以上交互に形成された構造の複合ライナ層を
形成する第４工程と、 前記複合ライナ層の上に、前記トレンチを埋め込むとと
もに半導体基板の全面を覆う素子分離用絶縁膜を形成す
る第５工程と、 前記マスクパターンが露出するように、前記素子分離用
絶縁膜の一部を除去する第６工程と、 前記マスクパターンを除去する第７工程とを具備するこ
とを特徴とする半導体素子のトレンチ素子分離方法。 - 【請求項３１】 前記第４工程の複合ライナ層におい
て、１番目に形成される窒化膜は、該膜厚が１０〜５０
Åの範囲内にあることを特徴とする請求項３０に記載の
半導体素子のトレンチ素子分離方法。 - 【請求項３２】 前記第４工程後に、 複合ライナ層の窒化膜の膜厚を維持させるとともに、外
部からの損傷を抑えるための高温酸化膜を形成する工程
をさらに施すことを特徴とする請求項３０に記載の半導
体素子のトレンチ素子分離方法。 - 【請求項３３】 表面にトレンチを形成した半導体基板
と、 この半導体基板の表面段差に沿ってデポジットされた少
なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防
止用複合ライナ層と、 この複合ライナ層を覆うと同時にトレンチの内部を埋め
込むトレンチ素子分離用絶縁膜とを具備することを特徴
とする半導体素子。 - 【請求項３４】 前記複合ライナ層と前記素子分離用絶
縁膜との間に、前記複合ライナ用窒化膜の損傷防止及び
膜厚の保存のための酸化膜をさらに具備することを特徴
とする請求項３３に記載の半導体素子。 - 【請求項３５】 前記酸化膜は高温酸化膜であることを
特徴とする請求項３４に記載の半導体素子。 - 【請求項３６】 前記トレンチの内壁に形成されたトレ
ンチ内部酸化膜をさらに具備することを特徴とする請求
項３３に記載の半導体素子。 - 【請求項３７】 前記複合ライナ層は、第１窒化膜、第
１酸化膜及び第２窒化膜が順次積層された複合膜である
ことを特徴とする請求項３３に記載の半導体素子。 - 【請求項３８】 前記第１窒化膜は、該膜厚が１０〜５
０Åの範囲内にあることを特徴とする請求項３７に記載
の半導体素子。 - 【請求項３９】 前記複合ライナ層は、前記第２窒化膜
の上に、少なくとも１枚以上の別の酸化膜及び窒化膜を
さらに具備することを特徴とする請求項３７に記載の半
導体素子。 - 【請求項４０】 前記複合ライナ層は、第１酸化膜と第
１窒化膜とが順次積層された複合膜であることを特徴と
する請求項３３に記載の半導体素子。 - 【請求項４１】 前記複合ライナ層は、前記第１窒化膜
の上に、少なくとも１枚以上の別の酸化膜及び窒化膜が
さらに形成されている複合膜であることを特徴とする請
求項４０に記載の半導体素子。 - 【請求項４２】 前記ライナ用第１窒化膜は、該膜厚が
１０〜５０Åの範囲内にあることを特徴とする請求項４
０に記載の半導体素子。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19990000391 | 1999-01-11 | ||
| KR1999P-391 | 1999-05-26 | ||
| KR1019990019023A KR100322531B1 (ko) | 1999-01-11 | 1999-05-26 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR1999P-19023 | 1999-05-26 |
Publications (2)
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| JP2000208609A true JP2000208609A (ja) | 2000-07-28 |
| JP4007740B2 JP4007740B2 (ja) | 2007-11-14 |
Family
ID=26634552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000002884A Expired - Fee Related JP4007740B2 (ja) | 1999-01-11 | 2000-01-11 | 半導体素子のトレンチ素子分離方法 |
Country Status (3)
| Country | Link |
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| US (2) | US6461937B1 (ja) |
| JP (1) | JP4007740B2 (ja) |
| KR (1) | KR100322531B1 (ja) |
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| JP2008306139A (ja) * | 2007-06-11 | 2008-12-18 | Elpida Memory Inc | 半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置 |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN102386132A (zh) * | 2010-08-27 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 减少对准容差的方法及其在热处理工艺中的专用设备 |
| CN102386132B (zh) * | 2010-08-27 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 减少对准容差的方法及其在热处理工艺中的专用设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6461937B1 (en) | 2002-10-08 |
| US6717231B2 (en) | 2004-04-06 |
| KR100322531B1 (ko) | 2002-03-18 |
| US20030038334A1 (en) | 2003-02-27 |
| JP4007740B2 (ja) | 2007-11-14 |
| KR20000052287A (ko) | 2000-08-16 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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